JPH0410040A - メモリモジュール - Google Patents
メモリモジュールInfo
- Publication number
- JPH0410040A JPH0410040A JP2112407A JP11240790A JPH0410040A JP H0410040 A JPH0410040 A JP H0410040A JP 2112407 A JP2112407 A JP 2112407A JP 11240790 A JP11240790 A JP 11240790A JP H0410040 A JPH0410040 A JP H0410040A
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- JP
- Japan
- Prior art keywords
- memory
- memory module
- circuit
- output
- input
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000005259 measurement Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はメモリモジュールに間し、特に複数個のメモリ
ＩＣを備えたメモリモジュールのテスト回路に関する。
ＩＣを備えたメモリモジュールのテスト回路に関する。
［従来の技術］
従来のメモリモジュールは、第５図に示すように、回路
配線された基板１上に複数のメモリＩＣ１〜８を表面実
装したものであり、基板１の端部には各メモリＩＣＩ〜
ＩＣ８に接続されたデータ入出力端子ｌ１０１〜ｌ１０
８等の機能上必要な端子が設けられている。このメモリ
モジュールの回路配線を第４図に示す。
配線された基板１上に複数のメモリＩＣ１〜８を表面実
装したものであり、基板１の端部には各メモリＩＣＩ〜
ＩＣ８に接続されたデータ入出力端子ｌ１０１〜ｌ１０
８等の機能上必要な端子が設けられている。このメモリ
モジュールの回路配線を第４図に示す。
図示のように、各メモリＩＣＩ〜ＩＣ８はそれぞれデー
タ入力端子ＤＩＮとデータ出力端子Ｄ ＯＵＴを有して
おり、このＤＩＮとＤＯＬＩＴとをメモリモジュールの
入出力端子Ｉ１０に共通接続しである。すなわち、入出
力端子Ｉ１０〜ｌ１０８はそれぞれ各メモリＩＣＩ〜Ｉ
Ｃ８へのデータ入力端子とデータ端子を兼ねている。尚
、メモリモジュールに設けられている他の機能上必要な
端子（例えば、アドレス端子ＡＯ−Ａ９等）は各メモリ
ＩＣＩ〜ＩＣ８て共用している。
タ入力端子ＤＩＮとデータ出力端子Ｄ ＯＵＴを有して
おり、このＤＩＮとＤＯＬＩＴとをメモリモジュールの
入出力端子Ｉ１０に共通接続しである。すなわち、入出
力端子Ｉ１０〜ｌ１０８はそれぞれ各メモリＩＣＩ〜Ｉ
Ｃ８へのデータ入力端子とデータ端子を兼ねている。尚
、メモリモジュールに設けられている他の機能上必要な
端子（例えば、アドレス端子ＡＯ−Ａ９等）は各メモリ
ＩＣＩ〜ＩＣ８て共用している。
［発明が解決しようとする課題］
上述した従来のメモリモジュールは複数の入出力端子ｌ
１０１〜工１０８が設けられている。また、実装メモリ
ＩＣが多ビツト系のものである場合には、モジュールで
の入出力端子の数は更に多くなってきてしまう。
１０１〜工１０８が設けられている。また、実装メモリ
ＩＣが多ビツト系のものである場合には、モジュールで
の入出力端子の数は更に多くなってきてしまう。
このため、メモリモジュールの性能測定を行う場合、測
定装置側のＩ１０コンパレーターの数がこれに応じて多
く必要となり、装置の準備に費用がかかるばかりか、測
定作業が煩雑となっていた。
定装置側のＩ１０コンパレーターの数がこれに応じて多
く必要となり、装置の準備に費用がかかるばかりか、測
定作業が煩雑となっていた。
また、測定装置側のＩ１０コンパレーターが少ない場合
は、メモリモジュールの測定毎にＩ／○の切換を行って
、複数回測定しなくてはならないため、測定時間が長く
なってしまうという欠点かある。
は、メモリモジュールの測定毎にＩ／○の切換を行って
、複数回測定しなくてはならないため、測定時間が長く
なってしまうという欠点かある。
［発明の従来技術に対する相違点コ
基板上に複数個のメモリＩＣを実装し、複数のデータ出
力端子（データ入出力端子）を有するメモリモジュール
において、本発明は同一基板上にＴＴＬ等によりテスト
回路を構成し、このテスト回路からの出力により該モジ
ュールの全てのデータ出力端子からの出力値が一致して
いるか否かを判定し、この結果に基づいて性能測定を行
う。
力端子（データ入出力端子）を有するメモリモジュール
において、本発明は同一基板上にＴＴＬ等によりテスト
回路を構成し、このテスト回路からの出力により該モジ
ュールの全てのデータ出力端子からの出力値が一致して
いるか否かを判定し、この結果に基づいて性能測定を行
う。
［課題を解決するための手段］
本発明のメモリモジュールは、基板上に複数個のメモリ
ＩＣを実装し、これらメモリＩＣにそれぞれ接続された
複数のデータ出力端子を有するメモリモジュールにおい
て、これらデータ出力端子からの出力値が一致している
か否かを判定するテスト回路をメモリＩＣと同一基板上
に有することを特徴とする。
ＩＣを実装し、これらメモリＩＣにそれぞれ接続された
複数のデータ出力端子を有するメモリモジュールにおい
て、これらデータ出力端子からの出力値が一致している
か否かを判定するテスト回路をメモリＩＣと同一基板上
に有することを特徴とする。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に係るテスト回路を示す回路
図、第２図は本発明の一実施例に係るメモリモジュール
の回路配線図である。メモリモジュールはメモリＩＣＩ
〜ＩＣ８と同一の基板上にテスト回路１０を備えている
。このテスト回路１０には各入出力端子１１０１〜ｌ１
０Ｓへの配線が分岐されて接続してあり、テスト回路１
０からの出力は入出力端子ｌ１０１への配線に設けられ
たＮ型トランジスタ１５のゲートに入力される。テスト
回路１０を更に説明すると、モジュール基板上のメモリ
ＩＣ１〜ＩＣ８のデータ入出力配線から分岐された配線
１９ａ〜１９ｈをＮＡＮＤゲート１１とＮＯＲゲート１
２に入力させ、ＮＯＲゲート１２の出力２１をＮＯＴ回
路１３に入力させである。モジュール上の空きバット１
６からの配線２３とＮＯＴ回路１３出力配線２２及びＮ
ＡＮＤゲート１１の出力２０をＮＡＮＤゲート１４に入
力させである。尚、配線２３を接地電位に引き落とすた
めに配線２３と接地を高抵抗１７につないである。メモ
リＩＣＩから入出力端子■／○ｌへの配線にＮ型ＭＯＳ
）ランジスタ１５を介装し、ＭＯＳトランジスタ１５の
ゲートにＮＡＮＤゲート１４の出力２４を入力させであ
る。
図、第２図は本発明の一実施例に係るメモリモジュール
の回路配線図である。メモリモジュールはメモリＩＣＩ
〜ＩＣ８と同一の基板上にテスト回路１０を備えている
。このテスト回路１０には各入出力端子１１０１〜ｌ１
０Ｓへの配線が分岐されて接続してあり、テスト回路１
０からの出力は入出力端子ｌ１０１への配線に設けられ
たＮ型トランジスタ１５のゲートに入力される。テスト
回路１０を更に説明すると、モジュール基板上のメモリ
ＩＣ１〜ＩＣ８のデータ入出力配線から分岐された配線
１９ａ〜１９ｈをＮＡＮＤゲート１１とＮＯＲゲート１
２に入力させ、ＮＯＲゲート１２の出力２１をＮＯＴ回
路１３に入力させである。モジュール上の空きバット１
６からの配線２３とＮＯＴ回路１３出力配線２２及びＮ
ＡＮＤゲート１１の出力２０をＮＡＮＤゲート１４に入
力させである。尚、配線２３を接地電位に引き落とすた
めに配線２３と接地を高抵抗１７につないである。メモ
リＩＣＩから入出力端子■／○ｌへの配線にＮ型ＭＯＳ
）ランジスタ１５を介装し、ＭＯＳトランジスタ１５の
ゲートにＮＡＮＤゲート１４の出力２４を入力させであ
る。
上記のＮＡＮＤゲート１１，１４、ＮＯＲゲート１２、
ＮＯＴ回路１３．ＭＯＳ）ランジスタ１５、パット１６
、抵抗１７及び各配線により、テスト回路１０が構成さ
れている。
ＮＯＴ回路１３．ＭＯＳ）ランジスタ１５、パット１６
、抵抗１７及び各配線により、テスト回路１０が構成さ
れている。
次に、第３図（ａ）（ｂ）を参照して動作を説明する。
まず全てのメモリＩＣＩ〜ＩＣ８に同一のデータ（′１
”）を書き込んである場合、読み出し時に全てのメモリ
ＩＣ１〜ＩＣ８からの出力値は一致しているはずである
。ここで、第３図（ａ）に示すように、全てのメモリＩ
Ｃ１〜ＩＣ８からの出力が一致した場合は、ＮＡＮＤゲ
ート１１及びＮＯＲゲート１２の入力は一致しているた
め、出力信号２０．２１は一致している。すなわち、Ｎ
ＯＲゲート１２の出力信号２１はＮＯＴ回路１３に入力
させるため、ＮＡＮＤゲート１４の入力信号の２０と２
２とは必ず反転しているため、ＮＡＮＤゲート１４の８
力２４は必ず高レベルになっており、ＭＯＳ）ランジス
タ１５はオンしている。
”）を書き込んである場合、読み出し時に全てのメモリ
ＩＣ１〜ＩＣ８からの出力値は一致しているはずである
。ここで、第３図（ａ）に示すように、全てのメモリＩ
Ｃ１〜ＩＣ８からの出力が一致した場合は、ＮＡＮＤゲ
ート１１及びＮＯＲゲート１２の入力は一致しているた
め、出力信号２０．２１は一致している。すなわち、Ｎ
ＯＲゲート１２の出力信号２１はＮＯＴ回路１３に入力
させるため、ＮＡＮＤゲート１４の入力信号の２０と２
２とは必ず反転しているため、ＮＡＮＤゲート１４の８
力２４は必ず高レベルになっており、ＭＯＳ）ランジス
タ１５はオンしている。
一方、第３図（ｂ）に示すように、全てのメモリＩＣＩ
〜ＩＣ８からの出力が一致していない場合は、信号２０
と２２は共に高レベルになっており、テスト用パット１
６に高レベルの信号を外部から与えると、該ＮＡＮＤゲ
ート１４の入力信号はすへて高レベルであるため、ＮＡ
ＮＤゲート１４の出力２４として低レベル信号を出す。
〜ＩＣ８からの出力が一致していない場合は、信号２０
と２２は共に高レベルになっており、テスト用パット１
６に高レベルの信号を外部から与えると、該ＮＡＮＤゲ
ート１４の入力信号はすへて高レベルであるため、ＮＡ
ＮＤゲート１４の出力２４として低レベル信号を出す。
従って、ＭＯＳ）ランジスタ１５はオフするため入出力
端子１１０ｆは高インピーダンス状態になる。よって、
全メモリＩＣＩ〜ＩＣ８に同一データを書き込んだ状態
で、入出力端子■１０１のみを測定するだけで全ての入
出力端子からの出力が一致しているか、すなわちメモリ
モジュールが正常に動作しているかを測定できる。
端子１１０ｆは高インピーダンス状態になる。よって、
全メモリＩＣＩ〜ＩＣ８に同一データを書き込んだ状態
で、入出力端子■１０１のみを測定するだけで全ての入
出力端子からの出力が一致しているか、すなわちメモリ
モジュールが正常に動作しているかを測定できる。
尚、上記実施例ではデータ入力とデータ出力とを共通化
したデータ入出力端子を備えたメモリモジュールを示し
たが、このような共通化をせずにデータ出力端子Ｄ ０
ｔＪＴを複数備えたメモリモジュールについても本発明
は同様に適用することができる。
したデータ入出力端子を備えたメモリモジュールを示し
たが、このような共通化をせずにデータ出力端子Ｄ ０
ｔＪＴを複数備えたメモリモジュールについても本発明
は同様に適用することができる。
［発明の効果コ
以上説明したように本発明は、複数の出力端子からの出
力が一致しているか否かを判定するテスト回路を、複数
のメモリＩＣと同一基板上に備えたため、メモリモジュ
ールの性能を測定する場合、測定器側のＩ１０出力コン
パレーターの数を増加させることなく、また、Ｉｌｏの
切り換えによって複数回測定を繰り返す必要性をなくし
、簡単かつ迅速に作業を行うことができるという効果か
ある。
力が一致しているか否かを判定するテスト回路を、複数
のメモリＩＣと同一基板上に備えたため、メモリモジュ
ールの性能を測定する場合、測定器側のＩ１０出力コン
パレーターの数を増加させることなく、また、Ｉｌｏの
切り換えによって複数回測定を繰り返す必要性をなくし
、簡単かつ迅速に作業を行うことができるという効果か
ある。
第１図は本発明の一実施例に係るテスト回路の回路図、
第２図は本発明の一実施例に係るメモリモジュールの回
路配線図、第３図（ａ）（ｂ）は動作を説明する波形図
、第４図は従来のメモリモジュールの回路配線図、第５
図はその外観を示す平面図である。 １０・・・・・・・・・・・テスト回路、１１・・・・
・・・・・・ＮＡＮＤ回路、１２・・・・・・・・・・
ＮＯＲ回路、１３・・・・・・・・・・Ｎ０７回路、１
４・・・・・・・・・・ＮＡＮＤ回路、１５・・・・・
・・・・・トランジスタ、１６ ・ ・ ・ ・ ・
φ ・ １７ φ ・ ・ ・ ・ ・ ・ ｌ１０１〜ｌ１０８・ １〜８拳・・・・・ モジュール空きバット、 高抵抗、 モジュール入出力端子、 メモリＩ Ｃ。
第２図は本発明の一実施例に係るメモリモジュールの回
路配線図、第３図（ａ）（ｂ）は動作を説明する波形図
、第４図は従来のメモリモジュールの回路配線図、第５
図はその外観を示す平面図である。 １０・・・・・・・・・・・テスト回路、１１・・・・
・・・・・・ＮＡＮＤ回路、１２・・・・・・・・・・
ＮＯＲ回路、１３・・・・・・・・・・Ｎ０７回路、１
４・・・・・・・・・・ＮＡＮＤ回路、１５・・・・・
・・・・・トランジスタ、１６ ・ ・ ・ ・ ・
φ ・ １７ φ ・ ・ ・ ・ ・ ・ ｌ１０１〜ｌ１０８・ １〜８拳・・・・・ モジュール空きバット、 高抵抗、 モジュール入出力端子、 メモリＩ Ｃ。
Claims (1)
- 基板上に複数個のメモリＩＣを実装し、これらメモリＩ
Ｃにそれぞれ接続された複数のデータ出力端子を有する
メモリモジュールにおいて、これらデータ出力端子から
の出力値が一致しているか否かを判定するテスト回路を
メモリＩＣと同一基板上に有することを特徴とするメモ
リモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112407A JPH0410040A (ja) | 1990-04-27 | 1990-04-27 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112407A JPH0410040A (ja) | 1990-04-27 | 1990-04-27 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410040A true JPH0410040A (ja) | 1992-01-14 |
Family
ID=14585880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112407A Pending JPH0410040A (ja) | 1990-04-27 | 1990-04-27 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303810A (en) * | 1992-01-18 | 1994-04-19 | Tani Electronics Industry Co., Ltd. | Magazine rack and positional adjustment system therefor |
| US7565589B2 (en) | 2006-04-20 | 2009-07-21 | Panasonic Corporation | Semiconductor integrated circuit having a BIST circuit |
-
1990
- 1990-04-27 JP JP2112407A patent/JPH0410040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303810A (en) * | 1992-01-18 | 1994-04-19 | Tani Electronics Industry Co., Ltd. | Magazine rack and positional adjustment system therefor |
| US7565589B2 (en) | 2006-04-20 | 2009-07-21 | Panasonic Corporation | Semiconductor integrated circuit having a BIST circuit |
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