JPH0727973B2 - 抵抗負荷型半導体記憶装置 - Google Patents
抵抗負荷型半導体記憶装置Info
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- JPH0727973B2 JPH0727973B2 JP62275144A JP27514487A JPH0727973B2 JP H0727973 B2 JPH0727973 B2 JP H0727973B2 JP 62275144 A JP62275144 A JP 62275144A JP 27514487 A JP27514487 A JP 27514487A JP H0727973 B2 JPH0727973 B2 JP H0727973B2
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- transistor
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- 239000012535 impurity Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 15
- 230000003068 static effect Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は抵抗負荷型半導体記憶装置に関し，特に抵抗負
荷型のバイポーラ・スタティックRAM半導体記憶装置に
関する。
荷型のバイポーラ・スタティックRAM半導体記憶装置に
関する。
〔従来の技術〕 第３図は抵抗負荷型バイポーラ・スタティックRAM半導
体記憶装置におけるメモリ・セルの接続回路図で、一般
にダイオードクランプ型マルチエミッタ・セルと呼ばれ
ているものである。このメモリ・セルはフリップ・フロ
ップを構成する２つのマルチエミッタのNPNトランジス
タQ1，Q2と，両端にクランプ・ダイオードD1，D2をそれ
ぞれ並列接続した負荷抵抗R1，R2とから成る。このクラ
ンプ・ダイオードD1，D2は負荷抵抗R1，R2と共にトラン
ジスタQ1，Q2のＮ型コレクタ領域内に形成されるショッ
トキー・バリア・ダイオード（SBD）から成り、フリッ
プ・フロップ負荷素子のインピーダンスを下げる役割を
果たす。すなわち、フリップ・フロップを構成するNPN
トランジスタQ1，Q2はＮ型埋込層を設けたＰ型シリコン
基板上のＮ型エピタキシャル層をコレクタ領域として通
常の手法によりそれぞれ形成され、負荷抵抗R1，R2はこ
れらトランジスタQ1，Q2のＰ型ベース領域の一部を利用
したそれぞれ同型のＰ型拡散層により、また、ショット
キー・バリア・ダイオードはこれらＰ型拡散層の端部に
設けられる負荷抵抗端子電極の下部に設けたショットキ
ー電極とＮ型エピタキシャル層との界面によりそれぞれ
形成される。このメモリ・セルは記憶保持状態では，一
方のトランジスタQ1が動作状態となり、コレクタに保持
電流i0を流すのでこのコレクタに接続されている負荷抵
抗R2の電圧降下によって、コレクタ電位が低電位とな
る。従って、このコレクタに接続されている他方のトラ
ンジスタQ2のベースが低電位となりこれを非動作状態に
設定するので他方のトランジスタQ2のコレクタ電位は高
電位となる。すなわち、２つのトランジスタQ1，Q2のど
ちらのトランジスタが動作状態であるかによって情報を
蓄えることができる。
体記憶装置におけるメモリ・セルの接続回路図で、一般
にダイオードクランプ型マルチエミッタ・セルと呼ばれ
ているものである。このメモリ・セルはフリップ・フロ
ップを構成する２つのマルチエミッタのNPNトランジス
タQ1，Q2と，両端にクランプ・ダイオードD1，D2をそれ
ぞれ並列接続した負荷抵抗R1，R2とから成る。このクラ
ンプ・ダイオードD1，D2は負荷抵抗R1，R2と共にトラン
ジスタQ1，Q2のＮ型コレクタ領域内に形成されるショッ
トキー・バリア・ダイオード（SBD）から成り、フリッ
プ・フロップ負荷素子のインピーダンスを下げる役割を
果たす。すなわち、フリップ・フロップを構成するNPN
トランジスタQ1，Q2はＮ型埋込層を設けたＰ型シリコン
基板上のＮ型エピタキシャル層をコレクタ領域として通
常の手法によりそれぞれ形成され、負荷抵抗R1，R2はこ
れらトランジスタQ1，Q2のＰ型ベース領域の一部を利用
したそれぞれ同型のＰ型拡散層により、また、ショット
キー・バリア・ダイオードはこれらＰ型拡散層の端部に
設けられる負荷抵抗端子電極の下部に設けたショットキ
ー電極とＮ型エピタキシャル層との界面によりそれぞれ
形成される。このメモリ・セルは記憶保持状態では，一
方のトランジスタQ1が動作状態となり、コレクタに保持
電流i0を流すのでこのコレクタに接続されている負荷抵
抗R2の電圧降下によって、コレクタ電位が低電位とな
る。従って、このコレクタに接続されている他方のトラ
ンジスタQ2のベースが低電位となりこれを非動作状態に
設定するので他方のトランジスタQ2のコレクタ電位は高
電位となる。すなわち、２つのトランジスタQ1，Q2のど
ちらのトランジスタが動作状態であるかによって情報を
蓄えることができる。
しかしながら、上述した従来のメモリ・セルは、高速読
出しまたは書込みを目的として、読み出し電流ｉを大き
く設定すると、トランジスタQ1のコレクタ電流が増大し
これに伴ってベース電流も大きくなり、負荷抵抗R1の電
圧降下をベース電流の増加分だけ増大せしめるので、本
来高電位であるべきトランジスタQ2のコレクタ電位が若
干下がる状態となる。他方、動作状態にあるトランジス
タQ1のコレクタ電位は、負荷抵抗R1と並列接続されたク
ランプ・ダイオードD1の動作により一定値に固定されて
いるので、このように一方のトランジスタQ2のコレクタ
電位が下がると、２つのトランジスタQ1，Q2のコレクタ
間における電位差が減少し読出し精度が低下する。
出しまたは書込みを目的として、読み出し電流ｉを大き
く設定すると、トランジスタQ1のコレクタ電流が増大し
これに伴ってベース電流も大きくなり、負荷抵抗R1の電
圧降下をベース電流の増加分だけ増大せしめるので、本
来高電位であるべきトランジスタQ2のコレクタ電位が若
干下がる状態となる。他方、動作状態にあるトランジス
タQ1のコレクタ電位は、負荷抵抗R1と並列接続されたク
ランプ・ダイオードD1の動作により一定値に固定されて
いるので、このように一方のトランジスタQ2のコレクタ
電位が下がると、２つのトランジスタQ1，Q2のコレクタ
間における電位差が減少し読出し精度が低下する。
従って、かかる場合記憶回路を安定に動作させるために
は、負荷抵抗を小さくすることによってベース電流によ
る電圧降下分を少なくし、コレクタ間の電位差をある一
定の値に保持しなければならない。しかし、他方におい
て記憶の保持状態を考えると、負荷抵抗を小さくした分
だけ保持電流i0を大きくしてこのコレクタ間電位差を安
定に保持できるようにする必要が生じるので、消費電力
が増大するという好ましからざる問題が起こる。
は、負荷抵抗を小さくすることによってベース電流によ
る電圧降下分を少なくし、コレクタ間の電位差をある一
定の値に保持しなければならない。しかし、他方におい
て記憶の保持状態を考えると、負荷抵抗を小さくした分
だけ保持電流i0を大きくしてこのコレクタ間電位差を安
定に保持できるようにする必要が生じるので、消費電力
が増大するという好ましからざる問題が起こる。
本発明の目的は、上記の情況に鑑み、消費電力の増大を
招くことなく読出しまたは書込みを高速に行い得る負荷
抵抗型半導体記憶装置を提供することである。
招くことなく読出しまたは書込みを高速に行い得る負荷
抵抗型半導体記憶装置を提供することである。
本発明によれば、半導体基板上にＮ型埋込み領域とＮ型
エピタキシャル層を有し該Ｎ型エピタキシャル層上にＰ
型負荷抵抗領域とトランジスタ領域とを設けた抵抗負荷
型半導体記憶装置は、前記トランジスタのコレクタとし
て用いられるＮ型エピタキシャル層が前記Ｐ型負荷抵抗
領域直下の全部または一部に接触する他のＮ型領域より
高濃度のＮ型不純物領域を備えて形成されることを含
む。
エピタキシャル層を有し該Ｎ型エピタキシャル層上にＰ
型負荷抵抗領域とトランジスタ領域とを設けた抵抗負荷
型半導体記憶装置は、前記トランジスタのコレクタとし
て用いられるＮ型エピタキシャル層が前記Ｐ型負荷抵抗
領域直下の全部または一部に接触する他のＮ型領域より
高濃度のＮ型不純物領域を備えて形成されることを含
む。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示すバイポーラ・スタティ
ックRAM半導体記憶装置のメモリ・セルの片側断面図で
ある。本実施例によれば、本発明にかかるメモリ・セル
は、Ｐ型シリコン基板１と、この基板表面に埋込まれた
Ｎ型埋込層２および気相成長された不純物濃度１×1015
／cm3，厚さ1.0μｍのＮ型エピタキシャル層３と、この
Ｎ型エピタキシャル層３をコレクタ領域として形成され
た不純物濃度１×1018／cm3のＰ型ベース領域４および
第1,第２のエミッタ層5,6から成るNPNトランジスタQ
1（またはQ2）と、Ｐ型ベース領域４の一部を利用して
形成された同型不純物濃度１×1017／cm3，深さ約0.2μ
ｍのＰ型拡散抵抗領域７と、このＰ型拡散抵抗領域７の
直下にＰ型拡散抵抗領域７およびＮ型埋込層２の双方に
接触するように選択形成される不純物濃度１×1018／cm
3程度のＮ型高濃度不純物領域８と、Ｐ型拡散抵抗領域
７の端部に設けられた負荷抵抗端子電極９の直下に形成
されるショットキー電極（図示しない）とＮ型エピタキ
シャル層３との界面で形成されるショットキー・バリア
・ダイオード10およびベース，コレクタ電極11,12とを
含む。ここで、Ｐ型拡散抵抗領域７は第３図の負荷抵抗
R1（またはR2）を構成しており、メモリが非動作状態に
おいて約20KΩを示す。
ックRAM半導体記憶装置のメモリ・セルの片側断面図で
ある。本実施例によれば、本発明にかかるメモリ・セル
は、Ｐ型シリコン基板１と、この基板表面に埋込まれた
Ｎ型埋込層２および気相成長された不純物濃度１×1015
／cm3，厚さ1.0μｍのＮ型エピタキシャル層３と、この
Ｎ型エピタキシャル層３をコレクタ領域として形成され
た不純物濃度１×1018／cm3のＰ型ベース領域４および
第1,第２のエミッタ層5,6から成るNPNトランジスタQ
1（またはQ2）と、Ｐ型ベース領域４の一部を利用して
形成された同型不純物濃度１×1017／cm3，深さ約0.2μ
ｍのＰ型拡散抵抗領域７と、このＰ型拡散抵抗領域７の
直下にＰ型拡散抵抗領域７およびＮ型埋込層２の双方に
接触するように選択形成される不純物濃度１×1018／cm
3程度のＮ型高濃度不純物領域８と、Ｐ型拡散抵抗領域
７の端部に設けられた負荷抵抗端子電極９の直下に形成
されるショットキー電極（図示しない）とＮ型エピタキ
シャル層３との界面で形成されるショットキー・バリア
・ダイオード10およびベース，コレクタ電極11,12とを
含む。ここで、Ｐ型拡散抵抗領域７は第３図の負荷抵抗
R1（またはR2）を構成しており、メモリが非動作状態に
おいて約20KΩを示す。
いま、形成されたNPNトランジスタがQ2で、Ｐ型拡散抵
抗領域７がR2であるとして、このメモリ・セルの動作を
第３図を用いて説明する。メモリ・セルの保持状態にお
いて、トランジスタQ1が動作状態にあるときトランジス
タQ1のコレクタには保持電流i0が流れ，このコレクタに
接続されている負荷抵抗R2の電圧降下によってトランジ
スタQ1のコレクタ電位は低電位となる。従って、トラン
ジスタQ1のコレクタに電気的に接続されているトランジ
スタQ2のベースも低電位となり、トランジスタQ2が非動
作状態となる。すなわち、トランジスタQ2のコレクタに
は電流が流れず、コレクタは高電位となる。このよう
に、トランジスタQ2は非動作のとき一方ではコレクタ電
位が高電位となり、他方ではベース電位が低電位となる
ので、Ｎ型エピタキシャル層３とＰ型ベース領域４の間
には空乏層ができる。さらにＮ型エピタキシャル層３と
Ｐ型拡散抵抗領域７との間にも空乏層ができる。ここ
で、コレクタ（Ｎ型エピタキシャル層３）とＰ型ベース
領域４間の空乏層について考えると、一方のＮ型エピタ
キシャル層３の不純物濃度は１×1015／cm3程度で、他
方のＰ型ベース領域４の不純物濃度は１×1018／cm3で
あるから、たとえば、コレクタとべースの間に0.4Vの電
位差があるとすれば、空乏層のコレクタ方向への広ろが
りは約0.6μｍである。また、ベース方向には不純物濃
度に反比例するので約６Å程度の広ろがりをもつ。
抗領域７がR2であるとして、このメモリ・セルの動作を
第３図を用いて説明する。メモリ・セルの保持状態にお
いて、トランジスタQ1が動作状態にあるときトランジス
タQ1のコレクタには保持電流i0が流れ，このコレクタに
接続されている負荷抵抗R2の電圧降下によってトランジ
スタQ1のコレクタ電位は低電位となる。従って、トラン
ジスタQ1のコレクタに電気的に接続されているトランジ
スタQ2のベースも低電位となり、トランジスタQ2が非動
作状態となる。すなわち、トランジスタQ2のコレクタに
は電流が流れず、コレクタは高電位となる。このよう
に、トランジスタQ2は非動作のとき一方ではコレクタ電
位が高電位となり、他方ではベース電位が低電位となる
ので、Ｎ型エピタキシャル層３とＰ型ベース領域４の間
には空乏層ができる。さらにＮ型エピタキシャル層３と
Ｐ型拡散抵抗領域７との間にも空乏層ができる。ここ
で、コレクタ（Ｎ型エピタキシャル層３）とＰ型ベース
領域４間の空乏層について考えると、一方のＮ型エピタ
キシャル層３の不純物濃度は１×1015／cm3程度で、他
方のＰ型ベース領域４の不純物濃度は１×1018／cm3で
あるから、たとえば、コレクタとべースの間に0.4Vの電
位差があるとすれば、空乏層のコレクタ方向への広ろが
りは約0.6μｍである。また、ベース方向には不純物濃
度に反比例するので約６Å程度の広ろがりをもつ。
一方、Ｐ型不純物濃度１×1017／cm3程度の拡散抵抗領
域７の直下には１×1018／cm3程度のＮ型高濃度不純物
領域８が有るので、空乏層はこのＰ型拡散抵抗領域７側
に大きく広ろがり、Ｎ型高濃度不純物領域８の方向には
あまり広ろがらない。すなわち、コレクタ，ベース間に
0.4Vの電位差があった場合、空乏層はＰ型拡散抵抗領域
７側に0.07μm,N型高濃度不純物領域８側に0.007μｍ広
ろがる。従って、20KΩで作られているＰ型拡散抵抗領
域７は，コレクタ電位，すなわちＮ型エピタキシャル層
３が高電位のときには空乏層の広ろがりによって実効的
に約30KΩとなる。この時、記憶セルの保持電流が10μ
Ａであるとすると、動作しているトランジスタのコレク
タの電位は負荷抵抗の抵抗値30KΩと保持電流10μＡと
の積で表わされるから、約0.3Vのコレクタ間電圧を確保
できることとなる。因みに、従来のメモリ・セル構造で
は、抵抗のコレクタ電圧による変化がほとんどないの
で、0.3Vのコレクタ間電圧を確保するためには15μＡの
保持電流を流さねばならない。従って本発明によれば、
10μＡの保持電流で従来のメモリ・セルと同じ性能を得
ることができる。すなわち2/3の消費電力で従来のメモ
リ・セルと同じ性能の半導体記憶装置を提供することが
可能である。
域７の直下には１×1018／cm3程度のＮ型高濃度不純物
領域８が有るので、空乏層はこのＰ型拡散抵抗領域７側
に大きく広ろがり、Ｎ型高濃度不純物領域８の方向には
あまり広ろがらない。すなわち、コレクタ，ベース間に
0.4Vの電位差があった場合、空乏層はＰ型拡散抵抗領域
７側に0.07μm,N型高濃度不純物領域８側に0.007μｍ広
ろがる。従って、20KΩで作られているＰ型拡散抵抗領
域７は，コレクタ電位，すなわちＮ型エピタキシャル層
３が高電位のときには空乏層の広ろがりによって実効的
に約30KΩとなる。この時、記憶セルの保持電流が10μ
Ａであるとすると、動作しているトランジスタのコレク
タの電位は負荷抵抗の抵抗値30KΩと保持電流10μＡと
の積で表わされるから、約0.3Vのコレクタ間電圧を確保
できることとなる。因みに、従来のメモリ・セル構造で
は、抵抗のコレクタ電圧による変化がほとんどないの
で、0.3Vのコレクタ間電圧を確保するためには15μＡの
保持電流を流さねばならない。従って本発明によれば、
10μＡの保持電流で従来のメモリ・セルと同じ性能を得
ることができる。すなわち2/3の消費電力で従来のメモ
リ・セルと同じ性能の半導体記憶装置を提供することが
可能である。
第２図は本発明の他の実施例を示すバイポーラ・スタテ
ィックRAM半導体記憶装置のメモリ・セルの片側断面図
である。本実施例によれば、Ｎ型高濃度不純物領域８′
は、Ｐ型拡散抵抗領域７と接し,N型埋込層２とは離間し
て形成される。この場合においても、Ｎ型高濃度不純物
領域８′は前実施例とほぼ同等の作用・効果を奏し得
る。
ィックRAM半導体記憶装置のメモリ・セルの片側断面図
である。本実施例によれば、Ｎ型高濃度不純物領域８′
は、Ｐ型拡散抵抗領域７と接し,N型埋込層２とは離間し
て形成される。この場合においても、Ｎ型高濃度不純物
領域８′は前実施例とほぼ同等の作用・効果を奏し得
る。
以上詳細に説明したように本発明によれば情報保持状態
における負荷抵抗値を実効的に高めることができ、保持
電流を増やすことなく情報保持に必要なコレクタ間電位
差を確保することができるので，抵抗負荷型半導体記憶
装置の高速化と低消費電力化を達成することが可能であ
る。
における負荷抵抗値を実効的に高めることができ、保持
電流を増やすことなく情報保持に必要なコレクタ間電位
差を確保することができるので，抵抗負荷型半導体記憶
装置の高速化と低消費電力化を達成することが可能であ
る。
第１図は本発明の一実施例を示すバイポーラ・スタティ
ックRAM半導体記憶装置のメモリ・セルの片側断面図，
第２図は本発明の他の実施例を示すバイポーラ・スタテ
ィックRAM半導体記憶装置のメモリ・セルの片側断面
図，第３図は抵抗負荷型バイポーラ・スタティックRAM
半導体記憶装置におけるメモリ・セルの接続回路図であ
る。 １…Ｐ型シリコン基板,2…Ｎ型埋込層,3…Ｎ型エピタキ
シャル層,4…Ｐ型ベース領域,5…第１エミッタ層,6…第
２エミッタ層,7…Ｐ型拡散抵抗領域,8,8′…Ｎ型高濃度
不純物領域,9…負荷抵抗端子電極,10…ショットキー・
バリア・ダイオード,11…ベース電極,12…コレクタ電
極，Q1，Q2…NPNトランジスタ，R1，R2…負荷抵抗，
D1，D2…クランプ・ダイオード,i…読出し電流，i0…保
持電流。
ックRAM半導体記憶装置のメモリ・セルの片側断面図，
第２図は本発明の他の実施例を示すバイポーラ・スタテ
ィックRAM半導体記憶装置のメモリ・セルの片側断面
図，第３図は抵抗負荷型バイポーラ・スタティックRAM
半導体記憶装置におけるメモリ・セルの接続回路図であ
る。 １…Ｐ型シリコン基板,2…Ｎ型埋込層,3…Ｎ型エピタキ
シャル層,4…Ｐ型ベース領域,5…第１エミッタ層,6…第
２エミッタ層,7…Ｐ型拡散抵抗領域,8,8′…Ｎ型高濃度
不純物領域,9…負荷抵抗端子電極,10…ショットキー・
バリア・ダイオード,11…ベース電極,12…コレクタ電
極，Q1，Q2…NPNトランジスタ，R1，R2…負荷抵抗，
D1，D2…クランプ・ダイオード,i…読出し電流，i0…保
持電流。
Claims (1)
- 【請求項１】半導体基板上にＮ型埋込み領域とＮ型エピ
タキシャル層を有し，該Ｎ型エピタキシャル層上にＰ型
負荷抵抗領域とトランジスタ領域とを設けた抵抗負荷型
半導体記憶装置において，前記トランジスタのコレクタ
として用いられるＮ型エピタキシャル層が前記Ｐ型負荷
抵抗領域直下の全部または一部に接触する他のＮ型領域
より高濃度のＮ型不純物領域を備えて形成されることを
特徴とする抵抗負荷型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275144A JPH0727973B2 (ja) | 1987-10-29 | 1987-10-29 | 抵抗負荷型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275144A JPH0727973B2 (ja) | 1987-10-29 | 1987-10-29 | 抵抗負荷型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117057A JPH01117057A (ja) | 1989-05-09 |
| JPH0727973B2 true JPH0727973B2 (ja) | 1995-03-29 |
Family
ID=17551297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275144A Expired - Lifetime JPH0727973B2 (ja) | 1987-10-29 | 1987-10-29 | 抵抗負荷型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727973B2 (ja) |
-
1987
- 1987-10-29 JP JP62275144A patent/JPH0727973B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117057A (ja) | 1989-05-09 |
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