JPH0475371A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0475371A
JPH0475371A JP2188024A JP18802490A JPH0475371A JP H0475371 A JPH0475371 A JP H0475371A JP 2188024 A JP2188024 A JP 2188024A JP 18802490 A JP18802490 A JP 18802490A JP H0475371 A JPH0475371 A JP H0475371A
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JP
Japan
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region
island region
type
island
integrated circuit
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JP2188024A
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English (en)
Inventor
Hideaki Sadamatsu
定松　英明
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Priority to DE9117250U priority patent/DE9117250U1/de
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高品質の半導体集積回路、特にラッチアップの
少ない半導体集積回路に関するものである。
（従来の技術） 従来の半導体集積回路では第５図に示すように１つの抵
抗器を１つの島に設けることにより、その島の電位を取
らずに、集積度を上げている。以下第５図にしたがって
説明する。第５図（ａ）はパターン図、第５図（ｂ）は
等価回路図を示す。２１はｎ型島領域、２２はｎ型島領
域２１内のｐ型抵抗領域、２３、２４はｐ型抵抗領域２
２から取り出した電極であり、２３が高電位側である。
２５はｎ型島領域、２６はｎ型島領域２１とｎ型島領域
２５を分離するｐ型分離領域、２７．２８はｎ型島領域
２５より取呂した電極であり、電極２８よりｐ型抵抗器
２９を通じて接地電極３０に接続されている。１つのｎ
型島領域２１の内に１つのＰ型抵抗領域２２を入れた場
合には、ｎ型島領域２１を浮かせておいてもｎ型島領域
２１とｐ型抵抗領域２２の間には電流が流れない。この
ため島領域の電位を取る必要がなく。■ｎ型島領域２１
と電極の接続領域が不要であり、■高電位（電源電圧）
とｎ型島領域２１との接続パターンが不要という２点か
ら集積度をあげることができた。
（発明が解決しようとする課題） しかしながら、第５図（ａ）に示すような場合、すなわ
ちｎ型島領域２１に近接してｎ型島領域２５があり、ｎ
型島領域２５に接続されたｐ型抵抗器２９の他方が接地
されている場合には、ｐ型抵抗領域２２゜ｎ型島領域２
１．　　ｐ型分離領域２６をそれぞれエミッタ・ベース
・コレクタとする寄生ＰＮＰトランジスタ３１とｎ型島
領域２１．　ｐ型分離領域２６．ｎ型島領域２５をそれ
ぞれコレクタ・ベース・エミッタとする寄生ＮＰＮトラ
ンジスタ３２が形成されＰＮＰＮ構造のサイリスタとな
る。また、Ｐ型分離領域２６が接地から遠いとｐ型分離
領域２６と接地間に抵抗器が付加された状態になり、こ
の等価回路を第５図（ｂ）に示す。ｐ型分離領域２６が
接地から遠いと、電位が高くなり、寄生ＮＰＮ　トラン
ジスタ３２をＯＮさせる。寄生ＮＰＮｈランジスタ３２
がＯＮすると寄生ＰＮＰトランジスタ３Ｉのコレクタ電
流すなわち寄生ＰＮＰ　トランジスタ３１のベース電流
を流し、寄生ＰＮＰトランジスタ３１がＯＮしてベース
電流のｈＦＥ倍の電流を寄生ＰＮＰトランジスタ３１の
コレクタに流す。そして抵抗器３３により寄生ＮＰＮ　
トランジスタ３２のベース電位をさらに上昇させ、より
電流を流すようになり、その結果、寄生ＰＮＰ　トラン
ジスタ３１．寄生ＮＰＮトランジスタ３２が飽和するま
で電流を増加させていく。特に抵抗器３３が小さい場合
またはない場合には過大電流が流れることになる。
本発明の目的は、従来の欠点を解消し、きわめて簡単な
回路構成と、わずかな面積増加だけで、ラッチアップの
ない回路構成ができる半導体集積回路を提供することで
ある。
（課題を解決するための手段） 本発明の半導体集積回路は寄生ＰＮＰトランジスタのベ
ースをエミッタと接続またはエミッタに接続された抵抗
器の一部と接続することにより、ベース電位をエミッタ
電位以上にすることで寄生ＰＮＰトランジスタの動作を
しないようにするものである。
（作　用） 本発明は上記した構成により、寄生ＰＮＰ　トランジス
タのベース電流がゼロとなり、コレクタ電流もゼロにな
る。このため寄生ＰＮＰ　トランジスタのコレフタル接
地間の寄生抵抗の電圧は小さくなり、寄生ＮＰＮ）ラン
ジスタのベース電位は低くなるため、寄生ＮＰＮ　トラ
ンジスタはＯＮＬ、ない。したがって寄生ＮＰＮトラン
ジスタ電流も流れないためラッチアップは起こらない。
（実施例） 第１図は本発明の半導体集積回路の一実施例を示すもの
で（ａ）に表面パターン図、（ｂ）に等価回路図を示す
。
ｌはｎ型島領域、２はｐ型抵抗領域、３はｎ型島領域１
とｐ型抵抗領域２の高電位側を接続した電極、４はｐ型
抵抗領域２の低電位側電極、５はｎ型島領域、６はｎ型
島領域１とｎ型島領域５を分離するｐ型分離領域、７，
８はｎ型島領域を接続する電極、９はｎ型島領域と接地
電極１０を接続する抵抗器であり、等価回路図（ｂ）は
パターン図（ａ）の等価回路を示し、各領域の番号と等
価回路の位置番号を統一している。寄生ＰＮＰトランジ
スタ１１のベースがｐ型抵抗領域２の高電位側の電極と
接続されているため、ベース電位がエミッタ電位より高
電位となり、寄生ＰＮＰ　トランジスタ１１は○ＦＦＬ
、ている。このため、抵抗器１２に電流が流れず、寄生
ＮＰＮトランジスタ１３のｐ型分離領域６の電位が低い
ため、このＮＰＮトランジスタ１３もＯＦＦである。し
たがって電流は流れず、ラッチアップは起こらない。
第２図は本発明の他の実施例を示し、番号ｌないし８は
第１図と同様である。この例の場合は寄生ＮＰＮ　トラ
ンジスタ１３のエミッタが直接接地されているが、第１
図と同様ラッチアップは起こらない。
第３図は本発明の他の実施例を示し、番号１ないし８は
第１図と同様である。１４はｎ型島領域５内に形成され
たｐ型拡散領域で、等備前にダイオードが接続された場
合である。ダイオードがある場合にも同様にラッチアッ
プが防止できる。
第４図は本発明のさらに他の実施例を示し、番号ｌない
し８は第１図と同様である。この場合、ｎ型島領域５上
に電極があり、ｎ型島領域５と電極７の間でコンデンサ
が構成されている場合である。
実施例第３図および第４図では寄生ＮＰＮ　トランジス
タ１３のエミッタが直接接地されているが、ＮＰＮトラ
ンジスタ１３のエミッタと接地の間に抵抗器が接続され
ている場合も同様である。
（発明の効果） 本発明によれば、きわめて簡単な回路構成と、わずかな
面積増加だけで、ラッチアップのない回路構成ができ、
高品質と高信頼性の半導体集積回路が得られ、その実用
上の効果は犬である。
【図面の簡単な説明】
第１図、第２図、第３図、第４図は本発明の実施例にお
ける半導体集積回路の回路図で、（ａ）は表面パターン
図、（ｂ）は等価回路図、第５図は従来の半導体集積回
路の回路図で、（ａ）は表面パターン図、（ｂ）は等価
回路図である。 ■、５　・・・ｎ型島領域、　２　・・・　ｐ型抵抗領
域、　３，７．８　・・・電極、　４　・・・低電位側
電極、　６　・・・ｐ型分離領域、　９゜１２・・・抵
抗器、１０・・・接地電極、１１・・・寄生ＰＮＰ　ト
ランジスタ、　１３・・・寄生ＮＰＮトランジスタ、１
４・・・　ｐ型拡散領域。 特許呂願人　松下電器産業株式会社 第ｉ図 第２図 第 図 第 図

Claims (3)

    【特許請求の範囲】
  1. （１）一方導電型の基板上に他方導電型の第１島領域と
    他方導電型の第２島領域を有し、前記第１高領域内に一
    方導電型の第１拡散抵抗領域を有し、前記第１島領域と
    前記第２島領域が近接し、前記第１島領域と、前記第２
    島領域にはさまれた、前記基板部から接地される電極が
    なく、かつ、前記第１拡散抵抗領域に接続される電極の
    うち最高電位に前記第１島領域の電位を取り、前記第２
    島領域が接地されていることを特徴とする半導体集積回
    路。
  2. （２）第２島領域と接地の間に第２抵抗を有することを
    特徴とする請求項（１）記載の半導体集積回路。
  3. （３）第２島領域に一方導電型の第２拡散領域を有し前
    記第２拡散領域をアノード、前記島領域をカソードとす
    ることを特徴とする請求項（１）または（２）記載の半
    導体装置。（４）第２島領域上に第１電極を配し、前記
    第１電極と前記第２島領域をコンデンサとすることを特
    徴とする請求項（１）または（２）記載の半導体装置。
JP2188024A 1990-07-18 1990-07-18 半導体集積回路 Pending JPH0475371A (ja)

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MYPI91001256A MY107197A (en) 1990-07-18 1991-07-12 Semiconductor integrating circuit.
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DE9117250U DE9117250U1 (de) 1990-07-18 1991-07-13 Integrierter Halbleiterschaltkreis
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