JPH0727977B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0727977B2 JPH0727977B2 JP62119240A JP11924087A JPH0727977B2 JP H0727977 B2 JPH0727977 B2 JP H0727977B2 JP 62119240 A JP62119240 A JP 62119240A JP 11924087 A JP11924087 A JP 11924087A JP H0727977 B2 JPH0727977 B2 JP H0727977B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- gate electrode
- nitride film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000000758 substrate Substances 0.000 claims description 30
- 150000004767 nitrides Chemical class 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 239000000470 constituent Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000012447 hatching Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、トレンチキャパシタと埋込型のゲート電極
から構成されるトランジスタとによって構成される半導
体記憶装置及びその製造方法に関する。
から構成されるトランジスタとによって構成される半導
体記憶装置及びその製造方法に関する。
（従来の技術） 電子機器の高速化及び小型化の要求に対する半導体記憶
装置の高集積化に伴い、当該半導体記憶装置を構成する
トランジスタ及びキャパシタの微細化が進められてい
る。この半導体記憶装置の微細化を進めるに当り、半導
体基板の表面におけるトランジスタ或いはキャパシタの
占有する面積が小さくなる。これがため、キャパシタの
容量の減少、並びにトランジスタにおける短チャンネル
効果及び狭チャネル効果による閾値電圧の低下やリーク
電流の発生等の欠点が生じていた。
装置の高集積化に伴い、当該半導体記憶装置を構成する
トランジスタ及びキャパシタの微細化が進められてい
る。この半導体記憶装置の微細化を進めるに当り、半導
体基板の表面におけるトランジスタ或いはキャパシタの
占有する面積が小さくなる。これがため、キャパシタの
容量の減少、並びにトランジスタにおける短チャンネル
効果及び狭チャネル効果による閾値電圧の低下やリーク
電流の発生等の欠点が生じていた。
上述した欠点に対して、例えば文献:I.E.E.E.−Inter−
national Electron Devices Meeting（アイ・イー・イ
ー・イー−インターナショナル・エレクトロン・デバイ
セズ・ミーティング）（講演番号6.2,1986年12月）に開
示されるように、半導体基板の深さ方向に溝（Trench:
トレンチ）を形成し、当該トレンチの内側の表面に形成
したキャパシタ酸化膜をもキャパシタとして機能せしめ
る、所謂、トレンチキャパシタを用いる技術が知られて
いる。
national Electron Devices Meeting（アイ・イー・イ
ー・イー−インターナショナル・エレクトロン・デバイ
セズ・ミーティング）（講演番号6.2,1986年12月）に開
示されるように、半導体基板の深さ方向に溝（Trench:
トレンチ）を形成し、当該トレンチの内側の表面に形成
したキャパシタ酸化膜をもキャパシタとして機能せしめ
る、所謂、トレンチキャパシタを用いる技術が知られて
いる。
また、上述の文献では、キャパシタを立体的に構成して
利用するのみならず、隣接するトレンチキャパシタ間の
領域にトランジスタをも半導体基板の深さ方向に構成せ
しめた、所謂、埋込ゲートトランジスタを用いて半導体
記憶装置を構成する技術が開示されている。
利用するのみならず、隣接するトレンチキャパシタ間の
領域にトランジスタをも半導体基板の深さ方向に構成せ
しめた、所謂、埋込ゲートトランジスタを用いて半導体
記憶装置を構成する技術が開示されている。
以下、図面を参照して、上述の文献に開示される従来
の、この種の半導体記憶装置の構成につき説明する。
の、この種の半導体記憶装置の構成につき説明する。
第２図は、従来の半導体記憶装置の構成を説明するた
め、当該装置の概略的断面図によって示した装置構成図
である。尚、図中、断面を示すハッチングは一部を除い
て省略して示し、同一の構成材料からなる構成成分につ
いては、同一のハッチングを付して示す。
め、当該装置の概略的断面図によって示した装置構成図
である。尚、図中、断面を示すハッチングは一部を除い
て省略して示し、同一の構成材料からなる構成成分につ
いては、同一のハッチングを付して示す。
第２図に示した半導体記憶装置の構成によれば、ｐ型シ
リコンよりなる半導体基板11の所定の領域に、トランス
ファ・ゲート領域13を挟んで、キャパシタを形成するた
めの第２の溝15a及び15b夫々が形成され、当該第２の溝
15a及び15bには、キャパシタ酸化膜17を挟んでポリシリ
コン（poly−Si）からなるプレート電極19a及び19bが夫
々配設されている。この半導体記憶装置の構成では、第
２の溝15a及び15bの底面及び側面に形成されたキャパシ
タ酸化膜17を容量として利用するため、半導体記憶装置
を微細化するに当り、充分な記憶容量を確保し得る。
リコンよりなる半導体基板11の所定の領域に、トランス
ファ・ゲート領域13を挟んで、キャパシタを形成するた
めの第２の溝15a及び15b夫々が形成され、当該第２の溝
15a及び15bには、キャパシタ酸化膜17を挟んでポリシリ
コン（poly−Si）からなるプレート電極19a及び19bが夫
々配設されている。この半導体記憶装置の構成では、第
２の溝15a及び15bの底面及び側面に形成されたキャパシ
タ酸化膜17を容量として利用するため、半導体記憶装置
を微細化するに当り、充分な記憶容量を確保し得る。
また、上述の第２の溝15aと15bとの間のトランスファ・
ゲート領域13に相当する半導体基板11には、上述のプレ
ート電極19a及び19bをマスクとしてｎ型不純物をイオン
注入することにより、低抵抗層21（第２図中、一点鎖線
で囲んで示す。）が形成されている。
ゲート領域13に相当する半導体基板11には、上述のプレ
ート電極19a及び19bをマスクとしてｎ型不純物をイオン
注入することにより、低抵抗層21（第２図中、一点鎖線
で囲んで示す。）が形成されている。
さらに、上述したトランスファ・ゲート領域13には、ゲ
ート電極形成領域23a及び23bと、当該ゲート電極形成領
域23aと23bとの間のドレイン領域25とが形成されてお
り、このうち、ドレイン領域25には、半導体記憶装置の
ピット線27を接続するためのコンタクトホール29が穿設
されている。また、ゲート電極形成領域23a及び23bに
は、第１の溝31aと31bとが形成され、当該第１の溝31a
及び31bには、ゲート酸化膜33aと33bとを挟んで、各
々、ゲート電極35a或いは35bが夫々配設されている。
ート電極形成領域23a及び23bと、当該ゲート電極形成領
域23aと23bとの間のドレイン領域25とが形成されてお
り、このうち、ドレイン領域25には、半導体記憶装置の
ピット線27を接続するためのコンタクトホール29が穿設
されている。また、ゲート電極形成領域23a及び23bに
は、第１の溝31aと31bとが形成され、当該第１の溝31a
及び31bには、ゲート酸化膜33aと33bとを挟んで、各
々、ゲート電極35a或いは35bが夫々配設されている。
一方、前述のプレート電極19a及び19bの表面には、プレ
ート電極絶縁用酸化膜37a及び37bが夫々形成されてお
り、当該絶縁用酸化膜37a及び37bと、トランスファ・ゲ
ート領域13に相当する半導体基板11との上側には窒化膜
39が堆積される。
ート電極絶縁用酸化膜37a及び37bが夫々形成されてお
り、当該絶縁用酸化膜37a及び37bと、トランスファ・ゲ
ート領域13に相当する半導体基板11との上側には窒化膜
39が堆積される。
これと同様な構成として、ゲート電極35aと35bとの表面
には、夫々、ゲート電極絶縁用酸化膜41a或いは41bが夫
々形成され、さらに、当該絶縁用酸化膜41a及び41bの上
側と、上述した窒化膜39との上側には、ワード線に相当
するゲート電極35a及び35bとビット線27との間のカップ
リング容量を低減するためのマスク酸化膜43が堆積され
ている。
には、夫々、ゲート電極絶縁用酸化膜41a或いは41bが夫
々形成され、さらに、当該絶縁用酸化膜41a及び41bの上
側と、上述した窒化膜39との上側には、ワード線に相当
するゲート電極35a及び35bとビット線27との間のカップ
リング容量を低減するためのマスク酸化膜43が堆積され
ている。
上述したように、半導体基板11の上に、第１の溝31a及
び31bを利用して構成されたトランジスタと、第２の溝1
5a及び15bを利用して構成されたキャパシタが配設さ
れ、これらの構成成分をゲート電極絶縁用酸化膜41a及
び41b、プレート電極絶縁用酸化膜37a及び37b、窒化膜3
9及びマスク酸化膜43が覆うような構成となしている。
び31bを利用して構成されたトランジスタと、第２の溝1
5a及び15bを利用して構成されたキャパシタが配設さ
れ、これらの構成成分をゲート電極絶縁用酸化膜41a及
び41b、プレート電極絶縁用酸化膜37a及び37b、窒化膜3
9及びマスク酸化膜43が覆うような構成となしている。
上述した従来の半導体記憶装置では、ゲート電極が半導
体基板に形成された第１の溝に埋込まれた状態で形成さ
れるため、低抵抗層の拡散の深さを特別に浅くする必要
がなく、見掛け上のpn接合の深さを浅くすることができ
る。さらに、ゲートマスク長及びゲートマスク幅に対す
るチャネル長及びチャネル幅を実効的に大きくすること
が可能なため、短チャネル効果及び狭チャネル効果を抑
制することが期待できる。
体基板に形成された第１の溝に埋込まれた状態で形成さ
れるため、低抵抗層の拡散の深さを特別に浅くする必要
がなく、見掛け上のpn接合の深さを浅くすることができ
る。さらに、ゲートマスク長及びゲートマスク幅に対す
るチャネル長及びチャネル幅を実効的に大きくすること
が可能なため、短チャネル効果及び狭チャネル効果を抑
制することが期待できる。
（発明が解決しようとする問題点） しかしながら、上述した文献には、この従来の半導体記
憶装置の具体的製造技術について、詳細な記載が成され
ていないが、この従来装置の構成では、ゲート電極を構
成する第１の溝を形成する前に、トランスファ・ゲート
領域に相当する半導体基板中に均一な深さを以って低抵
抗層が形成されると判断される。これがため、第１の溝
に形成されたゲート酸化膜と、当該ゲート酸化膜と隣接
し、かつ半導体基板の深さ方向で最も深く拡散した低抵
抗層の端部との近傍（第２図中、電界集中領域45として
示す。）に局部的な電界集中を生じ、ゲート耐圧の劣化
を来たすという問題点が有った。
憶装置の具体的製造技術について、詳細な記載が成され
ていないが、この従来装置の構成では、ゲート電極を構
成する第１の溝を形成する前に、トランスファ・ゲート
領域に相当する半導体基板中に均一な深さを以って低抵
抗層が形成されると判断される。これがため、第１の溝
に形成されたゲート酸化膜と、当該ゲート酸化膜と隣接
し、かつ半導体基板の深さ方向で最も深く拡散した低抵
抗層の端部との近傍（第２図中、電界集中領域45として
示す。）に局部的な電界集中を生じ、ゲート耐圧の劣化
を来たすという問題点が有った。
この発明の目的は、上述した従来の問題点に鑑み、高集
積度を有し、かつ信頼性の高い半導体記憶装置を歩留り
良く提供することに有る。
積度を有し、かつ信頼性の高い半導体記憶装置を歩留り
良く提供することに有る。
（問題点を解決するための手段） この目的の達成を図るため、この出願の第１発明である
半導体記憶装置の製造方法によれば、 半導体基板に形成された第１の溝を利用して構成したト
ランジスタと、該半導体基板に形成された第２の溝を利
用して構成したキャパシタと、ドレイン領域に接続され
たビット線とを設けて成る半導体記憶装置において、 上述のトランジスタを構成する第１の溝の周辺での低抵
抗層の深さを浅くし、この第１の溝から離れた領域にお
ける低抵抗層の深さを深くして形成された半導体記憶装
置を製造するに当り、 第２の溝、キャパシタ酸化膜、プレート電極及びプレー
ト電極絶縁用酸化膜を形成した半導体基板上に窒化膜と
第１酸化膜とを順次堆積する工程と、 上述の半導体基板上のゲート電極形成領域の第１酸化膜
と窒化膜とキャパシタ酸化膜とを順次エッチング除去す
る工程と、 上述の半導体基板上に側壁形成用窒化膜を堆積する工程
と、 上述の側壁形成用窒化膜を異方性エッチング処理してゲ
ート電極形成領域の周囲に側壁を形成する工程と、 上述した第１酸化膜と窒化膜と側壁とをマスクに用いた
エッチング処理によって第１の溝を形成する工程と、 上述の第１の溝の側面及び底面にゲート酸化膜を形成す
る工程と、 上述した半導体基板上にゲート電極形成用ポリシリコン
層を堆積した後、エッチバック処理によってゲート電極
を形成する工程と、 上述の第１酸化膜をエッチング除去した後、窒化膜と側
壁とゲート電極とをマスクとした不純物イオン注入によ
って低抵抗層を形成する工程と、 上述した窒化膜と側壁とをマスクとしてゲート電極絶縁
用酸化膜を形成する工程と、 ドレイン領域に画成したリフトオフ用レジストパターン
をマスクとして上述の窒化膜とゲート電極絶縁用酸化膜
との上に第２酸化膜を堆積した後、このレジストパター
ンとドレイン領域に堆積した第２酸化膜の一部分とをリ
フトオフする工程と、 上述のドレイン領域にコンタクトホールを形成する工程
と を含むことを特徴としている。
半導体記憶装置の製造方法によれば、 半導体基板に形成された第１の溝を利用して構成したト
ランジスタと、該半導体基板に形成された第２の溝を利
用して構成したキャパシタと、ドレイン領域に接続され
たビット線とを設けて成る半導体記憶装置において、 上述のトランジスタを構成する第１の溝の周辺での低抵
抗層の深さを浅くし、この第１の溝から離れた領域にお
ける低抵抗層の深さを深くして形成された半導体記憶装
置を製造するに当り、 第２の溝、キャパシタ酸化膜、プレート電極及びプレー
ト電極絶縁用酸化膜を形成した半導体基板上に窒化膜と
第１酸化膜とを順次堆積する工程と、 上述の半導体基板上のゲート電極形成領域の第１酸化膜
と窒化膜とキャパシタ酸化膜とを順次エッチング除去す
る工程と、 上述の半導体基板上に側壁形成用窒化膜を堆積する工程
と、 上述の側壁形成用窒化膜を異方性エッチング処理してゲ
ート電極形成領域の周囲に側壁を形成する工程と、 上述した第１酸化膜と窒化膜と側壁とをマスクに用いた
エッチング処理によって第１の溝を形成する工程と、 上述の第１の溝の側面及び底面にゲート酸化膜を形成す
る工程と、 上述した半導体基板上にゲート電極形成用ポリシリコン
層を堆積した後、エッチバック処理によってゲート電極
を形成する工程と、 上述の第１酸化膜をエッチング除去した後、窒化膜と側
壁とゲート電極とをマスクとした不純物イオン注入によ
って低抵抗層を形成する工程と、 上述した窒化膜と側壁とをマスクとしてゲート電極絶縁
用酸化膜を形成する工程と、 ドレイン領域に画成したリフトオフ用レジストパターン
をマスクとして上述の窒化膜とゲート電極絶縁用酸化膜
との上に第２酸化膜を堆積した後、このレジストパター
ンとドレイン領域に堆積した第２酸化膜の一部分とをリ
フトオフする工程と、 上述のドレイン領域にコンタクトホールを形成する工程
と を含むことを特徴としている。
（作用） また、この出願の発明である半導体記憶装置の製造方法
の構成によれば、ゲート電極形成領域の周囲に配設され
た側壁がマスクとなり、トランジスタを構成する第１の
溝の周辺での低抵抗層の深さを浅くし、この第１の溝か
ら離れた領域における低抵抗層の深さを深くすることが
可能となる。
の構成によれば、ゲート電極形成領域の周囲に配設され
た側壁がマスクとなり、トランジスタを構成する第１の
溝の周辺での低抵抗層の深さを浅くし、この第１の溝か
ら離れた領域における低抵抗層の深さを深くすることが
可能となる。
（実施例） 以下、図面を参照して、この発明の半導体記憶装置の製
造方法の実施例につき説明する。
造方法の実施例につき説明する。
さらに、以下に説明する実施例は、この発明の好適例に
過ぎず、この発明は以下の実施例にのみ限定されるもの
ではないことを理解されたい。
過ぎず、この発明は以下の実施例にのみ限定されるもの
ではないことを理解されたい。
第１図（Ａ）〜（Ｈ）は、この発明の実施例を説明する
ための製造工程図であり、各図は半導体記憶装置の製造
段階のウエハを断面で示してある。また、これら図にお
いて、各種成分の形状、寸法及び配置関係は、この発明
が理解できる程度に、概略的に示してあるに過ぎない。
図中、断面を示すハッチング等は一部を除いて省略して
示すと共に、この発明の特徴となる構成成分を除き、第
２図を参照して既に説明した構成成分と同一の構成成分
については同一の符号を付して示す。また、各製造工程
において特徴となる構成成分を除いて、図中の符号を省
略して示す場合も有る。
ための製造工程図であり、各図は半導体記憶装置の製造
段階のウエハを断面で示してある。また、これら図にお
いて、各種成分の形状、寸法及び配置関係は、この発明
が理解できる程度に、概略的に示してあるに過ぎない。
図中、断面を示すハッチング等は一部を除いて省略して
示すと共に、この発明の特徴となる構成成分を除き、第
２図を参照して既に説明した構成成分と同一の構成成分
については同一の符号を付して示す。また、各製造工程
において特徴となる構成成分を除いて、図中の符号を省
略して示す場合も有る。
まず始めに、従来周知の方法により第１図（Ａ）に示す
ようなウエハ構造を得る。そのため、ｐ型シリコンより
なる半導体基板11を選択酸化法により素子分離（図示せ
ず）した後、半導体基板11の所定の領域に、トランスフ
ァ・ゲート領域13を挟んで第２の溝15a及び15bを形成
し、次に、当該15a及び15bの側面及び底面にキャパシタ
酸化膜17を形成する。この時、当該キャパシタ酸化膜17
は、第２の溝15a及び15b以外の半導体基板11の表面にも
形成される。然る後、ポリシリコンを堆積して当該溝15
a及び15bを完全に埋め込み、上述のトランスファ・ゲー
ト領域13に堆積したポリシリコンをエッチング除去して
プレート電極19a及び19bを形成する。
ようなウエハ構造を得る。そのため、ｐ型シリコンより
なる半導体基板11を選択酸化法により素子分離（図示せ
ず）した後、半導体基板11の所定の領域に、トランスフ
ァ・ゲート領域13を挟んで第２の溝15a及び15bを形成
し、次に、当該15a及び15bの側面及び底面にキャパシタ
酸化膜17を形成する。この時、当該キャパシタ酸化膜17
は、第２の溝15a及び15b以外の半導体基板11の表面にも
形成される。然る後、ポリシリコンを堆積して当該溝15
a及び15bを完全に埋め込み、上述のトランスファ・ゲー
ト領域13に堆積したポリシリコンをエッチング除去して
プレート電極19a及び19bを形成する。
次に、このようにして得られたウエハを熱酸化処理する
ことにより、プレート電極19a及び19bの表面にプレート
電極絶縁用酸化膜37a及び37bを形成する。続いて、この
ウエハの上側全面に、例えば化学的気相成長（Chemical
Vapor Deposition:CVD）法またはその他任意好適な、
段差被覆性に優れた被着方法により、窒化膜47及び第１
酸化膜49を、順次、堆積せしめ、第１図（Ａ）に示す状
態のウエハを得る。
ことにより、プレート電極19a及び19bの表面にプレート
電極絶縁用酸化膜37a及び37bを形成する。続いて、この
ウエハの上側全面に、例えば化学的気相成長（Chemical
Vapor Deposition:CVD）法またはその他任意好適な、
段差被覆性に優れた被着方法により、窒化膜47及び第１
酸化膜49を、順次、堆積せしめ、第１図（Ａ）に示す状
態のウエハを得る。
次に、従来周知のホトリソエッチング法により、このウ
エハのゲート電極形成領域23a及び23bに相当する部分の
第１酸化膜49、窒化膜47及びキャパシタ酸化膜17を順次
エッチング除去して、基板面11a及び11bを露出させ、開
口部を形成する。続いて、この、エッチング処理後のウ
エハの上側全面に、前述のCVD法によって、側壁形成用
窒化膜51を堆積し、当該半導体基板11に形成された構成
成分を完全に埋め込み、第１図（Ｂ）に示すような状態
のウエハを得る。
エハのゲート電極形成領域23a及び23bに相当する部分の
第１酸化膜49、窒化膜47及びキャパシタ酸化膜17を順次
エッチング除去して、基板面11a及び11bを露出させ、開
口部を形成する。続いて、この、エッチング処理後のウ
エハの上側全面に、前述のCVD法によって、側壁形成用
窒化膜51を堆積し、当該半導体基板11に形成された構成
成分を完全に埋め込み、第１図（Ｂ）に示すような状態
のウエハを得る。
続いて、このウエハに堆積した側壁形成用窒化膜51を、
例えば反応性イオンエッチング（Re−active Ion Etchi
ng:RIE）法のような異方性エッチング処理を行なって、
ゲート電極形成領域23a及び23bに形成された開口部の側
面に、上述の窒化膜51を残存させ、これら領域23a及び2
3bの周囲に側壁53a及び53bを形成する。然る後、この工
程でウエハの表面に露出した第１酸化膜49と、側壁53a
及び53bとをマスクとして、上述のRIE 法により、半導
体基板11を構成するシリコンのみをエッチング処理し得
る任意好適なエッチングガスを用いて異方性エッチング
処理し、第１の溝55a及び55bを形成する。さらに、この
エッチング処理に用いた上述の構成成分49、53a及び53b
をマスクとして熱酸化処理を行ない、ゲート酸化膜57a
及び57bを形成し、第１図（Ｃ）に示す状態のウエハを
得る。
例えば反応性イオンエッチング（Re−active Ion Etchi
ng:RIE）法のような異方性エッチング処理を行なって、
ゲート電極形成領域23a及び23bに形成された開口部の側
面に、上述の窒化膜51を残存させ、これら領域23a及び2
3bの周囲に側壁53a及び53bを形成する。然る後、この工
程でウエハの表面に露出した第１酸化膜49と、側壁53a
及び53bとをマスクとして、上述のRIE 法により、半導
体基板11を構成するシリコンのみをエッチング処理し得
る任意好適なエッチングガスを用いて異方性エッチング
処理し、第１の溝55a及び55bを形成する。さらに、この
エッチング処理に用いた上述の構成成分49、53a及び53b
をマスクとして熱酸化処理を行ない、ゲート酸化膜57a
及び57bを形成し、第１図（Ｃ）に示す状態のウエハを
得る。
続いて、プレート電極19a及び19bを形成した場合と同様
にして、上述のウエハの上側の全面にゲート電極形成用
ポリシリコン層59（以下、単にpoly−Si 層59と称する
場合も有る。）を堆積する。このpoly−Si 層59を堆積
した後、第１図（Ｄ）に示すように、半導体基板11の表
面に生じた凹凸を埋め込むように、任意好適な材料から
なるレジスト材61を塗布し、当該ウエハの表面を平坦に
する。
にして、上述のウエハの上側の全面にゲート電極形成用
ポリシリコン層59（以下、単にpoly−Si 層59と称する
場合も有る。）を堆積する。このpoly−Si 層59を堆積
した後、第１図（Ｄ）に示すように、半導体基板11の表
面に生じた凹凸を埋め込むように、任意好適な材料から
なるレジスト材61を塗布し、当該ウエハの表面を平坦に
する。
次に、ゲート電極63a及び63bと、低抵抗層65を形成し、
第１図（Ｅ）に示す状態のウエハを得るため、第１図
（Ｄ）のウエハ上に配設されたレジスト材61とpoly−Si
層59とを、当該レジスト材61とpoly−Si 層59とのエッ
チング速度が等しくなるようなエッチング条件でエッチ
バックを行ない、ゲート電極63a及び63bを形成する。然
る後、この工程により、半導体基板11の表面に露出した
第１酸化膜49（第１図（Ｄ）参照）を選択的にエッチン
グ除去する。
第１図（Ｅ）に示す状態のウエハを得るため、第１図
（Ｄ）のウエハ上に配設されたレジスト材61とpoly−Si
層59とを、当該レジスト材61とpoly−Si 層59とのエッ
チング速度が等しくなるようなエッチング条件でエッチ
バックを行ない、ゲート電極63a及び63bを形成する。然
る後、この工程により、半導体基板11の表面に露出した
第１酸化膜49（第１図（Ｄ）参照）を選択的にエッチン
グ除去する。
続いて、上述のウエハのプレート電極19a及び19bの上側
に形成されたプレート電極絶縁用酸化膜37a及び37bと窒
化膜47と、側壁53a及び53bとをマスクとして、例えば砒
素（As）またはその他のｎ型不純物（図中、矢印ａを付
して示す。）をイオン注入し、低抵抗層65（図中、一点
鎖線で囲んで示す。）を形成し、第１図（Ｅ）に示す状
態のウエハを得る。
に形成されたプレート電極絶縁用酸化膜37a及び37bと窒
化膜47と、側壁53a及び53bとをマスクとして、例えば砒
素（As）またはその他のｎ型不純物（図中、矢印ａを付
して示す。）をイオン注入し、低抵抗層65（図中、一点
鎖線で囲んで示す。）を形成し、第１図（Ｅ）に示す状
態のウエハを得る。
上述の工程によって形成された低抵抗層65のプロファイ
ルは、前述した工程により配設された側壁53a及び53bの
作用により、半導体記憶装置においてトランジスタを構
成するための第１の溝55a及び55bの周辺でのイオン注入
の深さを浅くし、この第１の溝から離れた領域における
イオン注入の深さを深くして形成し得ることが理解でき
る。
ルは、前述した工程により配設された側壁53a及び53bの
作用により、半導体記憶装置においてトランジスタを構
成するための第１の溝55a及び55bの周辺でのイオン注入
の深さを浅くし、この第１の溝から離れた領域における
イオン注入の深さを深くして形成し得ることが理解でき
る。
次に、上述の工程によって形成したゲート電極63a及び6
3bの夫々の表面を、窒化膜47と側壁53a及び53bとをマス
クとして熱酸化処理することにより、ゲート電極絶縁用
酸化膜67a及び67bを形成する。然る後、当該酸化膜67a
及び67bが形成されたウエハの、少なくともゲート電極6
3aとゲート電極63bとの間の領域を完全に覆うようなリ
フトオフ用レジストパターン69を画成し、当該半導体基
板11の上側全面に第２酸化膜71を堆積し、第１図（Ｆ）
に示す状態のウエハを得る。この場合、当該第２酸化膜
71を堆積するに当っては、リフトオフ用レジストパター
ン69が損傷を来たさないように、例えば光CVD 法のよう
に低温で積層することが可能な方法として行なうのが好
適である。
3bの夫々の表面を、窒化膜47と側壁53a及び53bとをマス
クとして熱酸化処理することにより、ゲート電極絶縁用
酸化膜67a及び67bを形成する。然る後、当該酸化膜67a
及び67bが形成されたウエハの、少なくともゲート電極6
3aとゲート電極63bとの間の領域を完全に覆うようなリ
フトオフ用レジストパターン69を画成し、当該半導体基
板11の上側全面に第２酸化膜71を堆積し、第１図（Ｆ）
に示す状態のウエハを得る。この場合、当該第２酸化膜
71を堆積するに当っては、リフトオフ用レジストパター
ン69が損傷を来たさないように、例えば光CVD 法のよう
に低温で積層することが可能な方法として行なうのが好
適である。
さらに、上述のリフトオフ用レジストパターン69と当該
レジストパターン69の上側に堆積した第２酸化膜71とを
リフトオフする。この工程により、少なくともリフトオ
フ用レジストパターン69を画成した上述のゲート電極63
aとゲート電極63bとの間のドレイン領域73に相当する部
分を除き、上述の第２酸化膜71をウエハの上側全面に被
着形成し、第１図（Ｇ）に示す状態のウエハを得る。
レジストパターン69の上側に堆積した第２酸化膜71とを
リフトオフする。この工程により、少なくともリフトオ
フ用レジストパターン69を画成した上述のゲート電極63
aとゲート電極63bとの間のドレイン領域73に相当する部
分を除き、上述の第２酸化膜71をウエハの上側全面に被
着形成し、第１図（Ｇ）に示す状態のウエハを得る。
次に、上述した第２酸化膜71をマスクとして、半導体基
板11のドレイン領域73とすべき領域の上側の窒化膜47及
び酸化膜17を、順次、エッチング除去し、コンタクトホ
ール75を開孔する。然る後、従来と同様な工程により、
例えばタングステンシリサイド（WSi2）またはその他の
任意好適な材料からなるビット線77を被着形成し、さら
に、中間絶縁層、配線電極或いはその他設計に応じた構
成成分（図示せず）を配設して半導体記憶装置を完成す
る（第１図（Ｈ））。
板11のドレイン領域73とすべき領域の上側の窒化膜47及
び酸化膜17を、順次、エッチング除去し、コンタクトホ
ール75を開孔する。然る後、従来と同様な工程により、
例えばタングステンシリサイド（WSi2）またはその他の
任意好適な材料からなるビット線77を被着形成し、さら
に、中間絶縁層、配線電極或いはその他設計に応じた構
成成分（図示せず）を配設して半導体記憶装置を完成す
る（第１図（Ｈ））。
以上、詳細に説明したように、この発明の半導体記憶装
置の製造方法によれば、ゲート電極形成用poly−Si 層5
9を堆積した後、レジストパターンを用いることなく、
エッチバックすることによりセルフアラインでゲート電
極63a及び63bを形成することができる。これがため、第
１の溝55a及び55bを形成した後にホトリソエッチングを
行なう必要がなく、微細な構造を有する半導体記憶装置
の製造に好適である。
置の製造方法によれば、ゲート電極形成用poly−Si 層5
9を堆積した後、レジストパターンを用いることなく、
エッチバックすることによりセルフアラインでゲート電
極63a及び63bを形成することができる。これがため、第
１の溝55a及び55bを形成した後にホトリソエッチングを
行なう必要がなく、微細な構造を有する半導体記憶装置
の製造に好適である。
また、コンタクトホール75の開孔においては、ドレイン
領域73に相当する部分に形成された酸化膜（前述のキャ
パシタ酸化膜17に相当する）の膜厚に比べて、第２酸化
膜71、或いはゲート電極絶縁用酸化膜67a及び67bの膜厚
を厚くして設計することにより、厳密な位置合わせを必
要とするホトリソ工程を省略することができる。
領域73に相当する部分に形成された酸化膜（前述のキャ
パシタ酸化膜17に相当する）の膜厚に比べて、第２酸化
膜71、或いはゲート電極絶縁用酸化膜67a及び67bの膜厚
を厚くして設計することにより、厳密な位置合わせを必
要とするホトリソ工程を省略することができる。
尚、上述した実施例は、この発明の理解を容易とするた
めの好適な諸条件として説明したが、例えば被着方法、
エッチング条件、さらに、膜厚及びその他の条件は、こ
の発明の目的の範囲内で設計に応じ、任意の変更及び変
形を行ない得ること明らかである。
めの好適な諸条件として説明したが、例えば被着方法、
エッチング条件、さらに、膜厚及びその他の条件は、こ
の発明の目的の範囲内で設計に応じ、任意の変更及び変
形を行ない得ること明らかである。
（発明の効果） 上述した説明から明らかなように、この出願の発明であ
る半導体記憶装置の製造方法によれば、トランジスタを
構成する第１の溝の周辺での低抵抗層の深さを浅くし、
この第１の溝から離れた領域における低抵抗層の深さを
深くした構成の微細な構造を有する半導体記憶装置を簡
単かつ容易に、歩留り良く製造することができる。
る半導体記憶装置の製造方法によれば、トランジスタを
構成する第１の溝の周辺での低抵抗層の深さを浅くし、
この第１の溝から離れた領域における低抵抗層の深さを
深くした構成の微細な構造を有する半導体記憶装置を簡
単かつ容易に、歩留り良く製造することができる。
第１図（Ａ）〜（Ｈ）は、この発明の実施例の説明に供
する半導体記憶装置の概略的な製造工程図、 第２図は、従来の半導体記憶装置を説明するため、半導
体記憶装置の概略的断面図により示した装置構成図であ
る。 11‥‥半導体基板 11a,11b‥‥基板面 13‥‥トランスファ・ゲート 15a,15b‥‥第２の溝 17‥‥キャパシタ酸化膜 19a,19b‥‥プレート電極 21,65‥‥低抵抗層 23a,23b‥‥ゲート電極形成領域 25,73‥‥ドレイン領域、27,77‥‥ビット線 29,75‥‥コンタクトホール 31a,31b,55a,55b‥‥第１の溝 33a,33b,57a,57b‥‥ゲート酸化膜 35a,35b,63a,63b‥‥ゲート電極 37a,37b‥‥プレート電極絶縁用酸化膜 39,47‥‥窒化膜 41a,41b,67a,67b‥‥ゲート電極絶縁用酸化膜 43‥‥マスク酸化膜、45‥‥電界集中領域 49‥‥第１酸化膜、51‥‥側壁形成用窒化膜 53a,53b‥‥側壁 59‥‥ゲート電極形成用ポリシリコン（poly−Si）層 61‥‥レジスト材 69‥‥リフトオフ用レジストパターン 71‥‥第２酸化膜 ａ‥‥ｎ型不純物。
する半導体記憶装置の概略的な製造工程図、 第２図は、従来の半導体記憶装置を説明するため、半導
体記憶装置の概略的断面図により示した装置構成図であ
る。 11‥‥半導体基板 11a,11b‥‥基板面 13‥‥トランスファ・ゲート 15a,15b‥‥第２の溝 17‥‥キャパシタ酸化膜 19a,19b‥‥プレート電極 21,65‥‥低抵抗層 23a,23b‥‥ゲート電極形成領域 25,73‥‥ドレイン領域、27,77‥‥ビット線 29,75‥‥コンタクトホール 31a,31b,55a,55b‥‥第１の溝 33a,33b,57a,57b‥‥ゲート酸化膜 35a,35b,63a,63b‥‥ゲート電極 37a,37b‥‥プレート電極絶縁用酸化膜 39,47‥‥窒化膜 41a,41b,67a,67b‥‥ゲート電極絶縁用酸化膜 43‥‥マスク酸化膜、45‥‥電界集中領域 49‥‥第１酸化膜、51‥‥側壁形成用窒化膜 53a,53b‥‥側壁 59‥‥ゲート電極形成用ポリシリコン（poly−Si）層 61‥‥レジスト材 69‥‥リフトオフ用レジストパターン 71‥‥第２酸化膜 ａ‥‥ｎ型不純物。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ // Ｈ０１Ｌ 29/78 ３０１ Ｖ
Claims (1)
- 【請求項１】第２の溝、キャパシタ酸化膜、プレート電
極及びプレート電極絶縁用酸化膜を形成した半導体基板
上に窒化膜と第１酸化膜とを順次堆積する工程と、 前記半導体基板上のゲート電極形成領域の第１酸化膜と
窒化膜とキャパシタ酸化膜とを順次エッチング除去する
工程と、 前記半導体基板上に側壁形成用窒化膜を堆積する工程
と、 前記側壁形成用窒化膜を異方性エッチング処理してゲー
ト電極形成領域の周囲に側壁を形成する工程と、 前記第１酸化膜と窒化膜と側壁とをマスクとしたエッチ
ング処理によって第１の溝を形成する工程と、 前記第１の溝の側面及び底面にゲート酸化膜を形成する
工程と、 前記半導体基板上にゲート電極形成用ポリシリコン層を
堆積した後、エッチバック処理によってゲート電極を形
成する工程と、 前記第１酸化膜をエッチング除去した後、窒化膜と側壁
とゲート電極とをマスクとした不純物イオン注入によっ
て低抵抗層を形成する工程と、 前記窒化膜と側壁とをマスクとしてゲート電極絶縁用酸
化膜を形成する工程と、 ドレイン領域に画成したリフトオフ用レジストパターン
をマスクとして、前記窒化膜とゲート電極絶縁用酸化膜
との上に第２酸化膜を堆積した後、リフトオフする工程
と、 前記ドレイン領域にコンタクトホールを形成する工程と を含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119240A JPH0727977B2 (ja) | 1987-05-16 | 1987-05-16 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119240A JPH0727977B2 (ja) | 1987-05-16 | 1987-05-16 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63284847A JPS63284847A (ja) | 1988-11-22 |
| JPH0727977B2 true JPH0727977B2 (ja) | 1995-03-29 |
Family
ID=14756434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119240A Expired - Fee Related JPH0727977B2 (ja) | 1987-05-16 | 1987-05-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727977B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570100B2 (ja) * | 1993-05-16 | 1997-01-08 | 日本電気株式会社 | 半導体記憶装置 |
| FR2919112A1 (fr) * | 2007-07-16 | 2009-01-23 | St Microelectronics Crolles 2 | Circuit integre comprenant un transistor et un condensateur et procede de fabrication |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125084A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-05-16 JP JP62119240A patent/JPH0727977B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデバイス１９８７年１月号ＰＰ．５９−７３〔昭６２−１−１発行〕 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63284847A (ja) | 1988-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| KR20010091723A (ko) | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| KR980011938A (ko) | 금속실리사이드를 형성하도록 반응되는 순차적으로 증착된 금속층에 폴리실리콘 구조물을 노출시키기 위해 재료의 평탄화된층을 사용하는 자기 정렬 폴리사이드 제조방법 | |
| US8043912B2 (en) | Manufacturing method of a semiconductor device having polycide wiring layer | |
| US7145202B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2003303830A (ja) | 半導体装置及びその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JP3195785B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3892588B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09293865A (ja) | 半導体装置及び半導体製造方法 | |
| JPH0727977B2 (ja) | 半導体記憶装置の製造方法 | |
| KR100373709B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US6239478B1 (en) | Semiconductor structure for a MOS transistor | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| KR100373581B1 (ko) | 자기정렬된접점트렌치dmos트랜지스터를제조하는방법 | |
| JP3204872B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPS63284851A (ja) | 半導体記憶装置の製造方法 | |
| JPH07211908A (ja) | Ｍｏｓ−ｆｅｔ製造方法 | |
| JPS63284849A (ja) | 半導体記憶装置の製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| KR100225835B1 (ko) | 반도체기억장치의 제조방법 | |
| KR960001952B1 (ko) | 스택형 트렌치 캐패시터의 제조방법 | |
| CN121487286A (zh) | 半导体器件及其制备方法、功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |