JPH0727981B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特にMOS型スタティックR
AMにおいて微細化が可能な半導体装置の構造に関するも
のである。

［従来の技術］ MOS型スタティックRAMにおけるメモリセルは、２個のＰ
チャネル型トランジスタと４個のＮチャネル型トランジ
スタとによって構成される完全CMOS型のものと、２個の
高抵抗と４個のＮチャネル型トランジスタとによって構
成される高抵抗負荷型のものに分類される。大容量を有
するスタティックRAMにおいては、メモリセルの占める
領域を小さくするために高抵抗負荷型のものが多く、ま
た、消費電力を小さくするために周辺回路はCMOS回路で
構成される場合が多い。第３図はこのようなMOS型スタ
ティックRAMにおける高抵抗負荷型のメモリセルの等価
回路図を示す。

図において、Vcc線1a,1bはそれぞれ高抵抗3a,3bを介し
て記憶ノード10a,10bに接続されている。ワード線４と
ビット線５および とは各メモリセルに対してマトリクス状に縦横に配列さ
れている。ワード線４は各メモリセル内のアクセストラ
ンジスタ7a,7bのゲートに接続されている。記憶ノード1
0a,10bに接続されているクロスカップル線9a,9bはそれ
ぞれインバータトランジスタ8b,8aのゲートに接続され
ている。インバータトランジスタ8a,8bのソースはグラ
ウンド線2a,2bに接続されている。

上記のように構成されるメモリセルの微細化において、
最も問題となる工程はアルミニウム配線の形成工程であ
る。このことは、リソグラフィ技術を用いて行なわれる
パターニング工程によって形成されるアルミニウム配線
のパターン切れが悪いこと、エレクトロマイグレーショ
ン等の信頼性等から、多結晶シリコン層のようにアルミ
ニウム配線の幅を狭くすることが困難であるためであ
る。また、形成される配線において最も低抵抗である必
要がある配線層はビット線 とワード線である。この中で、ワード線はアクセストラ
ンジスタのゲート電極を兼ねるように形成されるため、
シリサイド層と多結晶シリコン層との２層からなる低抵
抗のポリサイド構造によって形成されるのが通常であ
る。従って、各メモリセルに対してビット線と の２本の配線がアルミニウム配線層から形成されること
になる。

２層の多結晶シリコン層と１層のアルミニウム配線層と
によって配線層を形成する方式においては、２層の多結
晶シリコン層（ポリサイド構造を含む）とN⁺拡散領域と
によって、グラウンド線、Vcc線、ワード線（ゲート電
極）、高抵抗、およびクロスカップル線が形成される必
要がある。さらに、クロスカップル線は交差するように
形成される必要があるので、クロスカップル線の各々は
別々の配線層から形成されなければならない。したがっ
て、一例として、N⁺拡散領域によってグラウンド線とク
ロスカップル線の一方が形成され、１層目の多結晶シリ
コン層（ポリサイド構造を含む）によってワード線（ゲ
ート電極）とクロスカップル線の他方が形成され、２層
目の多結晶シリコン層によってVcc線と高抵抗の部分が
形成される。

一方、ソフトエラーを防止するために、メモリセルが形
成される領域全体をＮ型半導体基板内のＰ型ウェル層上
に形成するのが通常である。すなわち、Ｎ型半導体基板
をVcc電源に接続し、Ｐ型ウェル層をグラウンド線に接
続することによって、電位が固定される。また、上述の
各メモリセルのグラウンド線はN⁺拡散領域によって形成
される（インバータトランジスタのソースと連続的につ
ながれる）ので、グラウンドレベルに設定されるＰ型ウ
ェル層とこのN⁺拡散領域とを接続する必要がある。この
ようなグラウンド線のみに着目したメモリセルの領域の
パターンレイアウトは第４図に示される。

第４図を参照して、このパターンレイアウトによれば、
４個のメモリセルごとにグラウンド線としてのアルミニ
ウム配線15が設けられている。各メモリセルは、点線で
示されるメモリセルの境界線11によって区切られてい
る。N⁺拡散領域12はメモリセルの境界線11の交点をつな
げるように延びている。このN⁺拡散領域12は、その突出
領域12aによって各メモリセル内に形成されたグラウン
ド線としてのN⁺拡散領域と連続的に接続されている。N⁺
拡散領域12は、コンタクトホール14bを介して、その上
に形成されたグラウンド線としてのアルミニウム配線15
と接続されている。

第５図は第４図のＶ−Ｖ線に沿った断面を示す断面図で
ある。第５図を参照して、Ｎ型シリコン基板16の上部領
域にはＰ型ウェル層17が形成されている。Ｐ型ウェル層
17の上には間隔を隔てて分離領域としてのフィールド酸
化膜18が形成されている。フィールド酸化膜18の間には
N⁺拡散領域12が形成されている。このN⁺拡散領域12には
コンタクトホール14bを介してアルミニウム配線15が接
続されている。また、Ｐ型ウェル層17をグラウンドレベ
ルに固定するため、Ｐ型ウェル層17の上にP⁺拡散領域13
が設けられ、このP⁺拡散領域13はコンタクトホール14a
を介してグラウンド線としてのアルミニウム配線15に接
続されている。

この場合、N⁺拡散領域12の周囲にはボロンがイオン注入
によってＰ型ウェル層17に注入され、フィールド酸化膜
18の下部にP⁺分離領域19が形成される。N⁺拡散領域12お
よびP⁺拡散領域13は各メモリセル内に形成される拡散領
域とともに形成され、それぞれ砒素、ボロンがイオン注
入されることによって形成される。その後、各メモリセ
ル内のトランジスタ（配線層を含む）が形成された後、
PSG膜（リン硅酸ガラス膜）20が堆積される。そして、
コンタクトホール14a,14bが形成された後、アルミニウ
ム配線15が形成される。

［発明が解決しようとする課題］ 従来のスタティックRAMのメモリセルの領域においては
グラウンド線が以上のように構成されているので、メモ
リセルの領域全体を占める面積は単に各メモリセルの占
める面積の総和ではなく、メモリセル間に形成されるグ
ラウンド線としてのアルミニウム配線が占める面積も含
んでいる。たとえば、第４図に示されるように、４個の
メモリセルごとにアルミニウム配線を設けた場合には、
アルミニウム配線が占める領域の幅を４μｍとすると、
実効的には１つのメモリセルに対してメモリセルの大き
さが１μｍだけ増大したことになる。１メガビットのス
タティックRAMにおいては各メモリセルの領域の短辺は
５〜６μｍ程度であるので、この１μｍの拡大はメモリ
セル全体の領域の拡大、ひいてはチップサイズの拡大と
いう点でスタティックRAMの微細化を図る上で深刻な問
題である。このように、メモリセル間に形成されるグラ
ウンド線としてのアルミニウム配線の占める領域は、ス
タティックRAMにおいてメモリセルの領域の微細化を図
る上で大きな問題点となっていた。

そこで、この発明は上記のような問題点を解消するため
になされたもので、グラウンド線としてのアルミニウム
配線が形成される領域をなくし、チップサイズの縮小化
を図るとともに、電気的不具合も生じない半導体装置を
提供することを目的とする。

［課題を解決するための手段］ この発明に従った半導体装置は、主表面を有し、第１導
電型の予め定める不純物濃度を有する半導体基板と、半
導体基板の主表面上で、かつ半導体基板内に形成された
第２導電型の半導体領域と、第２導電型の半導体領域の
一部分に形成され、かつ半導体基板の第１導電型の領域
と接する部分を有するシリサイド層とを備えている。

［作用］ この発明におけるシリサイド層は、第２導電型の半導体
領域の一部分に形成され、第１導電型の半導体基板の領
域と接する部分を有している。そのため、第２導電型の
半導体領域と第１導電型の半導体基板の領域との電気的
バリアがシリサイド層によってなくされる。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図はスタティックRAMのメモリセル領域をグラウンド線
のみに着目して示す部分平面図、第２図は第１図のII−
II線に沿った断面を示す断面図である。

図において、各メモリセルはメモリセルの境界線11によ
って区切られている。メモリセルの境界線11の交点の部
分にはシリサイド層21が形成されている。このシリサイ
ド層21は、Ｎ型シリコン基板16の上部に形成されたＰ型
ウェル層17とグラウンド線としてのN⁺拡散領域12とを電
気的に接続するために形成されている。また、シリサイ
ド層21の下には、ボロンがイオン注入されて形成された
高濃度のP⁺拡散領域22が設けられている。このP⁺拡散領
域22はＰ型ウェル層17とシリサイド層21とが確実に電気
的に接続され得るように設けられるものである。このよ
うにして、Ｐ型ウェル層17がグラウンドレベルに設定さ
れるので、従来、必要であったグラウンド線としてのア
ルミニウム配線が形成される必要はない。また、シリサ
イド層21が形成された部分にはリーク電流が発生する
が、この部分はメモリセルのグラウンド線が形成される
領域のみであるので、各メモリセルにおける情報の保持
等に、このリーク電流が悪影響をもたらすことはない。

次に、上記のようなグラウンド線の領域を形成する方法
について説明する。まず、Ｎ型シリコン基板16の上部に
Ｐ型ウェル層17が形成される。Ｐ型ウェル層17の上には
選択的に間隔を隔ててフィールド酸化膜18が分離のため
に形成される。このとき、Ｎチャネル領域にはP⁺分離領
域19が予め形成される。各メモリセル内の拡散領域の形
成とともに、砒素がイオン注入された後、熱処理が施さ
れることによって、グラウンド線が形成される領域にN⁺
拡散領域12が形成される。このとき、熱処理によって20
0〜500Å程度の膜厚を有する酸化膜が各拡散領域の上に
形成される。

N⁺拡散領域12の所定の部分にボロンがイオン注入された
後、この薄い酸化膜が除去される。このとき、マスクと
してはレジスト膜が用いられる。この際のイオン注入エ
ネルギは、N⁺拡散領域12の接合部より深いところにその
ピーク値が存在するように設定される。次に、イオン注
入されたボロンが高温度の熱処理によって活性化され
る。その後、ボロンがイオン注入された部分のみに、チ
タンがスパッタリングによって堆積された後、ランプア
ニール処理によってシリサイド化される。これによって
形成されるシリサイド層21の膜厚はN⁺拡散領域12より厚
く、Ｐ型ウェル層17の内部に深く入り込むようにシリサ
イド化処理が施される。シリサイド化処理が施された
後、未反応のチタンは湿式処理によって除去される。

このようにしてグラウンド線となる領域が形成された
後、各メモリセル内の領域に各配線層が形成される。そ
の後、PSG膜20が堆積される。

なお、上記実施例ではチタンをスパッタリングによって
堆積した後にランプアニール処理が施されることにより
シリサイド化が行なわれるが、ボロンがイオン注入され
た後、引き続いてチタンがイオン注入され、その後の熱
処理によってシリサイド化が行なわれても同様の効果を
奏する。

また、グラウンド線としてのN⁺拡散領域を低抵抗にする
ために、インバータトランジスタのゲート近傍以外のす
べての部分をシリサイド化してもよい。

さらに、上記実施例ではＰ型ウェル層とN⁺拡散領域との
電気的接続がその間に形成されるシリサイド層によって
行なわれる例を示したが、互いに逆の導電型式を有する
半導体領域を電気的に接続するものであれば本発明は適
用され得る。また、この実施例ではスタティックRAMの
メモリセル領域におけるグラウンド線として本発明に従
ったシリサイド層を形成した例を示しているが、少なく
とも、第１導電型の半導体領域と第２導電型の半導体領
域とを電気的に接続する部分であれば、種々の半導体装
置に適用することが可能である。

［発明の効果］ 以上のように、この発明によれば第１導電型の半導体基
板と第２導電型の半導体領域とを電気的に接続するため
にシリサイド層を用いているので、電気的接続のための
アルミニウム配線が必要でなくなる。このため、アルミ
ニウム配線が形成される領域をなくすことができるの
で、半導体装置全体としてのチップサイズを縮小するこ
とができるという効果がある。

【図面の簡単な説明】

第１図はこの発明に従った高抵抗負荷型スタティックRA
Mのメモリセル領域をグラウンド線のみに着目して示す
部分平面図、第２図は第１図のII−II線に沿った断面を
示す断面図、第３図は高抵抗負荷型スタティックRAMの
メモリセルを示す等価回路図、第４図は従来の高抵抗負
荷型スタティックRAMのメモリセル領域をグラウンド線
のみに着目して示す部分平面図、第５図は第４図のＶ−
Ｖ線に沿った断面を示す断面図である。 図において、2a,2bはグラウンド線、11はメモリセルの
境界線、12はN⁺拡散領域、17はＰ型ウェル層、21はシリ
サイド層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】主表面を有し、第１導電型の予め定める不
   純物濃度を有する半導体基板と、 前記半導体基板の主表面上で、かつ前記半導体基板内に
   形成された第２導電型の半導体領域と、 前記第２導電型の半導体領域の一部分に形成され、かつ
   前記半導体基板の第１導電型の領域と接する部分を有す
   るシリサイド層とを備えた半導体装置。