JPH0728012B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0728012B2 JPH0728012B2 JP63326765A JP32676588A JPH0728012B2 JP H0728012 B2 JPH0728012 B2 JP H0728012B2 JP 63326765 A JP63326765 A JP 63326765A JP 32676588 A JP32676588 A JP 32676588A JP H0728012 B2 JPH0728012 B2 JP H0728012B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell group
- redundant
- semiconductor memory
- regular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に正規メモリセル群を
形状的に均一にし、かつチップサイズを小さくするとい
う半導体メモリに関する。
形状的に均一にし、かつチップサイズを小さくするとい
う半導体メモリに関する。
最近半導体メモリはますます大容量化し、それに伴い、
内部パターンはますます微細化している。この様な微細
化が進むと、規則的に並んでいるメモリセル群の端部と
内部では露光やエッチングレートが異なりメモリセルの
端部と内部で形状的に均一なメモリセルを構成すること
が困難となっている。それによってメモリセルの端部と
内部でアクセス差等の弊害が出しまう。そこで第３図に
示す様に正規のメモリセル群の外側に実際のメモリセル
としては機能しない擬似のメモリセルを配置するなど工
夫がなされている。この擬似のメモリセル群を挿入する
ことにより正規のメモリセル群は各々周囲が一定となり
各メモリセルは形状的に均一となるためアクセス差等が
最小限におさえられる様になる。
内部パターンはますます微細化している。この様な微細
化が進むと、規則的に並んでいるメモリセル群の端部と
内部では露光やエッチングレートが異なりメモリセルの
端部と内部で形状的に均一なメモリセルを構成すること
が困難となっている。それによってメモリセルの端部と
内部でアクセス差等の弊害が出しまう。そこで第３図に
示す様に正規のメモリセル群の外側に実際のメモリセル
としては機能しない擬似のメモリセルを配置するなど工
夫がなされている。この擬似のメモリセル群を挿入する
ことにより正規のメモリセル群は各々周囲が一定となり
各メモリセルは形状的に均一となるためアクセス差等が
最小限におさえられる様になる。
上述した従来の半導体メモリ装置は、メモリセル群の周
囲に擬似メモリセル群を配置することにより、正規のメ
モリセル群は形状的に均一となるが、擬似メモリセル群
を挿入するため、チップサイズが大きくなるという欠点
がある。
囲に擬似メモリセル群を配置することにより、正規のメ
モリセル群は形状的に均一となるが、擬似メモリセル群
を挿入するため、チップサイズが大きくなるという欠点
がある。
本発明の半導体メモリは冗長メモリセル群を有する半導
体メモリにおいて冗長メモリセル群を正規のメモリセル
群の四辺に配置し、正規のメモリセル群における形状の
均一化をはかったことを特徴としている。
体メモリにおいて冗長メモリセル群を正規のメモリセル
群の四辺に配置し、正規のメモリセル群における形状の
均一化をはかったことを特徴としている。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。第１図におい
て１は正規のメモリセル群であり、２は不良ビット救済
用の冗長メモリセル群である。冗長メモリセル群２は正
規メモリセル群１の四辺方向に配置されており、正規メ
モリセル群の各メモリセルは周囲が一定となるため形状
的に均一となる。またこの様に冗長メモリセル群を四辺
方向に配置すれば正規メモリセル群は擬似メモリセル群
を配置しなくても正規のメモリセル群の形状を均一化で
きることになる。しかし冗長メモリセル群の端部では形
状が不均一となってしまうので、不良ビットを救済する
冗長メモリセル群を使用したときは特性に影響がでる可
能性がある。しかし通常、半導体メモリの歩留は量産安
定期には冗長メモリセルを使用しなくともよいレベルま
で向上するので冗長メモリセルを擬似メモリセルとして
も兼用させても問題ないと考えられる。
は本発明の一実施例のブロック図である。第１図におい
て１は正規のメモリセル群であり、２は不良ビット救済
用の冗長メモリセル群である。冗長メモリセル群２は正
規メモリセル群１の四辺方向に配置されており、正規メ
モリセル群の各メモリセルは周囲が一定となるため形状
的に均一となる。またこの様に冗長メモリセル群を四辺
方向に配置すれば正規メモリセル群は擬似メモリセル群
を配置しなくても正規のメモリセル群の形状を均一化で
きることになる。しかし冗長メモリセル群の端部では形
状が不均一となってしまうので、不良ビットを救済する
冗長メモリセル群を使用したときは特性に影響がでる可
能性がある。しかし通常、半導体メモリの歩留は量産安
定期には冗長メモリセルを使用しなくともよいレベルま
で向上するので冗長メモリセルを擬似メモリセルとして
も兼用させても問題ないと考えられる。
第２図は本発明の実施例２のブロック図である。第１図
は冗長メモリセル群を正規のメモリセル群の周辺に均等
に配置したが、第２図では少なくとも正規のメモリセル
群の周辺は冗長メモリセル群で囲む様配置したが、冗長
メモリセル群の配置が不均一となっている。この実施例
では、冗長メモリセル活性回路からの配線のうち、Ｘデ
コーダー及びＹデコーダーを横って配線される本数が少
なくなるという利点がある。
は冗長メモリセル群を正規のメモリセル群の周辺に均等
に配置したが、第２図では少なくとも正規のメモリセル
群の周辺は冗長メモリセル群で囲む様配置したが、冗長
メモリセル群の配置が不均一となっている。この実施例
では、冗長メモリセル活性回路からの配線のうち、Ｘデ
コーダー及びＹデコーダーを横って配線される本数が少
なくなるという利点がある。
以上説明したように本発明は、冗長メモリセル群を正規
メモリセル群の四辺に隣接するよう配置することによ
り、今まで挿入していた擬似メモリセル群がないためチ
ップサイズを大きくすることなしに正規メモリセル群の
各メモリセルの形状を均一にでき、アクセス差等の弊害
を防ぐことができるという効果がある。
メモリセル群の四辺に隣接するよう配置することによ
り、今まで挿入していた擬似メモリセル群がないためチ
ップサイズを大きくすることなしに正規メモリセル群の
各メモリセルの形状を均一にでき、アクセス差等の弊害
を防ぐことができるという効果がある。
第１図及び第２図は本発明のメモリセル群のブロック図
である。第３図は従来のメモリセル群のブロック図であ
る。 １……正規のメモリセル群、２……不良ビット救済用の
冗長メモリセル群、３……擬似メモリセル群。
である。第３図は従来のメモリセル群のブロック図であ
る。 １……正規のメモリセル群、２……不良ビット救済用の
冗長メモリセル群、３……擬似メモリセル群。
Claims (1)
- 【請求項１】冗長メモリセル群を有する半導体メモリに
おいて、冗長メモリセル群を正規のメモリセル群の四辺
に配置し、正規のメモリセル群における各メモリセルの
形状の均一化をはかったことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326765A JPH0728012B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326765A JPH0728012B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170573A JPH02170573A (ja) | 1990-07-02 |
| JPH0728012B2 true JPH0728012B2 (ja) | 1995-03-29 |
Family
ID=18191443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326765A Expired - Lifetime JPH0728012B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728012B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| JP2007335821A (ja) * | 2006-06-19 | 2007-12-27 | Ricoh Co Ltd | 半導体記憶装置 |
-
1988
- 1988-12-23 JP JP63326765A patent/JPH0728012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170573A (ja) | 1990-07-02 |
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