JPH07280892A

JPH07280892A - 半導体試験装置の高速パターン発生器

Info

Publication number: JPH07280892A
Application number: JP6095677A
Authority: JP
Inventors: Naohiro Ikeda; 直博池田
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】半導体試験装置のパターン発生器において、
ある組み合わせの複数パターンを、複数回繰り返し発生
させるループ命令を、高速に容易に実行する。【構成】従来技術のパターン発生器の構成に加え、ル
ープバッファ28とMUX ２・29及びシーケンスコントロー
ラＡ・31部を設け、そのシーケンスコントローラＡ31に
は、Loop命令35をシーケンス制御するシーケンスアドレ
ス発生回路32を設け、さらに、シーケンス格納メモリ23
内には、飛び先すなわちMARK・18ビットを設け、命令部
には、Loop命令35すなわちJUMP・19を格納する。また、
シーケンスコントローラＡ・31部内にも、ループバッフ
ァ128を設け、MARK・18、JUMP・19、LpSEL・９の各信号
を接続し、シーケンス制御されたLoop命令35を、MUX２
・129 を通じて出力する構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体試験装置のパタ
ーン発生器において、複数のパターン群を複数回分繰り
返して、しかも、高速に発生させる、半導体試験装置の
高速パターン発生器に関する。

【０００２】

【従来の技術】図５は、従来技術によるNOP 命令14、つ
まりパターン発生の動作がストレートに行われる命令、
及び、Repeat命令15、すなわち、ある１パターンを複数
回繰り返し行わせる命令の動作が可能なパターン発生器
の構成を示すブロック図である。また、図６には、NOP
命令14及びRepeat 命令15を例とした従来技術による、
タイミングチャートを示す。

【０００３】テストベクタが格納されているテストベク
タ格納メモリ５は、大容量であり、しかも、コストの面
から低速のメモリで構成している。このテストベクタ格
納メモリ５に対してアクセスするアドレス13を発生する
ためのインクリメントカウンタであるアドレス発生回路
３と、低速で出力されるテストベクタ格納メモリ５から
のデータｎ・10を１／ｎのデータ・11にスピードアップ
するカウンタ２及びMUX１・４をもつ。また、このカウ
ンタ２は、アドレス発生回路３をインクリメントするRE
Q・８信号、すなわちリクエスト信号をも発生する。そ
して、このカウンタ２に対して、NOP命令14及びRepeat
命令15回数をAPInc・信号７、つまりアドレスポインタ
信号として制御しているのが、シーケンスコントローラ
Ｂ・１である。

【０００４】図６のタイミングチャートに示すように、
APInc・７がハイだとNOP命令14が出力され、同じくAPIn
c・７がローだとRepeat 命令15が実行できる。しかし、
従来技術のパターン発生器では、複数パターンを複数回
繰り返すようなループ命令の実行は不可能であった。な
お、ループ命令とは図７Ｂに示したパターンプログラム
の例のように、複数パターン、この例では、アドレスの
２〜５、パターン名ｃ〜ｆを、複数回、つまり、２回分
繰り返してから、次のパターン、すなわち、パターンｇ
を発生させるプログラムをいう。図７Ａは、それがシー
ケンス格納メモリ23内に格納される状況を示す。なお、
図７Ｃは、Loop命令35を含まない従来のパターンプログ
ラム例を示す。

【０００５】

【発明が解決しようとする課題】半導体試験装置のパタ
ーン発生器においては、課題のループ命令を含むパター
ンを発生させる場合の方法としては、パターンプログラ
ムに従って順次一つづつ、しかも、ループ命令の部分に
ついては複数個のパターン群について、所定の回数繰り
返してパターンを作成し、逐一パターンを発生させるも
のである。この方法だと、プログラムの作成に単純で
多くの労力を必要とする。回路の構成が大規模化して
しまう。従って、動作時間も多くかかってしまう。
また、被測定対象物である半導体メモリ容量の増加に対
応して規模を拡張したいときには、アドレスを分配する
ためのフリップ・フロップ回路をはじめとして各回路
を、単純に増設せねばならずコストアップともなり、容
易に拡張することができなかった。

【０００６】従来技術では、NOP命令及びRepeat 命令の
パターン発生は実現しているが、回路規模を小さくし、
プログラムを容易にし、さらに、拡張時における簡便性
を向上させた、高速動作の機能を持つループ命令実行可
能なパターン発生器はなかった。そこで、本発明では、
ループ命令の実行においても、高速動作が可能なパター
ン発生器を実現することを目的とした。

【０００７】

【課題を解決するための手段】本発明においては、従来
技術の構成に加えて、ループバッファ28とMUX２・29及
びシーケンスコントローラＡ・31を、Loop命令35の実現
のために設けた。そして、シーケンスコントローラＡ・
31の内部は次の構成よりなる。つまり、シーケンス格納
メモリ23内には、飛び先、すなわちMARK・18のビットを
設け、また、命令部には、ループ命令によるJUMP・19が
格納できる。さらに、上述のループバッファ28と同じ構
成のループバッファ・128部を、シーケンスコントロー
ラＡ・31内に設け、MARK・18、JUMP・19、LpSEL・９の
各信号を接続し、MUX２・29を通じて、Loop命令35のよ
る結果がテストベクタ出力12として出力される構成とし
た。

【０００８】

【作用】従来技術におけるAPInc.制御信号による制御方
式は、低速メモリを使いながらパラレルに働かせること
で、安価にもかかわらず、高速化を実現できたことでは
メリットのある方法であった。しかしインクリメントす
るかホールドするかの機能しかないAPInc.信号による方
法であり、ループ命令のようなフィードバックすること
ができなかった。

【０００９】そこで、ループ命令を高速に、効率よく実
行可能とし、かつ、コストを押さえたパターン発生器と
するためには、シーケンスが組めてフィードバック機能
のあることが必要であることに着目し、シーケンスコン
トローラＡや、ループバッファ28や、ループバッファ12
8や、シーケンスアドレス発生回路32 やシーケンス格納
メモリ23等の回路を設けることで、実現させたものであ
る。このような構成により、高速で、複数パターン群を
複数回繰り返し出力するLoop命令35の実行を可能として
いる。

【００１０】

【実施例】図１は、本発明による高速パターン発生器の
概念を示すブロック図である。また、図２は、本発明の
シーケンスコントローラＡ・31部の構成の詳細を示すブ
ロック図である。さらに、図３は、本発明のループバッ
ファ28及びループバッファ128 の構成の詳細を示すブロ
ック図である。また、図４には、本発明のループ命令パ
ターンプログラム実行例におけるタイミングチャートを
示す。

【００１１】（1）図１に示すように、本発明において
は、従来技術の構成に加えてループバッファ・28とMUX
２・29及びシーケンスコントローラＡ・31 を設けた。
先ず、図２によって、本発明の実現に必要とされる機能
を持ったシーケンスコントローラＡ・31部について述べ
る。すなわち、シーケンスを組んでLoop命令35を実現す
るために、アドレス13を発生するシーケンスアドレス発
生回路32を設け、シーケンス格納メモリ23内には、飛び
先すなわちMARK・18のビットが追加され、また、命令部
すなわちJUMP・19には、Loop命令35が格納メモリできる
ようにした。また、ループバッファ28と同じ構成をもつ
ループバッファ128を設け、MARK・18、JUMP・19、LpSEL
・９の各信号を接続する。

【００１２】（2）MARK・18信号は、シーケンス格納メ
モリ23内の飛び先のデータであり、JUMP・19信号は、命
令データである。LpSEL・９信号は、JUMP・19信号でセ
ットし、ループを抜ける要因でリセットする。ここで、
ループを抜ける要因とは、所定のLoop回数21を実行し終
わったことをループカウンタ27で、“ゼロ”をカウント
したときで、そのときLpSEL・９信号をリセットする。

【００１３】（3）図３により、ループバッファ（28及
び128）の動作について述べる。ループバッファへの入
力信号、例えばMUX１・４からの出力であるIdata・26
は、ループバッファ・28回路内のイネーブルつきのフリ
ップ・フロップ回路34のBUF１〜BUF８に入力し、また、
MUX３・33は、BUF１〜BUF ８のうち、いずれかを選択
し、出力を行う。また、LpSEL信号は、BUF１〜BUF ８の
書き込みか、読み出しかの切換を行っている。

【００１４】（4）ループバッファ（28、128）内のLoop
AP・24は、ロード及びインクリメント可能なカウンタで
あり、外部からのJUMP・19信号がハイのとき、LpSAVEレ
ジスタ25或いはLoopAP・24のデータ自身をロードし、JU
MP・19信号がローのときインクリメントする。また、Lo
opAP・24の出力は、デコードすなわちデコーダ・36後、
BUF１〜BUF８の書き込み時BUF１〜８のどれを選択する
かの切換、及びBUF１〜BUF８の読み出し時、MUX３・33
のセレクト信号として使用とする。LpSAVEレジスタ25
は、入力信号であるMARK・18信号がハイのとき、LoopAP
・24のデータを取り込み、MARK・18信号がローのとき
は、パターンデータをホールドする。

【００１５】（5）図４に示すタイミングチャートによ
って、本発明で可能としたループ動作を説明する。NOP
命令14のときは、クロック６に同期して、APInc・７で
カウンタ（2、102）がインクリメントし、シーケンス格
納メモリ23のデータをMUX１・104で高速化し、また、リ
クエストすなわちREQ・８をしてシーケンスアドレス発
生回路32を動作させる。これにより、シーケンスコント
ローラＡ・31内の飛び先データ、命令、ループ回数21の
各データ及びテストベクタ格納メモリ５のデータは出力
される。このとき、LpSEL・９はまだ、リセット状態す
なわちローなので、LoopAP・24はインクリメントし、BU
F１〜BUF８に順次、入力データ例えばIdata・26を取り
込んでいる。また、Idata・26は、パターン名17として
の、ａ、ｂ、ｃ、ｄ、ｅ、をそのまま出力する。

【００１６】（6）クロック６・Ｃのサイクルで、飛び
先データMARK・18がハイのとき、LpSAVEレジスタ・25
は、LoopAP・24 のデータを取り込む。また、クロック
６のＦのサイクルで、JUMP・19信号がハイの次のサイク
ルＧで、LpSAVEレジスタ25のデータをLoopAP 24は取り
込み、これにより、BUF３がセレクトされる。また、 Lp
SEL・９信号が、同時にセットされ、BUF３からのパター
ンｃを出力する。次に、サイクルＨ〜Ｉでは、LpSEL・
９がセット状態で、JUMP・19 信号がローのためLoopAP
・24はインクリメントし、BUF４〜BUF５のパターンｄ、
ｅ、を出力する。

【００１７】（7）次に、Ｊのサイクルで再びJUMP・19
信号がハイとなると、Ｋのサイクルで、LoopAP・24は、
LpSAVEレジスタ25のデータを再び取り込み、BUF ３から
のパターンｃを出力する。また、Ｌ〜Ｍのサイクルで、
BUF４〜BUF５のデータｄ、ｅ、を出力し、サイクルＮ
で、三たびJUMP・19信号がハイになり、かつ、APInc・
７がハイになり、次のサイクルＯでLpSEL・９がリセッ
トされることで、ループから抜け、次の命令に移り、NO
P命令14であるパターンｇを出力する。以上のようにし
て、高速で、複数パターン群を、複数回繰り返し出力す
るLoop命令35の実行が可能となった。

【００１８】（8）本発明の実施例では、図３に示すよ
うにループバッファ（28、128）におけるイネーブル付
きのフリップ・フロップ回路34は、BUF１〜BUF８となっ
ているが、これだと、Loop命令35のできる範囲が８パタ
ーンまでに制限されてしまう。しかし、BUF群の数を増
やし、LoopAP・24やLpSAVEレジスタ25及びMUX３・33の
ビット幅を増やせば、Loop命令35におけるパターン数の
増加に対応することができる。すなわち、Loop命令35を
実行するのに必要な規模の回路を適度に構成でき、それ
に見合った適度な価格で対応することができる。

【００１９】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。従来
技術による半導体試験装置のパターン発生器において
は、被測定対象半導体デバイスの大容量化傾向に対応し
て機能が向上し、回路規模も小型化し廉価なものは実現
している。それは、NOP命令とRepeat 命令しか実行でき
なかった。しかし、本発明によれば、ある組み合わせの
複数パターンを、複数回繰り返して発生させるループ命
令も、高速に、しかも、容易に実行できるようになっ
た。

【図面の簡単な説明】

【図１】本発明の高速パターン発生器の概念を示すブロ
ック図である。

【図２】本発明のシーケンスコントローラＡ部の構成を
示すブロック図である。

【図３】本発明のループバッファ部の構成を示すブロッ
ク図である。

【図４】本発明のループ命令パターンプログラム実行例
におけるタイミングチャートを示す。

【図５】従来技術のパターン発生器の概念を示すブロッ
ク図である。

【図６】従来技術のパターン発生器におけるタイミング
チャートを示す。

【図７】パターン発生器における各種パターンプログラ
ム例を示す。

【符号の説明】

１シーケンスコントローラＢ２、１０２カウンタ３アドレス発生回路４、１０４ MUX１５テストベクタ格納メモリ６クロック７ APInc. ８ REQ ９ LpSEL 10 データｎ 11 １／ｎデータ 12 テストベクタ出力 13 アドレス 14 NOP 15 Repeat 16 アドレスNo. 17 パターン名 18 MARK 19 JUMP 21 Loop回数 22 Loopカウンタ出力 23 シーケンス格納メモリ 24 LoopAP. 25 LpSAVEレジスタ 26 Idata 27 ループカウンタ 28、128 ループバッファ 29、129 MUX２ 31 シーケンスコントローラＡ 32 シーケンスアドレス発生回路 33 MUX３ 34 フリップ・フロップ回路 35 Loop命令 36 デコーダ

Claims

【特許請求の範囲】

【請求項１】テストベクタ格納メモリ（５）を有する
半導体試験装置のパターン発生器において、テストベクタ格納メモリ（５）の実行アドレスを制御す
るシーケンスコントローラＡ（31）を設け、フリップ・フロップ群よりなるループバッファ（28）を
設け、テストベクタ格納メモリ（５）の出力か当該ループバッ
ファ（28）の出力かを選択出力するMUX２（29）とを設
け、当該シーケンスコントローラＡ（31）内に、（Ａ）飛び
先ビットであるMARK（18）ビットと、ループ動作である
Loop命令（35）ビットと、ループする回数であるLoop回
数ビット（21）とを有する、シーケンス格納メモリ（2
3）を設け、（Ｂ）当該ループ命令をシーケンス制御す
るシーケンスアドレス発生回路（32）を設け、（Ｃ）当
該ループ命令から出力され、Loop命令を示すJUMP（19）
信号と、ループ実行中を示すLpSEL（９）信号と、MARK
（18）信号の各信号が接続された、フリップフロップ
群よりなるループバッファ（128）を設け、以上の構成
よりなることを特徴とする、半導体試験装置の高速パタ
ーン発生器。