JPH0728092A - 駆動回路内蔵型液晶表示装置の製造方法 - Google Patents
駆動回路内蔵型液晶表示装置の製造方法Info
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- JPH0728092A JPH0728092A JP19315893A JP19315893A JPH0728092A JP H0728092 A JPH0728092 A JP H0728092A JP 19315893 A JP19315893 A JP 19315893A JP 19315893 A JP19315893 A JP 19315893A JP H0728092 A JPH0728092 A JP H0728092A
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Abstract
(57)【要約】
【目的】 駆動回路内蔵型液晶表示装置において、画素
部のスイッチングトランジスタのリーク電流を低減さ
せ、かつ、駆動回路を構成するトランジスタの耐圧低下
及びディプリーッション化を防止すること。 【構成】 液晶表示装置の画素部のスイッチングトラン
ジスタのみに、選択的にプラズマ水素処理、レ−ザ−ア
ニ−ル処理又はその両方の処理を行い、画素部のスイッ
チングトランジスタのトラップ準位密度の低減をするこ
と。具体的には、薄膜トランジスタのコンタクトホール
開口前にアルミをスパッタし、画素形成領域12上のアル
ミのみをパターンニングして駆動回路形成領域13上にマ
スクアルミ11を形成する(図１工程Ａ参照)。続いて、プ
ラズマ水素処理(Ｈ＊)を行い、マスクアルミ11膜をエッ
チングにより除去する(図１工程Ｂ参照)。その後、従来
法により駆動回路内蔵型液晶表示装置を製造する。
部のスイッチングトランジスタのリーク電流を低減さ
せ、かつ、駆動回路を構成するトランジスタの耐圧低下
及びディプリーッション化を防止すること。 【構成】 液晶表示装置の画素部のスイッチングトラン
ジスタのみに、選択的にプラズマ水素処理、レ−ザ−ア
ニ−ル処理又はその両方の処理を行い、画素部のスイッ
チングトランジスタのトラップ準位密度の低減をするこ
と。具体的には、薄膜トランジスタのコンタクトホール
開口前にアルミをスパッタし、画素形成領域12上のアル
ミのみをパターンニングして駆動回路形成領域13上にマ
スクアルミ11を形成する(図１工程Ａ参照)。続いて、プ
ラズマ水素処理(Ｈ＊)を行い、マスクアルミ11膜をエッ
チングにより除去する(図１工程Ｂ参照)。その後、従来
法により駆動回路内蔵型液晶表示装置を製造する。
Description
【０００１】
【産業上の利用分野】本発明は、同一基板上に各画素ご
とにスイッチングトランジスタを有し、該スイッチング
トランジスタを駆動する駆動回路を同一基板上に有す
る、駆動回路内蔵型液晶表示装置の製造方法に関する。
とにスイッチングトランジスタを有し、該スイッチング
トランジスタを駆動する駆動回路を同一基板上に有す
る、駆動回路内蔵型液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】近年、高画質のＡＶ器機、映像ソフトが
各家庭に急速に普及しており、また、ハイビジョンテレ
ビの開発にあいまって、ディスプレイは大画面化、高精
細化指向が強まっている。
各家庭に急速に普及しており、また、ハイビジョンテレ
ビの開発にあいまって、ディスプレイは大画面化、高精
細化指向が強まっている。
【０００３】しかし、従来のＣＲＴ直視型、ＣＲＴ投射
型のテレビは、非常に大きく、重いという欠点があり、
より以上の大画面化、高精細化を妨げている。一方、投
射型液晶ディスプレイは、非常に軽量化、小型化が可能
であり、次世代の映像器機として有望であり、市場は確
実に拡大すると考えられている。
型のテレビは、非常に大きく、重いという欠点があり、
より以上の大画面化、高精細化を妨げている。一方、投
射型液晶ディスプレイは、非常に軽量化、小型化が可能
であり、次世代の映像器機として有望であり、市場は確
実に拡大すると考えられている。
【０００４】投射型液晶ディスプレイは、薄膜トランジ
スタを用いて各画素の液晶を駆動することにより光の透
過を制御するパネルに光を透過させ、スクリ−ン上に映
像を投射するものであり、高画質化には、画素の高密度
化、液晶に印加される電位を維持するために、画素のス
イッチングトランジスタでは、低リ−ク化が進められて
いる。
スタを用いて各画素の液晶を駆動することにより光の透
過を制御するパネルに光を透過させ、スクリ−ン上に映
像を投射するものであり、高画質化には、画素の高密度
化、液晶に印加される電位を維持するために、画素のス
イッチングトランジスタでは、低リ−ク化が進められて
いる。
【０００５】また、製造工程が複雑なため、製造工程の
簡略化が必要であり、その施策の一つに、画素部のスイ
ッチングトランジスタを駆動する回路を同一チップ上の
画素部周辺に同一工程、あるいは、それに準じた工程で
形成することによって一体化し、外ずけのＩＯや、ライ
トバルブとの実装工程を簡略化し、製造コストを低減す
る方法が検討されている。
簡略化が必要であり、その施策の一つに、画素部のスイ
ッチングトランジスタを駆動する回路を同一チップ上の
画素部周辺に同一工程、あるいは、それに準じた工程で
形成することによって一体化し、外ずけのＩＯや、ライ
トバルブとの実装工程を簡略化し、製造コストを低減す
る方法が検討されている。
【０００６】従来の液晶ライトバルブでは、リ−ク電流
を低くする必要から、非晶質シリコン薄膜トランジスタ
がスイッチングトランジスタとして用いられていたが、
駆動回路を同一基板上に内蔵すると、駆動回路を構成す
るトランジスタは、オン電流が高くなければならず、ま
た、画素部トランジスタに関しても、より高いオン電流
が要求されている。
を低くする必要から、非晶質シリコン薄膜トランジスタ
がスイッチングトランジスタとして用いられていたが、
駆動回路を同一基板上に内蔵すると、駆動回路を構成す
るトランジスタは、オン電流が高くなければならず、ま
た、画素部トランジスタに関しても、より高いオン電流
が要求されている。
【０００７】従って、移動度が非晶質シリコンに比べて
２桁程度高い、多結晶シリコンをチャンネル領域とす
る、多結晶シリコン薄膜トランジスタを用いる方法が広
く検討されている。また、更に多結晶シリコン薄膜トラ
ンジスタの特性を向上させるために、レ−ザ−アニ−ル
法、プラズマ水素化等の手法で、多結晶シリコン中のト
ラップ準位を低減させ、移動度、しきい値を向上させる
と共に、オフセットゲ−ト構造を用いることにより、低
リ−ク化、高耐圧化を図っている。
２桁程度高い、多結晶シリコンをチャンネル領域とす
る、多結晶シリコン薄膜トランジスタを用いる方法が広
く検討されている。また、更に多結晶シリコン薄膜トラ
ンジスタの特性を向上させるために、レ−ザ−アニ−ル
法、プラズマ水素化等の手法で、多結晶シリコン中のト
ラップ準位を低減させ、移動度、しきい値を向上させる
と共に、オフセットゲ−ト構造を用いることにより、低
リ−ク化、高耐圧化を図っている。
【０００８】ここで、従来例を図５に基づいて説明す
る。図５は、従来の駆動回路内蔵型液晶表示装置を構成
するトランジスタの形成方法を工程順(工程Ａ〜Ｃ)に示
した縦断面図である。
る。図５は、従来の駆動回路内蔵型液晶表示装置を構成
するトランジスタの形成方法を工程順(工程Ａ〜Ｃ)に示
した縦断面図である。
【０００９】まず、図５工程Ａに示すように、透明な石
英基板（下地透明基板１）上に非晶質シリコンを500℃
程度で堆積した後、窒素雰囲気中で600℃、15時間程度
の熱処理を行うことにより結晶化し、大粒径の多結晶シ
リコンを形成する。この手法により、活性層領域に存在
する結晶粒界を低減し、特性を向上させることができ
る。また、多結晶シリコンを1000℃以上で熱処理するこ
とにより、多結晶シリコンの結晶性を向上させ、これに
よりＴＦＴ特性の向上を図る方法も検討されている。
英基板（下地透明基板１）上に非晶質シリコンを500℃
程度で堆積した後、窒素雰囲気中で600℃、15時間程度
の熱処理を行うことにより結晶化し、大粒径の多結晶シ
リコンを形成する。この手法により、活性層領域に存在
する結晶粒界を低減し、特性を向上させることができ
る。また、多結晶シリコンを1000℃以上で熱処理するこ
とにより、多結晶シリコンの結晶性を向上させ、これに
よりＴＦＴ特性の向上を図る方法も検討されている。
【００１０】その後、上記多結晶シリコンをパタ−ニン
グして活性層部(活性層多結晶シリコン２)を形成し、ゲ
−ト酸化膜をＣＶＤ法で100ｎｍ堆積し、ゲ−ト酸化膜
３とする。ゲ−ト電極４は、多結晶シリコンを200ｎｍ
堆積し、リン拡散した後にパタ−ニングして形成し、酸
化膜をエッチバック後、ＣＶＤ法で酸化膜を30ｎｍ程度
堆積する(図５工程Ａ参照)。
グして活性層部(活性層多結晶シリコン２)を形成し、ゲ
−ト酸化膜をＣＶＤ法で100ｎｍ堆積し、ゲ−ト酸化膜
３とする。ゲ−ト電極４は、多結晶シリコンを200ｎｍ
堆積し、リン拡散した後にパタ−ニングして形成し、酸
化膜をエッチバック後、ＣＶＤ法で酸化膜を30ｎｍ程度
堆積する(図５工程Ａ参照)。
【００１１】次に、図５工程Ｂに示すように、フォトレ
ジストをマスクとして、ソ−ス領域６、ドレイン領域７
に、Ｐ型のトランジスタではボロンを、Ｎ型のトランジ
スタではリンを注入する。この時、画素部スイッチング
トランジスタ及び周辺駆動回路を構成するトランジスタ
に、ドレイン側にイオン注入されないオフセット領域８
を設け、オフセットゲ−ト構造とすることにより、ソ−
ス-ドレイン間耐圧を向上させ、また、リ−ク電流を低
減させることができる。また、オフセット領域８に、Ｎ
型ではリンを、Ｐ型ではボロンを5E12ｃｍ-2注入するLD
D構造とすることにより、さらに駆動回路の特性を向上
できる。なお、図５工程Ｂ中５は、スル−酸化膜であ
る。
ジストをマスクとして、ソ−ス領域６、ドレイン領域７
に、Ｐ型のトランジスタではボロンを、Ｎ型のトランジ
スタではリンを注入する。この時、画素部スイッチング
トランジスタ及び周辺駆動回路を構成するトランジスタ
に、ドレイン側にイオン注入されないオフセット領域８
を設け、オフセットゲ−ト構造とすることにより、ソ−
ス-ドレイン間耐圧を向上させ、また、リ−ク電流を低
減させることができる。また、オフセット領域８に、Ｎ
型ではリンを、Ｐ型ではボロンを5E12ｃｍ-2注入するLD
D構造とすることにより、さらに駆動回路の特性を向上
できる。なお、図５工程Ｂ中５は、スル−酸化膜であ
る。
【００１２】次に、図５工程Ｃに示すように、層間膜９
を400ｎｍ程度堆積し、900℃程度の熱処理で不純物の活
性化、層間膜９のリフロ−を行う。続いて、プラズマエ
ッチングにより画素部、駆動回路トランジスタのソ−ス
領域６、ドレイン領域７にコンタクトを開孔し、アルミ
をスパッタ後、パタ−ニングしてアルミ電極10を形成す
る。なお、図５工程Ｃ中(1)は、駆動回路部のトランジ
スタであり、(2)は、画素部スイッチングトランジスタ
である。
を400ｎｍ程度堆積し、900℃程度の熱処理で不純物の活
性化、層間膜９のリフロ−を行う。続いて、プラズマエ
ッチングにより画素部、駆動回路トランジスタのソ−ス
領域６、ドレイン領域７にコンタクトを開孔し、アルミ
をスパッタ後、パタ−ニングしてアルミ電極10を形成す
る。なお、図５工程Ｃ中(1)は、駆動回路部のトランジ
スタであり、(2)は、画素部スイッチングトランジスタ
である。
【００１３】アルミ電極10形成後、プラズマ水素処理す
ることにより、チャンネル領域のトラップ準位密度を低
減させる。その後、層間膜堆積、平坦化後、デ−タバス
ラインとなる第２アルミ電極を形成後、液晶封入組立工
程を経て、液晶ライトバルブが形成される。
ることにより、チャンネル領域のトラップ準位密度を低
減させる。その後、層間膜堆積、平坦化後、デ−タバス
ラインとなる第２アルミ電極を形成後、液晶封入組立工
程を経て、液晶ライトバルブが形成される。
【００１４】上記従来例のプロセスでは、下地透明基板
１に石英を用いることを前提としているが、この透明基
板１にガラスを用いるいわゆる低温プロセスでは、基板
の耐熱温度が600℃以下であるので、高温でアニ−ルし
て結晶性を向上させることができず、レ−ザ−アニ−ル
により非晶質シリコンを結晶化する方法により、高品質
の多結晶シリコン膜を形成し、トランジスタ特性の向上
を図っている。
１に石英を用いることを前提としているが、この透明基
板１にガラスを用いるいわゆる低温プロセスでは、基板
の耐熱温度が600℃以下であるので、高温でアニ−ルし
て結晶性を向上させることができず、レ−ザ−アニ−ル
により非晶質シリコンを結晶化する方法により、高品質
の多結晶シリコン膜を形成し、トランジスタ特性の向上
を図っている。
【００１５】
【発明が解決しようとする課題】本発明が解決しようと
する課題について、図６(Ａ)〜(Ｃ)を用いて説明する。
図６(Ａ)〜(Ｃ)は、プラズマ水素処理前・後における従
来の駆動回路内蔵型液晶表示装置を構成するトランジス
タの特性を示す図であって、このうち(Ａ)はドレイン電
流−ドレイン電圧特性、(Ｂ)はＮ型トランジスタのドレ
イン電流−ゲ−ト電圧特性、(Ｃ)はＰ型トランジスタの
ドレイン電流−ゲ−ト電圧特性をそれぞれ表した図であ
る。
する課題について、図６(Ａ)〜(Ｃ)を用いて説明する。
図６(Ａ)〜(Ｃ)は、プラズマ水素処理前・後における従
来の駆動回路内蔵型液晶表示装置を構成するトランジス
タの特性を示す図であって、このうち(Ａ)はドレイン電
流−ドレイン電圧特性、(Ｂ)はＮ型トランジスタのドレ
イン電流−ゲ−ト電圧特性、(Ｃ)はＰ型トランジスタの
ドレイン電流−ゲ−ト電圧特性をそれぞれ表した図であ
る。
【００１６】前記従来例で記載したように、多結晶シリ
コンには結晶欠陥、結晶粒界に起因するトラップ準位が
多く存在し、特性低下の原因になっている。そこで、従
来からプラズマ水素処理をすることにより、多結晶シリ
コン膜中のトラップ準位密度を低減させ、特性向上を図
っている。
コンには結晶欠陥、結晶粒界に起因するトラップ準位が
多く存在し、特性低下の原因になっている。そこで、従
来からプラズマ水素処理をすることにより、多結晶シリ
コン膜中のトラップ準位密度を低減させ、特性向上を図
っている。
【００１７】駆動回路のトランジスタでは、移動度の向
上、しきい値の低下に伴い、Ｎ型トランジスタでは、図
６(Ａ)に示す“ドレイン電流−ドレイン電圧特性”から
明らかなように、プラズマ水素処理によりオン電流が40
0μＡから650μＡに向上しているが、ソ−ス−ドレイン
間耐圧は、33Ｖから22Ｖに低下していることが理解でき
る。
上、しきい値の低下に伴い、Ｎ型トランジスタでは、図
６(Ａ)に示す“ドレイン電流−ドレイン電圧特性”から
明らかなように、プラズマ水素処理によりオン電流が40
0μＡから650μＡに向上しているが、ソ−ス−ドレイン
間耐圧は、33Ｖから22Ｖに低下していることが理解でき
る。
【００１８】この傾向は、Ｐ型でも同様である。これ
は、Ｎ型では、ドレイン端で発生した電子−ホ−ル対の
ホ−ルがソ−ス端に蓄積し、ソ−ス側ＰＮ接合を順バイ
アスする寄生バイポ−ラ動作が起こり易くなるためと考
えられる。プラズマ水素処理でトラップ準位が低減する
と、発生したホ−ルが蓄積し易くなり、寄生バイポ−ラ
動作による耐圧低下が顕著になる。また、ゲ−ト長を小
さくすると、オン電流は向上するが、ソ−ス−ドレイン
間耐圧は低下する。
は、Ｎ型では、ドレイン端で発生した電子−ホ−ル対の
ホ−ルがソ−ス端に蓄積し、ソ−ス側ＰＮ接合を順バイ
アスする寄生バイポ−ラ動作が起こり易くなるためと考
えられる。プラズマ水素処理でトラップ準位が低減する
と、発生したホ−ルが蓄積し易くなり、寄生バイポ−ラ
動作による耐圧低下が顕著になる。また、ゲ−ト長を小
さくすると、オン電流は向上するが、ソ−ス−ドレイン
間耐圧は低下する。
【００１９】以上の傾向をまとめると、駆動回路を構成
するトランジスタのドレイン電圧は、画素部トランジス
タに比べて高い電圧が要求されるが、一方で、ライトバ
ルブの面積を小さくするために、周辺駆動回路の占める
面積を小さく、つまり、ゲ−ト長を小さくする必要があ
るので、特に、駆動回路において、耐圧低下の問題が顕
著であるということができる。
するトランジスタのドレイン電圧は、画素部トランジス
タに比べて高い電圧が要求されるが、一方で、ライトバ
ルブの面積を小さくするために、周辺駆動回路の占める
面積を小さく、つまり、ゲ−ト長を小さくする必要があ
るので、特に、駆動回路において、耐圧低下の問題が顕
著であるということができる。
【００２０】また、図６(Ｂ)、(Ｃ)から明らかなよう
に、プラズマ水素処理により活性層の多結晶シリコンの
トラップ準位が低減するため、しきい値が低下し、サブ
スレッショルドスイングが向上する。
に、プラズマ水素処理により活性層の多結晶シリコンの
トラップ準位が低減するため、しきい値が低下し、サブ
スレッショルドスイングが向上する。
【００２１】従来例では、Ｐ型トランジスタがディプリ
−ッション型になる場合を示したが、トランジスタのし
きい値に関しては、チャンネル領域の多結晶シリコン膜
質、ゲ−ト酸化膜の膜質、プロセス条件などの影響を受
けるため、Ｎ型のトランジスタがディプリ−ッション型
になる場合もあり、プラズマ水素処理等によりトラップ
準位が低減すると、しきい値の制御に関しては困難にな
ることがわかる。しかし、画素部のトランジスタは、オ
フ時にはゲ−ト電圧−２Ｖ程度以下であり、回路設計
上、比較的上記したようなディプリ−ッション化の影響
は受けにくいものである。
−ッション型になる場合を示したが、トランジスタのし
きい値に関しては、チャンネル領域の多結晶シリコン膜
質、ゲ−ト酸化膜の膜質、プロセス条件などの影響を受
けるため、Ｎ型のトランジスタがディプリ−ッション型
になる場合もあり、プラズマ水素処理等によりトラップ
準位が低減すると、しきい値の制御に関しては困難にな
ることがわかる。しかし、画素部のトランジスタは、オ
フ時にはゲ−ト電圧−２Ｖ程度以下であり、回路設計
上、比較的上記したようなディプリ−ッション化の影響
は受けにくいものである。
【００２２】以上をまとめると、画素部トランジスタの
リ−ク電流を低減させるため、駆動回路一体型の基板を
プラズマ水素処理等の手法を用いてＴＦＴ特性を向上さ
せると、駆動電圧の比較的高い駆動回路を構成するトラ
ンジスタでは、ソ−ス−ドレイン間耐圧が低下して、ゲ
−ト長の小さいトランジスタは用いることが困難なた
め、オン電流に関しては、トラップ準位低減による移動
度向上、しきい値低下の効果が相殺されること、また、
トランジスタの寸法が大きくなり、トランジスタの占有
面積が大きくなり、ライトバルブのサイズの縮小の要求
には反する。
リ−ク電流を低減させるため、駆動回路一体型の基板を
プラズマ水素処理等の手法を用いてＴＦＴ特性を向上さ
せると、駆動電圧の比較的高い駆動回路を構成するトラ
ンジスタでは、ソ−ス−ドレイン間耐圧が低下して、ゲ
−ト長の小さいトランジスタは用いることが困難なた
め、オン電流に関しては、トラップ準位低減による移動
度向上、しきい値低下の効果が相殺されること、また、
トランジスタの寸法が大きくなり、トランジスタの占有
面積が大きくなり、ライトバルブのサイズの縮小の要求
には反する。
【００２３】また、しきい値が低下し、サブスレッショ
ルドスイングが向上することにより、Ｐ型、あるいはＮ
型のどちらかがデプリッション型に近くなり、オフ電流
が高くなる場合があり、特に駆動回路を構成するトラン
ジスタにおいて問題が顕著であるということができる。
ルドスイングが向上することにより、Ｐ型、あるいはＮ
型のどちらかがデプリッション型に近くなり、オフ電流
が高くなる場合があり、特に駆動回路を構成するトラン
ジスタにおいて問題が顕著であるということができる。
【００２４】本発明は、従来例の上記諸問題点に鑑み成
されたものであり、駆動回路内蔵型液晶表示装置におい
て、リ−ク電流を低減させ、駆動回路トランジスタのし
きい値低下によるオフ電流上昇、ソ−ス−ドレイン間耐
圧の低下を防ぐことを技術的課題とし、該課題を達成で
きる駆動回路内蔵型液晶表示装置の製造方法を提供する
ことを目的とする。
されたものであり、駆動回路内蔵型液晶表示装置におい
て、リ−ク電流を低減させ、駆動回路トランジスタのし
きい値低下によるオフ電流上昇、ソ−ス−ドレイン間耐
圧の低下を防ぐことを技術的課題とし、該課題を達成で
きる駆動回路内蔵型液晶表示装置の製造方法を提供する
ことを目的とする。
【００２５】
【課題を解決するための手段】そして、本発明の駆動回
路内蔵型液晶表示装置の製造方法は、上記目的を達成す
る手段として、液晶表示装置の画素部のスイッチングト
ランジスタのみに、選択的にプラズマ水素処理、レ−ザ
−アニ−ル処理、又はその両方の処理を行い、画素部の
スイッチングトランジスタのトラップ準位密度の低減を
することを特徴とする。
路内蔵型液晶表示装置の製造方法は、上記目的を達成す
る手段として、液晶表示装置の画素部のスイッチングト
ランジスタのみに、選択的にプラズマ水素処理、レ−ザ
−アニ−ル処理、又はその両方の処理を行い、画素部の
スイッチングトランジスタのトラップ準位密度の低減を
することを特徴とする。
【００２６】
（実施例１）図１は、本発明の一実施例(実施例１)を説
明するための工程順(工程Ａ、Ｂ)に表わした図である。
層間膜堆積、不純物の活性化のための熱処理までは、従
来例と同様の工程を経る(前記図５参照)。
明するための工程順(工程Ａ、Ｂ)に表わした図である。
層間膜堆積、不純物の活性化のための熱処理までは、従
来例と同様の工程を経る(前記図５参照)。
【００２７】その後、図１工程Ａに示すように、アルミ
をスパッタし、画素形成領域12上のアルミのみをフォト
レジスト、プラズマエッチ工程によりパタ−ンニングし
てマスクアルミ11を形成する。なお図１工程Ａ中13は、
駆動回路形成領域である。
をスパッタし、画素形成領域12上のアルミのみをフォト
レジスト、プラズマエッチ工程によりパタ−ンニングし
てマスクアルミ11を形成する。なお図１工程Ａ中13は、
駆動回路形成領域である。
【００２８】続いて、図１工程Ｂに示すように、プラズ
マ水素処理を行い、マスクアルミ11膜をエッチングによ
り除去する。以降の工程は、従来と同様な工程で駆動回
路内蔵型液晶表示装置を完成する。なお、図１工程Ｂ中
の(1)は、駆動回路部トランジスタであり、(2)は、画素
部スイッチングトランジスタである。
マ水素処理を行い、マスクアルミ11膜をエッチングによ
り除去する。以降の工程は、従来と同様な工程で駆動回
路内蔵型液晶表示装置を完成する。なお、図１工程Ｂ中
の(1)は、駆動回路部トランジスタであり、(2)は、画素
部スイッチングトランジスタである。
【００２９】図２に、本実施例１の方法で作製した駆動
回路内蔵型液晶表示装置を構成するトランジスタ特性を
示す。本実施例１の方法では、図２から明らかなよう
に、画素部トランジスタは、トラップ準位が低減できる
ので、従来例と同様に0.05ｐＡ程度に低減できる。
回路内蔵型液晶表示装置を構成するトランジスタ特性を
示す。本実施例１の方法では、図２から明らかなよう
に、画素部トランジスタは、トラップ準位が低減できる
ので、従来例と同様に0.05ｐＡ程度に低減できる。
【００３０】また、駆動回路を構成するトランジスタで
は、トランジスタ上に形成されたマスクアルミ膜が水素
の侵入を防ぎ、トラップ準位密度に変化が生じないの
で、特性は、プラズマ水素処理を行わない場合と同様で
あり、従来問題となっていた“ソ−ス−ドレイン間耐圧
の低下、しきい値の低下”によるオフ電流の上昇等の問
題は避けることができる。
は、トランジスタ上に形成されたマスクアルミ膜が水素
の侵入を防ぎ、トラップ準位密度に変化が生じないの
で、特性は、プラズマ水素処理を行わない場合と同様で
あり、従来問題となっていた“ソ−ス−ドレイン間耐圧
の低下、しきい値の低下”によるオフ電流の上昇等の問
題は避けることができる。
【００３１】なお、本実施例１では、プラズマ水素処理
により、トラップ準位密度を低減させる手法を示した
が、他の方法として、レジストをマスクとし、画素形成
領域のみに水素イオンを注入し、水素雰囲気中、400℃
程度の熱処理により水素イオンを拡散させる手段を採用
することができ、これによっても、ほぼ同等の効果を得
ることができる。
により、トラップ準位密度を低減させる手法を示した
が、他の方法として、レジストをマスクとし、画素形成
領域のみに水素イオンを注入し、水素雰囲気中、400℃
程度の熱処理により水素イオンを拡散させる手段を採用
することができ、これによっても、ほぼ同等の効果を得
ることができる。
【００３２】（実施例２）図３は、本発明の他の実施例
(実施例２)を示す駆動回路内蔵型液晶表示装置の平面図
である。透明基板上に、従来例と同様、多晶質シリコン
を100ｎｍ程度形成し、パタ−ンニングして活性層を形
成する(前記図５参照)。
(実施例２)を示す駆動回路内蔵型液晶表示装置の平面図
である。透明基板上に、従来例と同様、多晶質シリコン
を100ｎｍ程度形成し、パタ−ンニングして活性層を形
成する(前記図５参照)。
【００３３】その後、図３に示すように、画素部トラン
ジスタの形成される領域(画素部形成領域12)のみに、Xe
Clエキシマ−レ−ザ−(レ−ザ−光14)を照射強度350ｍ
Ｊ／ｃｍ2で走査照射し、画素部トランジスタの活性層
多結晶シリコン膜質を選択的に改善する。以降の工程は
従来例と同様に行う。ただし、プラズマ水素処理の工程
は省略する。
ジスタの形成される領域(画素部形成領域12)のみに、Xe
Clエキシマ−レ−ザ−(レ−ザ−光14)を照射強度350ｍ
Ｊ／ｃｍ2で走査照射し、画素部トランジスタの活性層
多結晶シリコン膜質を選択的に改善する。以降の工程は
従来例と同様に行う。ただし、プラズマ水素処理の工程
は省略する。
【００３４】本実施例２によれば、画素部の多結晶シリ
コン膜のみに選択的にアニ−ルすることにより、結晶性
を向上させ、画素部トランジスタの特性を向上させ、リ
−ク電流を2ｐＡから0.3ｐＡ程度に低減できる。一方、
駆動回路を構成する領域(駆動回路形成領域13)は、レ−
ザ−照射されないので、トラップ準位密度は、画素部に
比べて高く、従来問題となっていたソ−ス−ドレイン間
耐圧の低下等の現象は回避できる。
コン膜のみに選択的にアニ−ルすることにより、結晶性
を向上させ、画素部トランジスタの特性を向上させ、リ
−ク電流を2ｐＡから0.3ｐＡ程度に低減できる。一方、
駆動回路を構成する領域(駆動回路形成領域13)は、レ−
ザ−照射されないので、トラップ準位密度は、画素部に
比べて高く、従来問題となっていたソ−ス−ドレイン間
耐圧の低下等の現象は回避できる。
【００３５】また、本実施例２の工程に従来と同様にプ
ラズマ水素処理の工程を加えると、画素部トランジスタ
のリ−ク電流は0.01ｐＡと更に低減できる。この際、駆
動回路を構成するトランジスタは、多結晶シリコンの結
晶性が画素部に比べて劣るので、トラップ準位は、画素
部トランジスタに比べて大きく、ソ−ス−ドレイン間耐
圧の低下等の問題は、従来例に比べて大きくない。
ラズマ水素処理の工程を加えると、画素部トランジスタ
のリ−ク電流は0.01ｐＡと更に低減できる。この際、駆
動回路を構成するトランジスタは、多結晶シリコンの結
晶性が画素部に比べて劣るので、トラップ準位は、画素
部トランジスタに比べて大きく、ソ−ス−ドレイン間耐
圧の低下等の問題は、従来例に比べて大きくない。
【００３６】（実施例３）図４は、本発明のその他の実
施例(実施例３)を示す図である。本実施例３において
も、第１アルミ電極形成までは従来例と同様のプロセス
で作製する(前記図５参照)。
施例(実施例３)を示す図である。本実施例３において
も、第１アルミ電極形成までは従来例と同様のプロセス
で作製する(前記図５参照)。
【００３７】本実施例３では、プラズマ水素処理に際し
て、図４に示すように、画素部トランジスタの形成され
る領域(画素部形成領域12)の直上、直下に、プラズマを
発生させるための電極15を配設し、駆動回路が形成され
る領域(駆動回路形成領域13)直上には該電極15が存在し
ないようなプラズマ水素処理装置を用い、プラズマ水素
処理を施す。以降の工程も、従来例と同様に行い、液晶
表示装置を完成する。
て、図４に示すように、画素部トランジスタの形成され
る領域(画素部形成領域12)の直上、直下に、プラズマを
発生させるための電極15を配設し、駆動回路が形成され
る領域(駆動回路形成領域13)直上には該電極15が存在し
ないようなプラズマ水素処理装置を用い、プラズマ水素
処理を施す。以降の工程も、従来例と同様に行い、液晶
表示装置を完成する。
【００３８】本実施例３によれば、プラズマ水素処理に
際し、画素部近傍のみにプラズマが発生するので、画素
部トランジスタを選択的にトラップ準位密度が低減で
き、実施例１と同様、従来問題となっているような周辺
駆動回路での耐圧の低下等の問題は回避できる。
際し、画素部近傍のみにプラズマが発生するので、画素
部トランジスタを選択的にトラップ準位密度が低減で
き、実施例１と同様、従来問題となっているような周辺
駆動回路での耐圧の低下等の問題は回避できる。
【００３９】
【発明の効果】以上説明したように、本発明の駆動回路
内蔵型液晶表示装置は、画素部のスイッチングトランジ
スタの活性層多結晶シリコンのトラップ準位密度を選択
的に低減することにより、画素部トランジスタの特性を
向上させつつ、駆動回路を構成するトランジスタのソ−
ス−ドレイン間耐圧の低下、ディプリ−ション型になる
ことを防ぎ、安定した駆動回路特性を得ることができる
効果が生じる。
内蔵型液晶表示装置は、画素部のスイッチングトランジ
スタの活性層多結晶シリコンのトラップ準位密度を選択
的に低減することにより、画素部トランジスタの特性を
向上させつつ、駆動回路を構成するトランジスタのソ−
ス−ドレイン間耐圧の低下、ディプリ−ション型になる
ことを防ぎ、安定した駆動回路特性を得ることができる
効果が生じる。
【図１】本発明の一実施例(実施例１)を説明するための
工程順(工程Ａ、Ｂ)に表わした図。
工程順(工程Ａ、Ｂ)に表わした図。
【図２】実施例１の方法で作製した駆動回路内蔵型液晶
表示装置を構成するトランジスタ特性を示す図。
表示装置を構成するトランジスタ特性を示す図。
【図３】本発明の他の実施例(実施例２)を示す図。
【図４】本発明のその他の実施例(実施例３)を示す図。
【図５】従来の駆動回路内蔵型液晶表示装置を構成する
トランジスタの形成方法を工程順(工程Ａ〜Ｃ)に示した
縦断面図。
トランジスタの形成方法を工程順(工程Ａ〜Ｃ)に示した
縦断面図。
【図６】従来の駆動回路内蔵型液晶表示装置を構成する
トランジスタの特性を示す図であって、(Ａ)はドレイン
電流−ドレイン電圧特性、(Ｂ)はＮ型トランジスタのド
レイン電流−ゲ−ト電圧特性、(Ｃ)はＰ型トランジスタ
のドレイン電流−ゲ−ト電圧特性をそれぞれ表わした
図。
トランジスタの特性を示す図であって、(Ａ)はドレイン
電流−ドレイン電圧特性、(Ｂ)はＮ型トランジスタのド
レイン電流−ゲ−ト電圧特性、(Ｃ)はＰ型トランジスタ
のドレイン電流−ゲ−ト電圧特性をそれぞれ表わした
図。
１ 下地透明基板 ２ 活性層多結晶シリコン ３ ゲ−ト酸化膜 ４ ゲ−ト電極 ５ スル−酸化膜 ６ ソ−ス領域 ７ ドレイン領域 ８ オフセット領域 ９ 層間膜 １０ アルミ電極 １１ マスクアルミ １２ 画素形成領域 １３ 駆動回路形成領域 １４ レ−ザ−光 １５ プラズマを発生させるための電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336
Claims (3)
- 【請求項１】 同一基板上に各画素ごとにスイッチング
トランジスタを有し、該スイッチングトランジスタを駆
動する駆動回路を同一基板上に有する液晶表示装置の製
造方法において、画素部のスイッチングトランジスタの
活性層多結晶シリコンのトラップ準位を選択的に低減す
ることを特徴とする駆動回路内蔵型液晶表示装置の製造
方法。 - 【請求項２】 請求項１に記載の駆動回路内蔵型液晶表
示装置の製造方法において、駆動回路を構成するトラン
ジスタ上にマスクをして、画素部スイッチングトランジ
スタのみにプラズマ水素化処理、あるいは水素イオンを
注入することにより、水素化処理を施すことを特徴とす
る駆動回路内蔵型液晶表示装置の製造方法。 - 【請求項３】 請求項１に記載の駆動回路内蔵型液晶表
示装置の製造方法において、少なくとも、画素部スイッ
チングトランジスタのチャンネル領域に選択的にアニ−
ル処理を施すことを特徴とする駆動回路内蔵型液晶表示
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19315893A JP2677167B2 (ja) | 1993-07-08 | 1993-07-08 | 駆動回路内蔵型液晶表示装置の製造方法 |
| US08/271,785 US5541119A (en) | 1993-07-08 | 1994-07-07 | Manufacturing method of active circuit elements integrated type liquid crystal display |
| KR1019940016435A KR0143877B1 (ko) | 1993-07-08 | 1994-07-08 | 구동 회로 내장형 액정 표시 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19315893A JP2677167B2 (ja) | 1993-07-08 | 1993-07-08 | 駆動回路内蔵型液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728092A true JPH0728092A (ja) | 1995-01-31 |
| JP2677167B2 JP2677167B2 (ja) | 1997-11-17 |
Family
ID=16303253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19315893A Expired - Lifetime JP2677167B2 (ja) | 1993-07-08 | 1993-07-08 | 駆動回路内蔵型液晶表示装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5541119A (ja) |
| JP (1) | JP2677167B2 (ja) |
| KR (1) | KR0143877B1 (ja) |
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