JPH07281914A

JPH07281914A - マイクロシーケンサバス制御装置サブシステム

Info

Publication number: JPH07281914A
Application number: JP6319558A
Authority: JP
Inventors: L Byers Larry; ラリー・エル・バイヤーズ; Joseba M Desubijana; ジョセバ・エム・デシュビヤーナ; Wayne A Michaelson; ウェイン・エイ・マイケルソン
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1993-12-23
Filing date: 1994-12-22
Publication date: 1995-10-27
Also published as: US5535405A

Abstract

(57)【要約】【目的】コンピュータシステム内の複数のゲートアレ
イを柔軟かつ効率的に制御するためのマイクロシーケン
サバス制御装置システムを提供する。【構成】システムの初期設定時にロードされる制御記
憶メモリが、双方向バスを介して複数のステーションと
インタフェースするデュアル縮小命令セット（ＲＩＳ
Ｃ）マイクロプロセッサ（２２０、２２２）によって同
時に実行される固定長命令を保持する。マスタマイクロ
プロセッサ（２２０）は、各命令の処理の結果をスレー
ブマイクロプロセッサ（２２２）の結果と比較して相違
を検出し、それによってエラー待ち時間を最小限にす
る。マスタおよびスレーブマイクロプロセッサは、各々
バスに接続されたステーションの半分を制御する。３２
ビットおよび３６ビットワードのデータ幅が、マイクロ
プロセッサ、バス、およびステーションによってサポー
トされる。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は一般にマルチプロセッサコン
ピュータシステムに関する。より特定的には、この発明
は、専用超ＬＳＩ（ＶＬＳＩ）ゲートアレイを制御する
ために固定長の命令を用いる、マルチプロセッサの縮小
命令セットコンピュータ（ＲＩＳＣ）システムに関す
る。

【０００２】

【発明の背景】今日の多くのコンピュータシステムは、
処理能力を増すために、複数の演算処理装置から構成さ
れる。これらのプログラマブルプロセッサはＶＬＳＩゲ
ートアレイのようなハードワイヤロジックと相互作用し
なければならないことがしばしばある。そのようなハー
ドウェアは増大した速度能力を与えるため、複雑なコン
ピュータシステムの幾つかの機能はこのハードウェアに
よって果たされる。しかし、ソフトウェアまたはファー
ムウェアは柔軟性を提供するので、他の機能はソフトウ
ェアまたはファームウェアにおいてより良く実現される
であろう。ともにユニシス・コーポレイション（Unisys
Corporation）から入手可能である２２００シリーズコ
ンピュータシステムとともに動作するよう設計されるフ
ァイルキャッシュシステムであるエクステンディッドプ
ロセシングコンプレックスのような大型コンピュータシ
ステムにおいては、組込まれるサブシステムの幾つかの
能力はハードウェアとソフトウェア／ファームウェアの
組合せにおいて実現される。これらのサブシステムはよ
り大型のシステムの構成要素として必要な機能を果た
す。サブシステムの必要条件を効率よく満たすために、
これらのサブシステムはハードウェアの増加した速度の
実現をプログラミングの柔軟性のある性質と組合せる。

【０００３】障害検出能力もそのようなサブシステムに
とってさらに重要である。エラーがシステム全体に広が
って極めて重要なデータを恐らくは破壊するであろう前
に、できるだけ早い時期に、処理中に起こるいかなるエ
ラーをもこれらのサブシステムは検出しなければならな
い。増大した障害検出能力に合わせて、検出されるいか
なる障害も報告されるよう、サブシステムはサブシステ
ムが組込まれるより大型のコンピュータシステムのシス
テム保守機能と通信する必要がある。インテルＸ８６シ
リーズまたはモトローラ６８０００シリーズのマイクロ
プロセッサのような市販のマイクロプロセッサは独自の
システム保守機能を容易にサポートしないため、エラー
潜伏時間を最小限にするのみならずより大型のシステム
内の他の機能によって容易に処理される態様でエラーを
報告する、カスタムマイクロプロセッサベースのサブシ
ステムが必要となる。

【０００４】加えて、ここに開示されるサブシステムは
３２ビットまたは３６ビットデータ語のどちらも処理可
能でなければならない。インテルＸ８６シリーズおよび
モトローラ６８０００シリーズマイクロプロセッサは３
２ビットワードで動作するため、このサブシステムと相
互作用しなければならない２２００シリーズコンピュー
タによってサポートされる３６ビットデータ語を処理す
るのには適さない。この発明に用いられるマイクロプロ
セッサは外部ピンをセットすることによって３２ビット
または３６ビットのいずれの動作モード用にも構成可能
でなければならない。

【０００５】ゆえに、カスタムマイクロプロセッサベー
スのシステムは、要求されるスピードを満たすことを必
要とし、開発コストを最小限にするために単純なロジッ
クを含まなければならない。縮小命令セットコンピュー
タ（ＲＩＳＣ）はこれらの要求を満たす。ＲＩＳＣプロ
セッサは命令デコードおよび実行時間を最小限にする非
常に基本的な命令の小さなセットを実現する。ＲＩＳＣ
プロセッサは１つまたは２つのオペランドのみをサポー
トする固定長の命令で動作する。命令セットの単純さの
ゆえに、ＲＩＳＣプロセッサの論理設計はマイクロプロ
グラム化よりもむしろハードワイヤによるものである。
このようにして、プロセッサの全体のスピードが改善さ
れる。

【０００６】ここに開示されるマイクロプロセッサデー
タ処理システムのための新規な構成は上述の必要条件を
満たし、かつ既存の先行技術のマイクロプロセッサおよ
びコンピュータアーキテクチャを用いることに固有の問
題を回避する。

【０００７】

【発明の概要】この発明の目的は、データを記憶しかつ
専用ゲートアレイと外部装置またはシステムとの間およ
び専用ゲートアレイ間でデータを転送するよう意図され
る専用ゲートアレイの動作を効率的に制御することであ
る。

【０００８】この発明の他の目的は、ＲＩＳＣマイクロ
プロセッサベースのシステムにおいて３２ビットまたは
３６ビットのどちらのデータ語も処理することである。

【０００９】この発明のさらに他の目的は、ＲＩＳＣマ
シンをマイクロプロセッサとして用いることによってシ
ステムでのデータ転送速度を増すことである。

【００１０】この発明のさらに他の目的は、システムの
専用ゲートアレイを制御するよう同じ命令ストリームを
同時に実行するデュアルＲＩＳＣマイクロプロセッサを
用いることにより、マスタおよびスレーブマイクロプロ
セッサが各々の動作の結果を比較していかなるエラーを
も検出することによって、ＲＩＳＣマイクロプロセッサ
ベースのシステムにおける障害検出能力を向上させるこ
とである。

【００１１】この発明のさらに他の目的は、システムの
ハードウェア設計の残りの部分に影響することなく、新
しい機能性を与える専用ゲートアレイの修正または置換
を可能にすることである。

【００１２】この発明のさらに他の目的は、この発明が
組込まれるより大型のコンピュータシステムのテストお
よび保守の要求をサポートすることである。

【００１３】この発明のさらなる目的、利点および新規
な特徴は、一部は以下の説明において述べられ、一部は
以下の説明を考察すれば当業者には明らかとなるかまた
は発明の実施によって理解されるであろう。この発明の
目的および利点は、前掲の特許請求の範囲に特に指摘さ
れる手段および組合せによって実現され達成されるであ
ろう。

【００１４】この発明に従うと、前述のおよび他の目的
ならびに利点は、増大されたシステムのスループット、
より優れかつより早い時期での障害検出能力、増大され
たシステムの柔軟性およびこの発明が組込まれるより大
型のコンピュータシステムに固有のシステム保守特性へ
のアクセスを与える改善されたマイクロプロセッサアー
キテクチャによって達成される。この発明は、ファイル
キャッシュシステムであるエクステンディッドプロセシ
ングコンプレックスのようなより大型のコンピュータシ
ステムに組込まれる他のサブシステムと結合されるよう
設計されるマイクロシーケンサバス制御装置システムで
ある。

【００１５】この発明の１つの局面に従うと、コンピュ
ータシステムに組込まれる他のサブシステムと結合され
るよう設計されるシステムは、予め定められた命令を記
憶するアドレス指定可能メモリを含む制御記憶を含む。
第１および第２のマイクロプロセッサは制御記憶に結合
され、各々は制御記憶からフェッチされた命令を並行し
て同時に実行するよう機能する。第１のマイクロプロセ
ッサは、いずれかのマイクロプロセッサに起こるエラー
をできるだけ早い時期に検出するために、その各命令の
実行の結果を第２のマイクロプロセッサによる各命令の
実行の結果と比較する。第１および第２のプロセッサが
ステーションと呼ばれる複数の専用ゲートアレイを制御
できるよう双方向バスが設けられる。第１のマイクロプ
ロセッサはステーションの幾つかを制御し、第２のマイ
クロプロセッサは残りのステーションを制御する。各ス
テーションは、他のステーションまたは他のサブシステ
ムへ、および他のステーションまたは他のサブシステム
から、データを転送してもよい。双方向バスで転送され
第１および第２のマイクロプロセッサによって処理され
るデータ語のサイズは３２ビットまたは３６ビットのど
ちらでもよい。第１および第２のマイクロプロセッサは
縮小命令セットコンピュータであり、したがってより短
い命令デコード時間および単純化された処理論理によっ
て、増大された命令処理速度が提供される。

【００１６】この発明の他の局面に従うと、ステーショ
ンを制御する機構が制御記憶メモリに記憶される同じ命
令を並行して同時に実行する第１および第２のマイクロ
プロセッサを含む、双方向バスによって互いにおよびコ
ンピュータシステムの他のサブシステムに接続される複
数のステーションを制御するための方法は、制御記憶メ
モリから命令をフェッチするステップと、マイクロプロ
セッサの各々の命令レジスタにそれをロードするステッ
プとを含む。命令は要求されるコマンドとアクセスされ
るよう要求されるステーションとを判断するためにデコ
ードされる。その後、マイクロプロセッサ内部のレジス
タから、マイクロプロセッサ内部のローカル記憶メモリ
から、または双方向バスでオペランドを転送することに
よって、要求されるステーションにあるデジグネータか
ら、命令によって特定されたオペランドをフェッチす
る。次に、要求されるコマンドはマイクロプロセッサに
よって実行され、その結果は内部レジスタ、ローカル記
憶メモリ位置または要求されるステーションにあるデジ
グネータに記憶される。結果が一致しない場合にエラー
を検出するために、第２のマイクロプロセッサによる要
求されたコマンドの実行の結果は第１のマイクロプロセ
ッサによる要求されたコマンドの実行の結果と比較され
る。何らかのエラーが検出された場合マイクロプロセッ
サは停止させられる。そうでない場合は、新しい命令が
制御記憶メモリからフェッチされ、上述したように処理
が継続する。

【００１７】この発明の方法および装置はこうして、可
変幅データ経路を用いる専用ゲートアレイを制御するた
めに用いられるＲＩＳＣマイクロプロセッサベースのシ
ステムのための改善された障害検出能力を与える。

【００１８】この発明のさらに他の目的および利点は、
この発明を実施するのに考えられる限りの最良のモード
の説明のみによってこの発明の好ましい実施例のみを図
示し記載した以下の詳細な説明から、当業者には容易に
明らかとなるであろう。認識されるように、すべてこの
発明から逸脱することなく、この発明は他のおよび異な
る実施例が可能であり、その幾つかの詳細は様々な明ら
かな点において修正可能である。したがって、図面およ
び説明は本質的に例示的なものとして見るべきであって
限定的なものとして見るべきではない。

【００１９】

【好ましい実施例の説明】Ｉ．システムアーキテクチャの概観図１はこの発明が動作する状況を示す。典型的な大型の
コンピュータシステムにおいて、複数の制御装置１０は
複数の大容量記憶ディスク１４へのアクセスを与えるた
めにホストコンピュータ１２に結合される。好ましい実
施例において、ホスト１２はユニシス・コーポレイショ
ンから入手可能である２２００シリーズのコンピュータ
システムである。ホスト１２で実行するアプリケーショ
ンおよびシステムソフトウェアは、ディスク１４に記憶
されるファイル１６Ａ−Ｈからデータを読出しおよびそ
れらにデータを書込む。ファイル１６Ａ−Ｈはブロック
として示されているが、データは必ずしもディスク１４
に連続して記憶されるものではないことを理解された
い。

【００２０】この発明がその一部であるファイルキャッ
シュシステム１８は、大きく改善されたファイルアクセ
ス時間およびディスク１４と同等のデータ損失に対する
弾性を有するホスト１２のための中間記憶装置機能を設
ける。すべてのまたは一部の活性化しているファイル１
６は、ファイルキャッシュシステム１８の記憶容量なら
びにキャッシュされるべくホスト１２のシステムソフト
ウェアによって選択されるファイル１６のサイズおよび
数に依って、ファイルキャッシュシステム１８に記憶さ
れるであろう。ファイルキャッシュシステム１８に記憶
されるファイル１６の部分はブロック２０Ａ−Ｈとして
示される。ファイル１６のキャッシュされる部分は論議
上ファイルＡ’、ファイルＢ’、．．．、ファイルＨ’
とラベル付けされる。ファイルＡ’２０ＡはファイルＡ
の、ファイルキャッシュシステム１８に記憶される部分
であり、ファイルＢ’２０ＢはファイルＢの、ファイル
キャッシュシステム１８に記憶される部分であり、その
他も同様である。記憶階層のこのレベルにおけるファイ
ルキャッシュシステムの存在によって、キャッシュされ
ないファイルへの参照の場合に入力／出力（Ｉ／Ｏ）チ
ャネルプログラムが制御装置１０を介して適当なディス
ク１４にアクセスするためにホスト１２において構成さ
れなければならないのと比較して、キャッシュされたフ
ァイルへの参照をファイルキャッシュシステムへ即座に
送って処理することが可能となる。ファイルキャッシュ
システム１８の実現によって、ファイル１６を更新する
ために要求が伝わらなければならない経路長が短縮され
る。この短縮された経路長は、ファイルキャッシュシス
テム１８の大パワーの処理能力と結合して、ファイルア
クセス時間が短縮される。

【００２１】図２は、ファイルキャッシュシステム内で
ファイルアクセスがどのように達成されるかを示すフロ
ー図である。処理はステップ２２で開始し、そこでホス
ト１２で実行するアプリケーションソフトウェアは選択
されたファイルにアクセスを要求する。アクセス要求は
選択されたファイルからデータを読出す要求であるかも
しれないしまたは選択されたファイルへデータを書込む
要求であるかもしれない。

【００２２】ファイルアクセス要求はステップ２４でフ
ァイルキャッシュシステム１８に送られる。ファイルア
クセス要求は、読出または書込動作が行なわれるファイ
ルを特定するファイル識別子（ＩＤ）と、ファイルのど
こにおいて動作を開始すべきかを正確に特定する、ファ
イルの最初からのオフセットと、ファイルから読出され
または書込まれるデータ量とを含む。テスト２６で、フ
ァイルキャッシュシステム１８はファイルＩＤ、オフセ
ットおよびデータ量を用いて、要求されたファイルデー
タが既にファイルキャッシュシステムに存在するかどう
かを判断する。要求されるファイルデータが存在しない
場合は、経路２８を辿ってステップ３０へと進み、ファ
イルキャッシュシステム１８はディスク１４の適当なフ
ァイル１６からファイルキャッシュシステムのキャッシ
ュされたファイル２０へと要求されるファイルデータを
ステージする（読出す）。要求されるファイルデータが
存在する場合は、経路３２を辿ってステップ３４へと進
み、そこでファイルキャッシュシステムは要求されるフ
ァイルデータへのアクセスを許可する。

【００２３】図３は、ファイルキャッシュシステムのハ
ードウェアおよびソフトウェアコンポーネントの機能ブ
ロック図である。システムはホスト１２およびファイル
キャッシュシステム１８の両方においてハードウェアお
よびソフトウェアエレメントから構成される。ホスト１
２のソフトウェアはブロック３６、３８、４０および４
２によって示される。ブロックはソフトウェアエレメン
ト間の相互関係およびインタフェースを示すよう結合さ
れる。

【００２４】アプリケーションソフトウェア（ＡＰＰ
ＳＷ）３６は、ホストウェアシステム１２の末端ユーザ
にデータ処理機能を与え、金融取引処理および航空予約
システムのようなアプリケーションを含む。アプリケー
ションソフトウェア３６によって保守されるデータベー
スは図１に示されるような１つ以上の例示のファイル１
６に記憶されるであろう。ファイル管理ソフトウェア
（ＦＭＳＷ）３８、入力／出力ソフトウェア（ＩＯ
ＳＷ）４０およびファイルキャッシュハンドラソフトウ
ェア（ＦＣＨＳＷ）４２はすべてオペレーティングシ
ステムソフトウェア（図示せず）のコンポーネントであ
る。一般に、ファイル管理ソフトウェア３８はファイル
制御構造の管理を与え、特定的にはファイルの作成、削
除、オープンおよびクローズを処理する。

【００２５】入力／出力ソフトウェア４０はホスト１２
に結合される様々なＩ／Ｏ装置の各々にソフトウェアイ
ンタフェースを与える。Ｉ／Ｏ装置は、ネットワーク通
信プロセッサ、磁気ディスク、プリンタ、磁気テープお
よび光ディスクを含んでもよい。入力／出力ソフトウェ
ア４０は、チャネルプログラムを作り、ホスト１２内の
適当なＩ／Ｏプロセッサ機能にチャネルプログラムを与
え、適当な時間に、要求を行なっているソフトウェアに
制御を戻す。

【００２６】ファイルキャッシュハンドラソフトウェア
４２はキャッシュファイルへの読出および書込アクセス
を調整する。一般に、ファイルキャッシュハンドラソフ
トウェア４２は、ファイルキャッシュシステム１８にオ
ペレーティングシステムレベルのインタフェースを与
え、ディスク１４からファイルキャッシュシステム１８
へとファイルデータをステージし（読出し）、ファイル
キャッシュシステム１８からディスク１４へとファイル
データをデステージする（書込む）。ファイルキャッシ
ュハンドラソフトウェア４２はファイルデータおよびハ
ードウェアインタフェースへのファイルアクセス要求を
主記憶装置４４を介してファイルキャッシュシステム１
８に与える。主記憶装置４４はＭ−バス４６と呼ばれる
Ｉ／Ｏバスに結合される。

【００２７】データ移動装置（ＤＭ）コンポーネント４
８、５０は、ファイルキャッシュシステム１８にハード
ウェアインタフェースを与える。２つのＤＭ４８、５０
が図示されているが、通常の動作ではシステムは２つの
ＤＭは必要としない。２つのＤＭを有する構成はフォー
ルトトレラント動作を与える。つまり、一方のＤＭが故
障した場合、他方のＤＭが使用可能となってファイルア
クセス要求を処理する。代替の実施例では、多くのＤＭ
を設けてもよい。各ＤＭ４８、５０はホスト１２のＭ−
バス４６に結合される。ファイルキャッシュハンドラソ
フトウェア４２はＭ−バス４６に結合されるＤＭ４８、
５０の各々にファイルアクセス要求を分散させる。一方
のＤＭが故障した場合、そのＤＭの待ち行列に入れられ
ているファイルアクセス要求は他方のＤＭに再分散可能
である。

【００２８】データ移動装置（ＤＭ）４８、５０はＩ／
Ｏプロセッサと同じ一般的機能を果たす。つまり、それ
らは周辺装置からのデータの読出およびそれらへのデー
タの書込を行なう。ＤＭはさらにＭ−バス４４を介して
主記憶装置４４からの読出およびそれへの書込が可能で
ある。ＤＭ４８、５０は、ファイルキャッシュハンドラ
ソフトウェア４２とファイルキャッシュシステム１８と
の間のファイルアクセス要求の処理を調整し、主記憶装
置４４とファイルキャッシュシステム１８との間でファ
イルデータを転送する。ＤＭの各々はファイルキャッシ
ュシステム１８内のホストインタフェースアダプタ（Ｈ
ＩＡ）５２、５４コンポーネントに結合される。ＤＭ１
４８はライン５６として示される光ファイバインタフ
ェースによってＨＩＡ１５２に結合され、ＤＭ２５
０はライン５８として示される第２の光ファイバインタ
フェースによってＨＩＡ２５４に結合される。

【００２９】ファイルキャッシュシステム１８は、冗長
電源と冗長クロック機構と冗長記憶装置と冗長記憶装置
アクセス経路とファイルアクセス要求を処理するための
冗長プロセッサとで構成され、それらはすべてファイル
データを記憶するためのフォールトトレラントアーキテ
クチャを与えるよう協働する。ファイルキャッシュシス
テム１８は二重電源、電源１６０および電源２６２
によって電力供給される。ファイルキャッシュシステム
１８の破線６４の左部分は電源１６０によって電力供
給されて電力ドメイン１と呼ばれ、ファイルキャッシュ
システム１８の破線６４の右部分は電源２６２によっ
て電力供給されて電力ドメイン２と呼ばれる。電源１お
よび２の各々は、専用電池かつ入力電源の損失に対する
保護のための発電機のバックアップを有する。

【００３０】クロック１６６およびクロック２６８
は別々に電力供給されて、ファイルキャッシュシステム
１８のコンポーネントのすべてにタイミング信号を与え
る。クロック１６６は電力ドメイン１内のコンポーネ
ントにタイミングを与え、クロック２６８は電力ドメ
イン２内のコンポーネントにタイミングを与える。各ク
ロック内の冗長オシレータはそれらの１つの故障に対す
る保護を与え、クロック１および２は電力ドメイン１お
よび２にわたるタイミングの一致のために同期化され
る。

【００３１】不揮発性記憶装置（ＮＶＳ）コンポーネン
ト７０は複数のダイナミックランダムアクセスメモリ
（ＤＲＡＭ）記憶モジュールを含む。記憶モジュールの
半分は電力ドメイン１内にあり、他の半分は電力ドメイ
ン２内にある。電力ドメイン２の記憶モジュールに記憶
されるデータは電力ドメイン１の記憶モジュールに記憶
されるデータと同一である。こうして、ＮＶＳ７０はフ
ァイルデータ２０の冗長記憶装置とファイルキャッシュ
システム１８によって用いられる制御構造とを与える。
冗長記憶編成は単一および複数のビットエラー検出およ
び修正の両方をサポートする。

【００３２】電力ドメイン１および２の各々内のＮＶＳ
７０の部分は２つの記憶インタフェース制御装置（ＳＩ
ＣＴ）７２、７４に結合される。図３には２つのＳＩＣ
Ｔのみが図示されているが、ＮＶＳ７０の各半分は４つ
までのＳＩＣＴによってアドレス指定されることが可能
である。ライン７６はＳＩＣＴ１７２と電力ドメイン
１および２の各々内にあるＮＶＳ７０の部分との間の結
合を表わす。同様に、ライン７８はＳＩＣＴ２７４と
ＮＶＳ７０との間の結合を表わす。

【００３３】不揮発性記憶装置（ＮＶＳ）７０に対する
読出および書込要求はローカルネットワークストリート
１８０およびストリート２８２を介してＳＩＣＴ７
２、７４へ送られる。ストリートはファイルキャッシュ
システム１８内の主要コンポーネント間のデータ転送お
よびプロセッサ間通信機能を与える。ストリートは、Ｎ
ＶＳ７０への高速・高帯域幅アクセスを有する複数の要
求装置（ＨＩＡ１５２、ＨＩＡ２５４、インデック
スプロセッサ（ＩＸＰ）１８４またはＩＸＰ２８
６）と、冗長アクセスのための複数の経路とを与える。
交差点８８は、ＳＩＣＴ７２、７４が使用不可の場合に
ＮＶＳ７０の要求がストリート１８０からストリート
２８２またはその逆へと送られるであろう経路を与え
る。たとえば、ＳＩＣＴ１７２が故障している場合、
要求装置（ＨＩＡおよびＩＸＰ）から送られたＮＶＳ要
求は交差点８８を介してストリート２８２へと送ら
れ、それによりＮＶＳ７０へのアクセスはＳＩＣＴ２
７４によって与えられる。各ＳＩＣＴはＮＶＳ７０のど
ちらの半分も更新することができる。

【００３４】ホストインタフェースアダプタ（ＨＩＡ）
５２、５４は、ホスト１２のデータ移動装置（ＤＭ）４
８、５０によって果たされる機能と同様の機能をファイ
ルキャッシュシステム１８において果たす。特定的に
は、ＨＩＡは、ＤＭから送られたファイルアクセス要求
を受取り、ホスト１２から送られたファイルデータをＮ
ＶＳ７０に書込み、ＮＶＳからファイルデータを読出し
てそれをホストへ送る。ＨＩＡはさらに光ファイバイン
タフェース５６、５８でデータを送信および受信するた
めのロジックを含む。ＨＩＡ１５２はライン９０でス
トリート１８０とインタフェースし、ＨＩＡ２５４
はライン９２でストリート２８２とインタフェースす
る。

【００３５】インデックスプロセッサ（ＩＸＰ）１８
４およびＩＸＰ２８６はＮＶＳ７０における使用可能
な記憶空間の割当を管理し、ホスト１２から送られたフ
ァイルアクセス要求を処理し、一般に全体のファイルキ
ャッシュシステム管理を与える。

【００３６】図５および図６からなる図４は、データ移
動装置およびホストインタフェースアダプタのコンポー
ネントを示す詳細なブロック図である。ＤＭおよびＨＩ
Ａは通信経路の対向する末端であるため対として存在す
る。ＤＭコンポーネント４８およびＨＩＡコンポーネン
ト５２は各々マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）システムの例である。ＤＭ４８はホスト１２のＭ−
バス４６とインタフェースする。ＤＭはさらに光ファイ
バインタフェース５６でＨＩＡ５２と通信する。こうし
て、物理上はＤＭおよびＨＩＡは互いに幾らかの距離を
おいて位置することになり、ＤＭとＨＩＡとの間の距離
は、実際の光ファイバインタフェース５６の長さに依存
する。ＨＩＡ５２はライン９０でストリート８０とイン
タフェースする。

【００３７】図５はデータ移動装置のコンポーネントを
示す。マイクロシーケンサバス制御装置システムの例と
してのＤＭ４８のアーキテクチャは、ライン１００およ
び１０２を介して制御記憶（ＣＳ）９８に接続される２
つのマイクロシーケンサバス制御装置（ｕＳＢＣ）９
４、９６があることを示す。ｕＳＢＣ０９４およびｕ
ＳＢＣ１９６はステーションと呼ばれる様々な専用ゲ
ートアレイをマイクロバス１０４で制御する縮小命令セ
ット（ＲＩＳＣ）マイクロプロセッサである。マイクロ
バス１０４は双方向通信バスである。ｕＳＢＣは７つの
基本命令を有する命令セットをサポートする。命令は固
定長であり、１つまたは２つのみのオペランドのどちら
かを特定する。ｕＳＢＣの内部回路はハードワイヤによ
るものであり、つまりマイクロプログラム化されてはい
ない。ｕＳＢＣ１９６によって行なわれる動作からの
結果はエラー検出目的のためにライン９９でｕＳＢＣ０
９４へと転送される。７つのスタティックランダムア
クセスメモリ（ＳＲＡＭ）から構成される制御記憶９８
はｕＳＢＣが並行して実行する命令ストリームを記憶す
るために用いられる。Ｍ−バス制御装置（ＭＢＣＴ）ス
テーション１０６は、Ｍ−バス４６調停を処理し、他の
データ移動装置（ＤＭ）ステーションとＭ−バス４６と
の間のデータ転送を制御する。Ｍ−バス４６にデータを
転送する２つのＤＭステーションと、Ｍ−バスからデー
タを転送する２つのＤＭステーションとがある。Ｍ−バ
ス書込（ＭＢＷＲ）０１０８およびＭＢＷＲ１１１
０ステーションはそれぞれライン１１２および１１４を
介してＭ−バス４６からデータを受信する。Ｍ−バス読
出（ＭＢＲＤ）０１１６およびＭＢＲＤ１１１８ス
テーションはそれぞれライン１２０および１２２を介し
てＭ−バス４６へデータを送信する。ＭＢＣＴ１０６は
マイクロバス１０４から独立したインタフェース（図示
せず）でこれらのＤＭステーションのＭ−バス４６への
アクセスを制御する。データはＭＢＷＲ０１０８および
ＭＢＷＲ１１１０からライン１２４および１２６を介
して送信フレーム転送機能（ＳＥＮＤＦＸＦＡ）ゲー
トアレイ１２８へ送られる。ＳＥＮＤＦＸＦＡ１２８
はフレームと呼ばれる送信パケットにデータをパッケー
ジし、それらはライン１３０で光パイプフレーム制御
（ＬＰＦＣ）ゲートアレイ１３２に送られる。ＬＰＦＣ
１３２は、ナショナル・セミコンダクター・コーポレイ
ション（National Semiconductor Corporation）から商
業的に入手可能な、ＰＬＡＹＥＲ＋０１３８およびＰ
ＬＡＹＥＲ＋１１４０からなる二重のＰＬＡＹＥＲ＋
物理層制御装置にライン１３４および１３６でフレーム
を送信する。ＰＬＡＹＥＲ＋０１３８およびＰＬＡＹ
ＥＲ＋１１４０は光ファイバリンク１４２および１４
４でＨＩＡ５２にフレームを送信する。

【００３８】ホストインタフェースアダプタ（ＨＩＡ）
５２がデータ移動装置（ＤＭ）４８へフレームを送信す
ると、ＰＬＡＹＥＲ＋０１３８およびＰＬＡＹＥＲ＋
１１４０は光ファイバリンク１４６および１４８でフレ
ームを受信する。ＰＬＡＹＥＲ＋０１３８コンポーネ
ントはライン１５０でＬＰＦＣ１３２へフレームを送り
出す。同様に、ＰＬＡＹＥＲ＋１１４０コンポーネン
トはライン１５２でＬＰＦＣ１３２へフレームを送り出
す。ＬＰＦＣ１３２はライン１５４を介して受信フレー
ム転送機能（ＲＥＣＦＸＦＡ）ゲートアレイ１５６へ
フレームを送信し、それはデータをアンパックしてそれ
をライン１５８を介してＭＢＲＤ０１１６およびＭＢＲ
Ｄ１１１８に記憶する。ＲＥＣＦＸＦＡ１５６はラ
イン１６２でＳＥＮＤＦＸＦＡ１２８にデータ転送の
ための肯定応答を送る。

【００３９】図６はホストインタフェースアダプタのコ
ンポーネントを示す。マイクロシーケンサバス制御装置
システムの例としてのＨＩＡ５２のアーキテクチャは、
ライン１７０および１７２を介して制御記憶１６８にそ
れぞれ接続される２つのｕＳＢＣ１６４および１６６が
あることを示す。マイクロバス制御装置（ｕＳＢＣ）１
６４および１６６はマイクロバス１６８を介してＨＩＡ
ステーションにアクセスする。ＰＬＡＹＥＲ＋０１７
４およびＰＬＡＹＥＲ＋１１７６コンポーネントはそ
れぞれ光ファイバリンク１４２および１４４でフレーム
を受信する。ＰＬＡＹＥＲ＋０１７４はライン１８０
で光パイプフレーム制御（ＬＰＦＣ）１７８にフレーム
を送り出す。同様に、ＰＬＡＹＥＲ＋１１７６はライ
ン１８２でＬＰＦＣ１７８へフレームを送り出す。ＬＰ
ＦＣ１７８はライン１８４で受信フレーム転送機能（Ｒ
ＥＣＦＸＦＡ）１８３にフレームを転送する。ＲＥＣ
ＦＸＦＡ１８３はフレームをアンパックし、ライン１８
８を介して要求状態制御テーブル０（ＲＳＣＴ）１８５
およびＳＩＣＴ１１８６に制御情報を記憶する。ＲＳ
ＣＴ０およびＲＳＣＴ１ステーションはＤＭ４８から受
信しデータをモニタする。ＲＥＣＦＸＦＡ１８３によ
って受信されたフレームに含まれたデータはライン１８
８でデータベースインタフェース（ＤＢＩＦ）ステーシ
ョン１８７へ送られる。ＤＢＩＦ１８７はライン１８９
でストリート１８０へデータを送り出す。

【００４０】ストリート１８０からライン１９０でＤ
ＢＩＦ１８７によって受信されたデータはライン１９２
を介して送信フレーム転送機能（ＳＥＮＤＦＸＦＡ）
１９１に送信される。ストリート１８０からライン１
９０で受信された制御情報はライン１９３でＲＳＣＴ０
１８５およびＲＳＣＴ１１８６に送られる。ＳＥＮ
ＤＦＸＦＡ１９１はライン１９４を介してＲＳＣＴ０
１８５およびＲＳＣＴ１１８６からのこのデータお
よび制御情報を受取って、ＬＰＦＣ１７８による送信の
ためのフレームをフォーマットする。ＲＥＣＦＸＦＡ
１８３からの肯定応答はライン１９５でＳＥＮＤＦＸ
ＦＡ１９１によって受信される。フレームはライン１９
６でＬＰＦＣ１７８に送り出される。ＬＰＦＣ１７８は
受信したフレームから２つのフレームを作成し、一方の
フレームをライン１９７でＰＬＡＹＥＲ＋０１７４へ
送り、他方のフレームをライン１９８でＰＬＡＹＥＲ＋
１１７６へ送る。フレームはそれから光ファイバリンク
１４６および１４８でＤＭ４８に送信される。

【００４１】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）９４、９６、１６４、１６６およびマイクロバス１
０４、１６８はハードウェアモードピンセッティングに
従ってシステム内でデータを操作する。モードピンがセ
ットされる場合は、マイクロシーケンサバス制御装置シ
ステムの例はステーションとの通信において３６ビット
データ語で動作するデータ移動装置（ＤＭ）４８であ
る。モードピンがクリアである場合は、マイクロシーケ
ンサバス制御装置システムはステーションとの通信にお
いて３２ビットデータ語で動作するホストインタフェー
スアダプタ（ＨＩＡ）５２である。

【００４２】ＩＩ．マイクロシーケンサバス制御装置シ
ステムアーキテクチャマイクロシーケンサバス制御装置システムは、より大型
のコンピュータシステム内の回路カードの複数のゲート
アレイの、柔軟性のある、マイクロプロセッサベースの
制御能力を与える。上述のような好ましい実施例におい
て、それはファイルキャッシュシステム１８の一部であ
る。しかし、複数のゲートアレイのマイクロプロセッサ
制御を必要とする他のコンピュータシステムにおいてそ
れを使用してもよい。これは１つの回路カード上の特定
機能のＶＬＳＩゲートアレイを制御する問題に対する柔
軟性のある解決策である。というのも、マイクロシーケ
ンサバス制御装置システムハードウェアにおけるいかな
る他の変更も伴わずに１つ以上のゲートアレイを変える
ことができるからである。ゲートアレイを変える場合に
は、マイクロプロセッサが実行するプログラムに対する
対応する変更が容易になされるであろう。

【００４３】図７はマイクロシーケンサバス制御装置シ
ステムのブロック図である。マイクロシーケンサバス制
御装置システム２００は、マイクロバス２１８と呼ばれ
る双方向内部通信バスに接続される８つまでのステーシ
ョン２０２、２０４、２０６、２０８、２１０、２１
２、２１４、２１６を含む。ステーションは、特定の機
能を果たす、ＣＭＯＳ４４８テクノロジーで製造される
ＶＬＳＩ部品上のゲートアレイにおいて実現されるロジ
ックの集まりである。ステーションはマイクロバス２１
８に接続され、さらに別のバス、Ｉ／Ｏ機構またはマイ
クロシーケンサバス制御装置システムの外部にあるサブ
システムとインタフェースしてもよい。つまり、それは
ファイルキャッシュシステム１８の他のハードウェアコ
ンポーネントからデータを読出しまたはそれらにデータ
を書込んでもよい。好ましい実施例においては、ファイ
ルキャッシュシステムにおいてステーションを表わす１
０の異なるゲートアレイ設計がある。しかし、必要とさ
れる機能のセットをサポートする任意のカスタム設計の
ゲートアレイがステーションの役割を果たし得、マイク
ロバス２１８に接続され得ることが可能である。

【００４４】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）０２２０およびｕＳＢＣ１２２２は、マイクロバ
ス２１８を介してステーションの動作を制御する専用Ｒ
ＩＳＣマイクロプロセッサである。ｕＳＢＣは、高速ス
タティックランダムアクセスメモリ（ＳＲＡＭ）である
制御記憶２２４に記憶される命令ストリームを実行す
る。命令ストリームはシステム初期設定時に制御記憶２
２４へ書込まれる。命令ストリームはライン２２６で制
御記憶２２４からｕＳＢＣ０２２０によってフェッチ
される。同じ命令ストリームがライン２２８で制御記憶
２２４からｕＳＢＣ１２２２によってフェッチされ
る。第１のマイクロプロセッサｕＳＢＣ０２２０はマス
タであり、第２のマイクロプロセッサｕＳＢＣ１２２
２はスレーブである。マスタおよびスレーブは同じ命令
を同時に実行するが、マスタのマイクロプロセッサだけ
がマイクロバス２１８にデータを書込む。スレーブのマ
イクロプロセッサｕＳＢＣ１２２２によって行なわれ
た動作の結果はライン２３０でマスタのマイクロプロセ
ッサｕＳＢＣ０２２０に送られ、そこでプログラム制
御のいかなる考えられ得るエラーまたは損失をも検出す
るためにその結果はマスタのマイクロプロセッサｕＳＢ
Ｃ０によって行なわれた動作の結果と比較される。ｕＳ
ＢＣは３つの別々の組のラインつまりアドレスライン２
３２および２３４、データライン２３６および２３８な
らびに制御ライン２４０および２４２でマイクロバス２
１８に接続する。

【００４５】マイクロバス２１８は、ステーションと通
信するためにｕＳＢＣによって使用されかつステーショ
ン間でデータを転送するための双方向バスである。それ
はｕＳＢＣからステーションにあるハードウェアレジス
タおよびデジグネータへのアクセスを与える。保守クロ
ック制御（ＭＴＣＣ）ゲートアレイ２４４は、マイクロ
シーケンサバス制御装置システム２００のすべてのコン
ポーネントのための障害検出、クロック分配および制
御、ならびにシステムリセット／回復のような保守動作
を与える。ＭＴＣＣはバス可能化ラインを駆動し、それ
によってｕＳＢＣ２２０、２２２およびステーションは
マイクロバス２１８でデータを駆動する。

【００４６】ＩＩＩ．マイクロバスマイクロバス２１８はマイクロシーケンサバス制御装置
（ｕＳＢＣ）とステーションとの間に通信経路を設ける
双方向バスである。マイクロバスはデータライン２３
２、アドレスライン２３６および様々な制御ライン２４
０からなる。バスのアドレス部分は８つまでのステーシ
ョンをアドレス指定することができる。ステーションと
ｕＳＢＣとはマイクロバスを通して互いの間でデータを
送信および受信する。マイクロバスは３６ビットデータ
バス（ＤＭ）または３２ビットデータバス（ＨＩＡ）の
どちらにも適応可能である。データバスが３６ビットま
たは３２ビットのどちらの語をサポートしているかによ
って、マイクロバスに対するパリティチェックのモード
は異なる。

【００４７】マイクロバスのタイミングは、バスで送信
されるデータが送信機から受信機に伝搬するのにかかる
クロックサイクルによって規定される。この時間は３つ
のマシーンクロックサイクルである。データ移動装置
（ＤＭ）でのクロックサイクルは２２．５ナノ秒なの
で、ＤＭのための送信時間は６７．５ナノ秒である。ホ
ストインタフェースアダプタ（ＨＩＡ）でのクロックサ
イクルは２５ナノ秒であるので、ＨＩＡのための送信時
間は７５ナノ秒である。

【００４８】Ａ．双方向信号図８はマイクロバスのデータおよびデータパリティ経路
を示すブロック図である。ｕＳＢＣ２２０、２２２とス
テーション２０２、２０４、２０６、２０８、２１０、
２１２、２１４、２１６との間のデータ経路２４６は３
６ビットからなる。データパリティ経路２４８は２つの
ビットからなる。データおよびデータパリティは、ｕＳ
ＢＣからステーションへ、またはステーションからマイ
クロシーケンサバス制御装置（ｕＳＢＣ）へ送信可能で
ある。図９は、マイクロシーケンサバス制御装置システ
ム２００がデータ移動装置４８であるときの、マイクロ
バス２１８のデータ経路のためのパリティ領域を示す。
フル３６ビットはデータ転送の目的のために用いられ、
データパリティビット０２５０はデータビット０−１
７２５２の奇数パリティを表わし、データパリティビ
ット１２５４はデータビット１８−３５２５６の奇
数パリティを表わす。図９において、ビット０は最上位
ビット（ＭＳＢ）であり、ビット３５は最下位ビット
（ＬＳＢ）である。

【００４９】図１０は、マイクロシーケンサバス制御装
置システム２００がホストインタフェースアダプタ５２
であるときの、マイクロバス２１８のデータ経路のため
のパリティ領域を示す。使用可能な３６ビットのうちの
３２ビットのみがデータ転送の目的で用いられ、データ
パリティビット０２５８はオリジナルのデータビット
４−１９２６０の奇数パリティを表わし、データパリ
ティビット１２６２はデータビット２０−３５２６
４の奇数パリティを表わす。こうして、３６ビット転送
は３２ビットの表現にマップされる。図１０においては
ビット４がＭＳＢであり、ビット３５がＬＳＢである。

【００５０】Ｂ．ｕＳＢＣからステーションへの信号１．アドレスおよびアドレスパリティ信号図１１はマイクロバスのアドレスおよびアドレスパリテ
ィ経路を示すブロック図である。データを読出しまたは
データ書込むステーションおよびレジスタを選択するた
めに、各マイクロシーケンサバス制御装置（ｕＳＢＣ）
は独立してマイクロバス２１８にアドレス２６６の１１
ビットを出力することができる。バスを駆動するため
に、各ｕＳＢＣは４つのステーションを駆動する。ｕＳ
ＢＣ０２２０はそれぞれ２０２、２０４、２０６およ
び２０８とラベル付けされるステーション１、２、３お
よび４のためのアドレスを駆動し、ｕＳＢＣ１２２２
はそれぞれ２１０、２１２、２１４、２１６とラベル付
けされるステーション５、６、７および８のためのアド
レスを駆動する。各アドレスに対応するアドレスパリテ
ィビット２６８もさらにマイクロバスに出力される。こ
のアドレスパリティビットはアドレス２６６の奇数パリ
ティを表わす。

【００５１】図１２は、マイクロバスのアドレスのため
のパリティ領域がどのように分配されるかを示すブロッ
ク図である。ｕＳＢＣ０２２０は示されるように４つ
のステーションをアドレス指定する。実際にそれらの４
つのステーションにアドレスを送っているのはｕＳＢＣ
０であるが、ｕＳＢＣ１２２２もｕＳＢＣ０２２０
が出力しているのと同じアドレスを同時に発生する（ｕ
ＳＢＣは同じマイクロコード命令ストリームを同時に実
行することを想起されたい）。ｕＳＢＣ１２２２は、
それぞれ２０２、２０４、２０６および２０８とラベル
付けされるステーション１、２、３および４のためのア
ドレスパリティビット２６８を計算する。同様に、ｕＳ
ＢＣ０２２０は、ｕＳＢＣ１２２２によってアドレ
ス指定される、２１０、２１２、２１４および２１６と
それぞれラベル付けされるステーション５、６、７およ
び８のためのアドレスパリティビット２６８を計算す
る。

【００５２】このような他のパリティチェック機構は２
つのマイクロプロセッサの間に別レベルのパリティチェ
ックを与える。図１３は、マイクロシーケンサバス制御
装置システム２００によって行なわれる２つのレベルの
アドレスパリティチェックを示すブロック図である。レ
ベル１で、アドレスパリティがｕＳＢＣ０２２０内で
発生され、アドレスが正しく発生されたかどうかを判断
するためにチェックされる。アドレスが正しく発生され
なかった場合はパリティエラーが生じる。これが起こる
と、ｕＳＢＣは所望されるステーションへのデータの送
信を抑止する。レベル２で、受信ステーションが受取っ
たアドレスが正しいかどうかを判断するために、受信ス
テーションにおいてパリティチェックが行なわれる。こ
うして、レベル１はアドレス「発生」エラーをチェック
し、レベル２はアドレス「送信」エラーまたはｕＳＢＣ
が互いに同期から外れるために起こる論理上のエラーを
チェックする。

【００５３】このレベル２パリティチェックは、ｕＳＢ
Ｃ１２２２にｕＳＢＣ０２２０が発生するのと同一
のアドレス２６６を発生するよう要求することによって
達成される。ｕＳＢＣ１２２２はアドレスからアドレ
スパリティ２６８を発生してそれをｕＳＢＣ０２２０
がアドレス指定したステーションへ送る。ステーション
はそれから、ｕＳＢＣ０２２０から受信したアドレス
２６６をｕＳＢＣ１２２２から受信したアドレスパリテ
ィビット２６８と比較することによって、アドレスパリ
ティエラーが発生したかどうかを判断する。このパリテ
ィの分配機構は、アドレス送信エラー検出のための、別
のレベルの保証を与える。

【００５４】図１４はマイクロバス２１８のためのアド
レスのフォーマットを示す。ビット０−２に記憶される
ステーションセレクタフィールド２７０は８つのステー
ションのうちの１つをアドレス指定するために用いられ
る。ビット３に記憶されるベース付きアドレス指定ビッ
トフィールド２７２は考えられ得る２つの操作モード、
つまりクリアの場合の直接アドレス指定またはセットさ
れている場合のベース付きアドレス指定の１つを選択す
るために用いられる。直接アドレス指定は、特定のアド
レス指定構造を有さない、ステーションのレジスタおよ
びデジグネータをアドレス指定するために用いられる。
ステーションが直接アドレス指定モードおよびベース付
きアドレス指定モードの両方に対応するよう設計されて
いる場合は、直接アドレス指定は１２８までのレジスタ
および／またはデジグネータを許容する。ステーション
がベース付きアドレス指定モードを有さない場合は、２
５６までのレジスタおよび／またはデジグネータをアド
レス指定できる。ベース付きアドレス指定はレジスタス
タックを参照するために用いられ、バッファのアドレス
指定を１２８のレジスタの深さまで可能にする。マイク
ロバス２１８は３２または３６ビットのいずれかの広さ
であるので、ステーション上の考えられ得るアドレス指
定可能なレジスタの数は、Ｎが３２または３６のいずれ
の場合にも、２^*Ｎという大きさにまでなり得る。ビッ
ト４−１０に記憶されるレジスタバッファインデックス
フィールド２７４は、選択されたステーション内のどの
レジスタまたはデジグネータを参照するべきかを示す。

【００５５】２．ソース信号図１５はマイクロバスのソースおよびバスビジー信号を
示すブロック図である。８個のソース（ＳＲＣ）信号２
７６、２７８、２８０、２８２、２８４、２８６、２８
８、および２９０が存在する。これは各ステーションに
つき１つである。ＳＲＣ信号は、ｕＳＢＣによって、そ
れがステーションに位置づけられたレジスタまたはデジ
グネータからの命令オペランドをフェッチする命令を実
行するときに発生される。

【００５６】３．バスビジー信号図１５はマイクロバスのソースおよびバスビジー信号を
示す。８個のバスビジー信号２９２、２９４、２９６、
２９８、３００、３０２、３０４および３０６が存在
し、これは各ステーションにつき１つである。バスビジ
ー信号はｕＳＢＣによって、ＳＲＣ命令を実行している
ときに活性化される。ＳＲＣ命令によってアドレス指定
されたものを除くすべてのステーションが、バスビジー
信号を受取る。信号はステーションに対し、マイクロバ
ス２１８が現在使用中であるためにデータの送信ができ
ないということを示す。このようにして、ｕＳＢＣはＳ
ＲＣ命令によってアドレス指定されていないステーショ
ンが誤って（ハードウェアの誤動作のために）マイクロ
バスにデータを送信してしまうことが、起こらないこと
を保証する。

【００５７】４．データ宛先信号図１６はマイクロシーケンサバス制御装置からマイクロ
バスへ出力される５つの制御信号を示すブロック図であ
る。各ｕＳＢＣから、１つのデータ宛先（ＤＳＴ）信号
が出力される。ｕＳＢＣ０２２０は、データ宛先信号
３０８でそれぞれ２０２、２０４、２０６、２０８とラ
ベル付けされたステーション１、２、３、および４を駆
動する。ｕＳＢＣ１２２２はデータ宛先信号３１０で
それぞれ２１０、２１２、２１４、２１６とラベル付け
されたステーション５、６、７、８を駆動する。データ
宛先信号はｕＳＢＣによって、データをステーション内
のレジスタまたはデジグネータに記憶する命令を実行し
ているときに活性化される。この信号はステーションに
対し、ｕＳＢＣがそのステーションにデータ経路を介し
ていくらかのデータを送ろうとしているということを示
す。

【００５８】５．ラッチセット信号図１６にはまた、各マイクロシーケンサバス制御装置
（ｕＳＢＣ）から１つ出力されるラッチセット信号が示
される。ｕＳＢＣ０２２０は、ラッチセット信号３１
２でそれぞれ２０２、２０４、２０６、および２０８と
ラベル付けされたステーション１、２、３、および４を
駆動する。ｕＳＢＣ１２２２は、ラッチセット信号３
１４でそれぞれ２１０、２１２、２１４、および２１６
とラベル付けされたステーション５、６、７、および８
を駆動する。ラッチセット信号はｕＳＢＣによって、ス
テーションに位置づけられたデジグネータの状態をセッ
トするセット／クリア（ＳＴＣＬ）を実行しているとき
に発生される。

【００５９】６．ラッチクリア信号各マイクロシーケンサバス制御装置（ｕＳＢＣ）から、
１つのラッチクリア信号が出力される。ｕＳＢＣ０２
２０はラッチクリア信号３１６で、それぞれ２０２、２
０４、２０６、および２０８とラベル付けされたステー
ション１、２、３、および４を駆動する。ｕＳＢＣ１
２２２はラッチクリア信号３１８でそれぞれ２１０、２
１２、２１４、および２１６とラベル付けされたステー
ション５、６、７、および８を駆動する。ラッチクリア
信号はｕＳＢＣによって、ステーションに位置づけられ
たデジグネータの状態をクリアするセット／クリア（Ｓ
ＴＣＬ）命令を実行しているときに発生される。

【００６０】７．外部条件分岐信号各マイクロシーケンサバス制御装置（ｕＳＢＣ）から、
１つの外部条件分岐信号が出力される。ｕＳＢＣ０２
２０は外部条件分岐信号３２０で、２０２、２０４、２
０６、および２０８とそれぞれラベル付けされたステー
ション１、２、３、および４を駆動する。ｕＳＢＣ１
２２２は外部条件分岐信号３２２で、２１０、２１２、
２１４、および２１６とそれぞれラベル付けされたステ
ーション５、６、７、および８を駆動する。外部条件分
岐信号はｕＳＢＣによって、ステーションに位置するア
ドレス指定されたデジグネータの状態をテストする外部
分岐（ＢＲＣＨ）命令を実行するときに発生される。テ
ストされたデジグネータの状態は、命令ストリームの実
行中に分岐が行なわれるかどうかを決定するために用い
られる。

【００６１】８．ロックバス信号最後に、図１６では各マイクロシーケンサバス制御装置
（ｕＳＢＣ）から１つのロックバス信号が出力されるこ
とが示される。ｕＳＢＣ０２２０はロックバス信号３
２４で２０２、２０４、２０６、および２０８とそれぞ
れラベル付けされたステーション１、２、３、および４
を駆動する。ｕＳＢＣ１２２２はロックバス信号３２
６で２１０、２１２、２１４、および２１６とそれぞれ
ラベル付けされたステーション５、６、７、および８を
駆動する。ロックバス信号はｕＳＢＣによって、どのス
テーションもマイクロバス２１８にアクセスしないよう
にするために発生される。

【００６２】Ｃ．ステーションからｕＳＢＣへの信号１．継続信号図１７は各ステーションからマイクロシーケンサバス制
御装置へ４つの制御信号が出力されることを示す。各ス
テーションは、「肯定応答」信号に類似の継続信号を出
力する。ステーション２０２、２０４、２０６、２０
８、２１０、２１２、２１４、および２１６は、それぞ
れ継続信号３２８、３３０、３３２、３３４、３３６、
３３８、３４０、および３４２を出力する。継続信号は
２つの状況において用いられる。第１の状況は、ｕＳＢ
Ｃが（データ宛先信号３１０を介して）ステーションに
データを送る場合である。データがステーションによっ
て受取られると、ステーションは継続信号を活性化す
る。第２の状況は、ｕＳＢＣが（ソース信号を介して）
ステーションからのデータを要求する場合である。デー
タが読出される準備ができると、ステーションは継続信
号を活性化する。継続信号はまた、選択されたステーシ
ョンがタスクを実行している間他のステーションの作業
をロックアウトする。ｕＳＢＣは同時に各ステーション
からの継続信号をモニタして誤った信号を検出し、誤っ
た継続信号が検出されるとすべての動作を停止する。

【００６３】２．外部分岐条件信号図１７に示されるように、各ステーションは外部分岐条
件信号をも出力する。ステーション２０２、２０４、２
０６、２０８、２１０、２１２、２１４、および２１６
は、外部分岐条件信号３４４、３４６、３４８、３５
０、３５２、３５４、３５６、および３５８をそれぞれ
出力する。外部分岐条件信号は、アドレス２６６によっ
て特定されるデジグネータの論理レベルを示す。アドレ
ス指定されたデジグネータがセットされていれば、外部
分岐条件信号は論理ローであり、アドレス指定されたデ
ジグネータがクリアされていれば、信号は論理ハイであ
る。外部分岐条件信号により、ｕＳＢＣは条件付き外部
分岐命令を実行するときにどの経路をとればいいか判断
できる。

【００６４】３．ステーションアボート信号各ステーションはまた、ステーションアボート信号をも
出力する。ステーション２０２、２０４、２０６、２０
８、２１０、２１２、２１４、および２１６は、それぞ
れステーションアボート信号３６０、３６２、３６４、
３６６、３６８、３７０、３７２、および３７４を出力
する。ステーションアボート信号はハードウェアの故障
が検出されると各ステーション内のロジックによって発
生される。ロジックは、マイクロバス２１８がデータの
受信と送信とを同時に行なおうとしてしまう故障が生じ
たときにそれを検出する。またこのロジックは、正しく
ないステーションがアドレス指定されたとき、またはス
テーション内の正しくないアドレスが特定されてしまっ
たときにもこれを検出する。いずれの場合が生じても、
マイクロバス２１８に誤ったデータが送信されるまたは
受取られる結果になるであろう。いかなるエラーが起こ
った場合にも、ｕＳＢＣはデータ経路２４６を不能化し
てコンポーネントの損傷を防ぎ、かつ誤まったデータが
マイクロバス２１８に送信されることを防ぐ。

【００６５】図１８はステーションアボート検出ロジッ
クの図である。ステーションアボート信号３６０を活性
化させる条件は３つある。第１の条件は、活性のソース
信号２７６と活性のバスビジー信号２９２とが検出され
ることである。ステーションアボートロジックは、他の
ステーションの１つまたはｕＳＢＣの１つがマイクロバ
ス２１８に何らかのデータを与えているのと同時にステ
ーションがデータを出力しているかどうかを判断する。
マイクロバスが使用中のときにステーションがデータを
出力しようとしている場合、２つの異なったステーショ
ンが同時にマイクロバスへのアクセスを試みることとな
り、競合が起こる。このエラーは、ソース信号２７６と
バスビジー信号２９２とを「ＡＮＤ」ゲート３９２に結
合することによって検出される。

【００６６】第２の条件は、アドレス２６６（アドレス
デコードロジック３９４によってデコードされる）がそ
のステーションをアドレス指定しているときに、不活性
のバスビジー信号２９２と活性のデータ宛先信号３０８
とが検出されることである。データを受取るためには、
マイクロバス２１８はバスビジー信号が活性であるとい
うことを示さなければならない。なぜなら、ステーショ
ンがデータを受取るためには、そのステーションがアド
レス指定されているときにステーションが受取るべき幾
らかのデータがマイクロバスになければならないからで
ある。バスビジー信号は、ソース信号が存在するときと
は反対のロジックレベルになければならないということ
に注意されたい。ソース信号２７６が活性化されている
ときにはマイクロバス２１８には何もあってはならな
い。ステーションがマイクロバスにアクセスしようとし
ているからである。逆に、データ宛先信号３０８が活性
化されているときにはマイクロバスに幾らかのデータが
なければならない。ステーションがデータを受取ろうと
しているからである。このエラーは、アドレス２６６、
データ宛先信号３０８、およびバスビジー信号２９２の
反転を「ＡＮＤ」ゲート３９６に結合することによって
検出される。

【００６７】第３の条件は、アドレス２６６がそのステ
ーションをアドレス指定していないときにソース信号２
７６が生じることである。ステーションアボートロジッ
クは、ステーションがアドレス指定されていないときに
データを出力するようにステーションが要求されている
かどうかを判断する。アドレス指定されていないときに
データを出力するようにステーションが要求されていれ
ば、これはｕＳＢＣの内部アドレス指定の故障、または
マイクロバス２１８のアドレス指定の故障のいずれかが
起こったということである。このエラーは、ソース信号
２７６をアドレス２６６の反転とともに「ＡＮＤ」ゲー
ト３９８に結合することによって検出される。３つのエ
ラーのうちどの１つをも検出するために、３つのエラー
チェックの結果が「ＯＲ」ゲート４００に結合される。
その結果は、ステーションアボート信号３６０として出
力される。

【００６８】４．ステーションエラー信号図１７に戻って、各ステーションはステーションエラー
信号を出力する。ステーション２０２、２０４、２０
６、２０８、２１０、２１２、２１４、および２１６
は、それぞれステーションエラー信号３７６、３７８、
３８０、３８２、３８４、３８６、３８８、および３９
０を出力する。ステーションエラー信号は、マイクロバ
スステーション制御に関連のハードウェア内に故障が検
出されると、ステーションによって発生される。

【００６９】ＩＶ．制御記憶図７に戻って、制御記憶２２４はｕＳＢＣ０２２０お
よびｕＳＢＣ１２２２によって実行される命令を記憶
するのに用いられる。これらの命令は４４ビット幅であ
る。制御記憶２２４は実際にはＲＡＭであるが、リード
オンリメモリ（ＲＯＭ）として用いられる。制御記憶は
７つのＳＲＡＭチップからなる。各ＳＲＡＭは３２＊１
０２４（Ｋ）８ビットバイトのデータを保持する。制御
記憶内に記憶されるデータの各単位は、４４ビットの命
令、命令のための８ビットのパリティ、および２ビット
のアドレスビットパリティ（偶数アドレスドライバに１
ビット、奇数アドレスドライバに１ビット）からなる。
７つのＳＲＡＭがあり、その各々が１バイト当り８ビッ
トを保持するので、７つのＳＲＡＭの各々に、各記憶単
位の一部が記憶されるならば、各記憶単位の記憶には合
計５６ビットが利用可能である。

【００７０】制御記憶２２４には、サポートコンピュー
タシステムにより保守経路（図示せず）を介してシステ
ムの初期設定時に命令がロードされている。パリティビ
ットとアドレスビットとはホストコンピュータシステム
１２によって計算され、各命令が記憶される際にそれに
付加される。後に、ｕＳＢＣ０２２０およびｕＳＢＣ
１２２２が命令を実行する際に、各命令は制御記憶か
らフェッチされ、そこからパリティ値が計算される。各
ｕＳＢＣはそれによって計算されたパリティ値を制御記
憶に記憶されたパリティチェックに照らし合わせて比較
する。少しでも食い違っていれば、制御記憶は壊れたも
のと仮定され、ｕＳＢＣ内に内部チェック条件が生じ
る。これはｕＳＢＣの処理にとって致命的なエラーであ
る。このエラーはＭＴＣＣ２４４に知らされ、処理は停
止される。

【００７１】Ｖ．マイクロシーケンサバス制御装置マイクロシーケンサバス制御装置（ｕＳＢＣ）は、マイ
クロシーケンサバス制御装置システム２００内でデータ
転送をモニタかつ制御する命令を実行する専用マイクロ
プロセッサである。図７を参照されたい。すべてのデー
タ操作が確実に二重チェックでベリファイされるように
するために、システム内には２つのｕＳＢＣがある。一
方をマスタ２２０、他方をスレーブ２２２とする。マイ
クロバス２１８にデータを駆動するのはマスタｕＳＢＣ
２２０のみであるが、ローディングを低減するためにア
ドレス信号２３６、２３８と制御信号２４０、２４２と
をマイクロバス２１８に駆動するのはマスタｕＳＢＣと
スレーブｕＳＢＣとの双方である。スレーブｕＳＢＣ２
２２は各命令の結果を別個のライン２３０でマスタｕＳ
ＢＣ２２０に送る。マスタｕＳＢＣはその後それが計算
した結果とこの値とを比較する。値が異なっていれば、
内部チェックエラー条件が生じたということである。す
なわち、プログラム制御が失われている。これは致命的
なエラーであって、ＭＴＣＣ２４４に知らされる。この
エラーのためにｕＳＢＣの処理は停止される。

【００７２】ｕＳＢＣ２２０および２２２は、３組の別
個になったラインを介してマイクロバス２１８とインタ
フェースする。再び図７を参照されたい。アドレスライ
ン２３６および２３８は１１ビットを含む。データライ
ン２３２および２３４はマイクロシーケンサバス制御装
置システム２００がデータ移動装置（ＤＭ）４８であっ
た場合には３６ビットに加えて、２つのパリティビット
を含む。データラインはマイクロシーケンサバス制御装
置システムがホストインタフェースアダプタ（ＨＩＡ）
５２であった場合には３２ビットに加えて、２つのパリ
ティビットを含む。制御ライン２４０、２４２は１１ビ
ットを含む。ｕＳＢＣはマイクロバスに接続されていて
もステーションとは考えられないということに注意され
たい。さらに、スレーブｕＳＢＣの送信機は不能化され
ているので、スレーブｕＳＢＣはマイクロバス２１８か
らのデータを受取ることができるだけである。

【００７３】ｕＳＢＣはまた、初期設定および保守機能
のためのＭＴＣＣ２４４やｕＳＢＣの順次的な要素を制
御する信号を受取るクロック回路ともインタフェースす
る。

【００７４】Ａ．ｕＳＢＣアーキテクチャ図１９はマイクロシーケンサバス制御装置の主要コンポ
ーネントを示すブロック図である。命令デコードロジッ
ク４０１は制御記憶２２４から命令をフェッチし、その
命令をデコードしてどのコマンドが要求されているか、
そのコマンドをどのオペランドで実行すべきか、および
オペランドをステーションのうちの１つからフェッチす
るかまたは１つに結果を書込む場合であればどのステー
ションに対して行なうかを判断する。算術、論理および
シフトロジック４０２が、オペランドに対し算術、論
理、またはシフト動作を実行することによって、要求さ
れたコマンドを行なう。オペランドは１つ以上の内部レ
ジスタ４０３または局所記憶メモリ４０４からフェッチ
される。コマンド実行の結果はマイクロバス２１８の動
作を制御するステーション作業ロジック４０５、および
内部のまたはスレーブマイクロプロセッサのいかなるエ
ラーをも検出するエラー検出ロジック４０６に送られ
る。最後に、分岐制御ロジック４０７が、マイクロバス
２１８を介してステーションから受取られる信号、なら
びに算術、論理、およびシフト４０２のコマンド実行の
結果を調べることによって命令制御の流れを決定する。

【００７５】図２１〜２４からなる図２０は、マイクロ
シーケンサバス制御装置のアーキテクチャを示す詳細図
である。制御記憶２２４はｕＳＢＣによって実行される
べき命令を保持する。制御記憶２２４はバス制御ロジッ
ク４０８によって制御される双方向ライン２２６を介し
てｕＳＢＣによってアクセスされる。バスアドレスレジ
スタ４０７は、もしあれば、命令によって特定されるデ
ジグネータのアドレスを保持する。プログラムカウンタ
４０９は制御記憶２２４からフェッチされるべき命令の
アドレスを保持するレジスタである。命令は制御記憶２
２４における示された位置から取出され、後の処理のた
めに命令レジスタ４１０内に記憶される。ほとんどの命
令に関しては、プログラムカウンタ４０９は次に増分さ
れて制御記憶内にある次に実行すべき命令をアドレス指
定する。マルチプレクサ（ＭＵＸ）４３９はプログラム
カウンタ４０９への入力を制御する。入力は、プログラ
ムカウンタそのものと、命令レジスタ４１０と、分岐ロ
ジック４４０とから受取られる。命令がそこからフェッ
チされる制御記憶におけるアドレスは、ライン４１２を
介して局所記憶書込レジスタ（ＬＳＷ０）４１３（図２
２参照）内のジャンプ履歴ロジック４１１によって退避
され、続いて局所記憶４１４に書込まれる。

【００７６】局所記憶４１４は命令を実行するのに用い
るためにｕＳＢＣ内部のデータを記憶する。局所記憶４
１４は１０２４個の３６ビットワードを保持する。これ
は、４つの専用レジスタの１つからデータを読出す、ま
たはそこにデータを書込むためのアドレスを記憶するこ
とによってアクセスされる。これらのレジスタはアドレ
ス読出０４１５、アドレス読出１４１６、アドレス
書込０４１８、およびアドレス書込１４２０であ
る。局所記憶メモリロケーションは、算術論理ユニット
（ＡＬＵ）、ＭＯＶＥ命令、およびＳＨＩＦＴ命令（後
述）によって、ｕＳＢＣの汎用レジスタへの参照よりも
素早くアクセスされ得る。それにより、ｕＳＢＣは局所
記憶が利用可能でない場合よりも高速に命令の処理を行
なうことができる。局所記憶４１４は４ポートＲＡＭセ
ルとして実現される。４ポートＲＡＭセルにより、２つ
の読出ポートと２つの書込ポートとを介してメモリへの
同時アクセスが可能となる。図２５は、局所記憶メモリ
ロケーションの割当を示す。この実施例で実現される命
令は局所記憶４１４を用いて、作業制御ブロック（ＡＣ
Ｂ）バッファ４２２、専用変数４２４、汎用変数４２
６、および予め規定された定数４２８を保持する。ｕＳ
ＢＣのハードウェアロジックは局所記憶４１４を用い
て、分岐テーブル４３０、コール／リターンスタック４
３２、およびジャンプ履歴テーブル４３４を保持する。
これらのデータエントリの各々の、局所記憶アドレス領
域（０〜３ＦＦのすべて）が、図２５においては１６進
数のフォーマットで示される。

【００７７】図２１に戻って、退避プログラムカウンタ
４３６は実行されるべき現在のマイクロコード命令が記
憶される制御記憶２２４内のアドレスを保持するレジス
タである。そこには、ライン４４１を介して現在のプロ
グラムカウンタ４０９、現在の退避プログラムカウンタ
４３６、または分岐ロジック４４０の出力から、ＭＵＸ
４３７によって選択された値がロードされる。退避プロ
グラムカウンタ４３６はまた、ジャンプ履歴ロジック４
０８によって局所記憶４１４内に記憶される。ジャンプ
履歴テーブル４３４はプログラムカウンタ制御における
一番最近の、６４個の追跡された変化を保持する。退避
プログラムカウンタ４３６の内容はまた、ライン４３８
を介してＭＵＸ５０４にも送られる。現在の命令が分岐
命令の場合、分岐条件が満たされているかどうかを分岐
ロジック４４０（図２３参照）が判断し、満たされてい
れば、分岐ロジック４４０は分岐先の命令のアドレスを
ライン４４１を介してＭＵＸ４３９に送り、その後プロ
グラムカウンタ４０９内に記憶させる。これにより、次
にフェッチされる命令は、次の順次的命令ではなく分岐
アドレスに記憶される命令となる。分岐条件の評価は、
分岐命令が外部分岐命令であった場合、外部分岐検出ロ
ジック４４４を介して外部分岐条件信号４４３を読出す
ことを含む。分岐命令が内部分岐命令であった場合は、
内部分岐検出ロジック４４５からの入力を受取ることを
含む。また、分岐命令がテーブル分岐命令であった場合
は、アキュムレータ４４２からの入力を受取ることを含
む。

【００７８】命令レジスタ４１０内に記憶される命令
は、２組のロジックによって処理される。コマンドデコ
ードロジック４４６は、命令によって示されるのがどの
種類のコマンドであるかを判断し、命令に含まれるデー
タおよび制御情報をライン４５０を介して算術論理ユニ
ット（ＡＬＵ）４４８に、およびライン４５４を介して
ステーション作業制御ロジック４５２（図２４参照）に
送る。ステーションデコードロジック４５６は、必要で
あれば、命令によって参照されるのがどのステーション
かを決定する。ステーションデコードロジック４５６に
よって得られたステーション識別情報は、ライン４５８
を介してＭＵＸ４６０に送られる。このステーション識
別情報は、現在の命令の実行の結果として、どの継続信
号（１〜８）４６２（図２４参照）の活性化が予期され
るかを選択するのに用いられる。ステーションデコード
ロジック４５６はまた、ステーション識別情報をライン
４６４を介してステーション作業制御ロジック４５２に
直接送ることもする。

【００７９】即値移動データレジスタ４６６（図２１参
照）は、ｕＳＢＣ内部レジスタ、外部レジスタ、または
局所記憶４１４に転送されるべきデータを保持する。即
値移動データ４６６は命令レジスタ４１０内に記憶され
た命令から得られる。

【００８０】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）は、命令の処理中に用いられる様々な内部レジスタ
を含む。命令のためのオペランドデータは、局所記憶４
１４から読出され、汎用レジスタＡ（ＲＥＧＡ）４６８
（図２２参照）内に記憶される。オペランドデータを操
作するために、マスク／マージビットパターンが局所記
憶４１４から読出され、マスク／マージレジスタ（ＭＭ
ＲＧ）４７０内に記憶される。バス受取レジスタ（ＢＵ
ＳＲ）４７２（図２１参照）は、外部読出の結果ライン
４７４を介してマイクロバスから受取られるデータを保
持する、３６ビットレジスタである。これは、マイクロ
バス２１８によって書込まれ得るただ１つのｕＳＢＣレ
ジスタである。ｕＳＢＣの外部のステーションにおける
レジスタを読出す動作の実行中、それによってもたらさ
れるデータはＢＵＳＲ４７２に入れられる。これはその
後、局所記憶４１４に移動されるか、または命令のため
のオペランドとして用いられる。アキュムレータ（ＡＣ
Ｃ）４４２（図２３参照）は、命令の実行後ＡＬＵ４４
８の結果を保持する３６ビットレジスタである。これは
ｕＳＢＣからマイクロバス２１８へデータを出力できる
唯一のレジスタである。したがって、外部レジスタまた
はデジグネータの書込はすべてＡＣＣ４４２を用いるも
のである。

【００８１】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）によって用いられる専用レジスタは他に６個ある。
局所記憶ベースレジスタ（ＬＳＢＲ）４７６は、局所記
憶４１４のベース付きアドレス指定に用いられる６ビッ
トレジスタである。ベース付きアドレス指定が選択され
ると、ｕＳＢＣはＬＳＢＲ４７６の内容を局所記憶アド
レスの１０ビットのうち上位６ビットとして用い、下位
４ビットを命令から得る。命令は、ベース付きアドレス
指定を用いて局所記憶４１４内のＡＣＢバッファ４２２
にアクセスする。保守データ出力レジスタ（ＭＤＯＲ）
４７８が、致命的なエラーおよび致命的でないエラーを
報告するのに用いられる。これは３２ビットダイナミッ
クスキャン／セットレジスタであって、ＭＴＣＣ２４４
を介してファイルキャッシュシステム１８の保守処理に
接続される。保守データ入力レジスタ（ＭＤＩＲ）４８
０は３２ビットダイナミックスキャン／セットレジスタ
であって、ＭＴＣＣ２４４を介してファイルキャッシュ
システム１８の保守処理の制御下に置かれる。ＭＤＩＲ
は保守によってｕＳＢＣにメッセージを送るのに用いら
れる。

【００８２】フラグレジスタ（ＦＬＧＲ）４８２は、ハ
ードウェアフラグレジスタである。これは、個別にテス
トされ、セットされ、そしてクリアされる１６ビットを
含む。１つの命令でこれらのフラグを幾つでもセット／
クリアすることができる。フラグは分岐条件インジケー
タとしても用いられる。ソースインデックスレジスタ
（ＳＩＸＲ）４８４および宛先インデックスレジスタ
（ＤＩＸＲ）４８６は、外部レジスタをインデックス付
けするために、および内部ループカウンタとして用いら
れる１４ビットレジスタである。ＳＩＸＲ４８４は局所
記憶４１４からの読出要求をインデックス付けするのに
用いられ、ＤＩＸＲ４８６は局所記憶４１４への書込要
求をインデックス付けするのに用いられる。これらのレ
ジスタは多くの命令の実行の一部として自動的に増分さ
れ得る。したがってこれらは有用かつ効果的なループカ
ウンタである。

【００８３】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）は２つの主要なロジックの処理グループを含む。シ
フト／マスク／マージユニットはすべてのシフト動作な
らびにオペランドのマスキングおよびマージングを行な
う。シフトロジック４８８は、示されるように上述のレ
ジスタの１つの内容を、ＭＵＸ４９０およびＭＵＸ４９
１を介しての入力データとして選択する。シフト方向や
長さなどのシフト制御が、コマンドデコードロジック４
４６から得られる。シフト動作の結果はマスクロジック
４９２に送られる。マスクロジック９４２はライン４９
４を介してＭＭＲＧレジスタ４７０からマスクビットパ
ターンを表わす入力データをも得る。マスクロジック４
９２の結果はマージロジック４９６に送られる。マージ
ロジック４９６は、ライン４９８を介してＲＥＧＡ４６
８から、またはＭＵＸ４８９によってマルチプレクスさ
れた内部レジスタの１つから、局所記憶４１４内のアド
レスを表わす入力データをも受取る。マージロジック４
９６はライン４９４を介してＭＭＲＧレジスタからマー
ジビットパターンを得る。シフト／マスク／マージ動作
の結果は、ライン５０２およびＭＵＸ５０４を介してア
キュムレータ４４２に送られる。

【００８４】ＡＬＵ４４８はすべての算術および論理演
算を行なう。これはファイルキャッシュシステム１８に
おいてｕＳＢＣがＤＭ４８上にあるかＨＩＡ５２コンポ
ーネント上にあるかに応じて、３２ビットのデータワー
ドか３６ビットのデータワードかのどちらかを処理す
る。ＡＬＵ４４８はＭＵＸ４８９を介して内部レジスタ
およびＲＥＧＡ４６８のうち１つ、またはライン４９４
を介してＭＭＲＧ４７０から、オペランドデータを選択
する。これはまた、ライン４５０を介してコマンドデコ
ードロジック４４６からコマンド情報をも得る。算術ま
たは論理演算の結果はＭＵＸ５０４およびライン５０８
を介してアキュムレータ４４２（図２３参照）内に記憶
される。

【００８５】アキュムレータ４４２は４つの可能なソー
スからＭＵＸ５０４を介して記憶すべきデータを選択す
る。第１のソースはライン４３８を介してデータを送る
退避プログラムカウンタ４３６である。退避プログラム
カウンタ４３６からのデータは実行されている命令のア
ドレスを表わす。第２のソースはライン５０８を介して
のＡＬＵ４４８からの出力である。第３のソースはライ
ン５１２を介して命令からの即値移動データまたは内部
レジスタの１つからのデータを送るＭＵＸ５１０であ
る。第４のソースはライン５０２を介してのシフト／マ
スク／マージロジックのグループからの出力である。

【００８６】アキュムレータ４４２の内容はライン５１
４を介して後続する命令の実行のためのオペランドとし
てＭＵＸ４９０によって選択されてもよい。アキュムレ
ータ４４２の内容はライン５１４を介して局所記憶４１
４内にも記憶されてよい。アキュムレータ４４２の内容
はまた、マイクロバス２１８に接続されたステーション
のレジスタにも書込まれてよい。バス制御ロジック５１
６は双方向マイクロバス２１８を介しての転送を制御す
る。

【００８７】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）がスレーブｕＳＢＣであった場合、アキュムレータ
４４２の内容はライン２３０を介してマスタｕＳＢＣに
送られ、マスタｕＳＢＣのアキュムレータに記憶されて
いる結果と比較される。チェッカロジック５１８は２つ
の値を比較し、２つの値が等しくなかった場合ｕＳＢＣ
停止ロジック５２０（図２２参照）に対し致命的エラー
を示す。その後ｕＳＢＣ停止ロジック５２０がマイクロ
プロセッサを停止させる。ステーションエラー５２２ま
たはステーションアボート５２４信号を介してステーシ
ョンの１つからエラーの表示が受取られた場合にも処理
は停止される。これらの信号はステーションエラー検出
ロジック５２５によって処理され、エラー表示はｕＳＢ
Ｃ停止ロジック５２０に送られる。次にロックバス信号
３２４が送られて、問題があるということを他のステー
ションに知らせる。複数継続エラー検出ロジック５２６
は、ライン５２８を介してＭＵＸ４６０からｕＳＢＣに
よって受取られる複数の継続信号に関するエラーを検出
する。そのようなエラーが起こると、ｕＳＢＣ停止ロジ
ック５２０はマイクロプロセッサを停止させる。最後
に、内部で故障が起こると、内部故障捕捉ロジック５２
９がエラーを検出し、ｕＳＢＣ停止ロジック５２０に知
らせる。

【００８８】データはマイクロバス２１８を介して語ま
たは半語モードのいずれかで受取られる。語モードで
は、データはｕＳＢＣのモード設定に従って３２ビット
または３６ビットのいずれかからなる。半語モードで
は、データはやはりｕＳＢＣのモード設定に従って１６
ビットまたは１８ビットのいずれかからなる。マイクロ
バス２１８を介して受取られたデータは半語信号５３２
の設定に応じてＭＵＸ５３０によって選択された後、バ
ス受取レジスタ４７２内に記憶される。半語信号が存在
する場合、バス受取レジスタ４７２に送られたデータに
おけるビットのうち下位の半分が０にされる。

【００８９】マイクロシーケンサバス制御装置（ｕＳＢ
Ｃ）は、バスビジーライン５３４を操作することによっ
てマイクロバス２１８を介してデータを送信していると
いうことをステーションに知らせる。バスビジーロジッ
ク５３６は、入力として、ライン４５４を介してコマン
ドデコードロジック４４６からのコマンド情報を、およ
びライン４５８を介してステーションデコードロジック
４５６からステーション識別情報を、受取る。バスビジ
ーロジック５３６はｕＳＢＣがアキュムレータ４４２か
らのデータをマイクロバス２１８を介してその特定のス
テーションに転送しているとき、対応するバスビジーラ
インをハイに設定する。

【００９０】マイクロバス２１８のハイレベル機能制御
は、ステーション作業制御ロジック４５２によって管理
される。ステーション作業制御４５２は８個のソース信
号５４０、データ宛先信号３０８、８個の外部条件分岐
信号３２０のうち４つ、ラッチセット信号３１２、およ
びラッチクリア信号３１６をセットしたりクリアしたり
することによってｕＳＢＣ／ステーション通信プロトコ
ルを実現する。バス待ちロジック５４８はそれがデータ
転送に利用可能でなければステーション作業制御４５２
がマイクロバス２１８にアクセスしようとはしないこと
を保証する。

【００９１】Ｂ．ｕＳＢＣ命令セットマイクロシーケンサバス制御装置（ｕＳＢＣ）の命令セ
ットは７つの命令を含む。

【００９２】１．移動（ＭＯＶＥ）命令ＭＯＶＥ命令は、レジスタから局所記憶４１４のメモリ
ロケーションへ、制御記憶２２４から局所記憶４１４ま
たはレジスタへ、もしくはアキュムレータ４４２からマ
イクロバス２１８に接続されたいずれかのステーション
におけるレジスタへ、データを移動するのに用いられ
る。図２６は、移動命令の一般的フォーマットを示す。
ＣＭＤフィールド（ビット０〜２）５５０は、０に等し
いとき、それがＭＯＶＥ命令であると特定する。Ｘフィ
ールド（ビット３）５５２はセットされているとき、イ
ンデックス付けされたアドレス指定モードが選択される
ということを示す。Ｉフィールド（ビット４）５５４は
セットされているとき、この命令のためのすべてのデー
タ参照が完了してから１だけ増分されるべきＳＩＸＲ４
８４をもたらす。ソースフィールド（ビット１８〜２
１）５５６はデータのレジスタソースを示す。示され得
るレジスタはＬＳＢＲ４７６、ＭＤＯＲ４７８、ＭＤＩ
Ｒ４８０、ＡＣＣ４４２、ＦＬＧＲ４８２、ＢＵＳＲ４
７２、ＳＩＸＲ４８４、およびＤＩＸＲ４８６である。
宛先フィールド（ビット３３〜４５）５５８はデータの
宛先を特定する。Ｍフィールド（ビット５）５６０はセ
ットされるとＭＯＶＥ命令が実行されるべきであるとい
うことを示す。Ｍフィールドがクリアされていれば、Ｎ
ＯＰ命令が行なわれる。

【００９３】Ｃフィールド（ビット６）５６２はセット
されると即値オペランドが命令のビット１４〜３１から
宛先フィールド（ビット３３〜４３）５５８によって特
定される局所記憶４１４アドレスに移動されるべきであ
ることを示す。Ｈフィールド（ビット８）５６４がセッ
トされていれば、即値オペランドは局所記憶４１４のメ
モリロケーションにおけるビット０〜１７にロードされ
る。Ｈフィールド５６４がクリアされていれば、即値オ
ペランドは局所記憶４１４のメモリロケーションにおけ
るビット１８〜３５にロードされる。ｕＳＢＣが３２ビ
ットモードで動作していれば、データはＨフィールド５
６４の設定に応じて、局所記憶４１２のメモリロケーシ
ョンにおけるビット４〜１７またはビット１８〜３５に
書込まれる。Ｃフィールド５６２がセットされており、
かつビット３３がセットされている場合、命令のビット
４１〜４３は、即値オペランドのレジスタ宛先を示す。
レジスタ宛先はＬＳＢＲ４７６、ＭＤＯＲ４７８、ＭＤ
ＩＲ４８０、ＡＣＣ４４２、ＳＩＸＲ４８４、またはＤ
ＩＸＲ４８６であってもよい。Ｄフィールド（ビット３
２）５６６は、ＭＯＶＥ命令のための宛先アドレスを得
るのに局所記憶のベース付きアドレス指定が用いられる
べきであるかどうかを示す。

【００９４】Ｅフィールド（ビット７）５６８は、クリ
アされていれば、内部レジスタの１つ（ＬＳＢＲ４７
６、ＭＤＯＲ４７８、ＭＤＩＲ４８０、ＡＣＣ４４２、
ＦＬＧＲ４８２、ＢＵＳＲ４７２、ＳＩＸＲ４８４、ま
たはＤＩＸＲ４８６）から局所記憶への移動を示す。Ｅ
フィールド５６８がセットされていれば、外部移動、す
なわち制御記憶２２４からの、またはステーションのレ
ジスタへのデータの移動を示す。ビット９〜１７５７
０および２２〜３１５７２は未使用である。

【００９５】２．外部ソース（ＸＳＲＣ）命令外部ソース命令は、ステーションに存在するレジスタか
らのデータを得るのに用いられる。図２７は外部ソース
命令のフォーマットを示す。ＣＭＤフィールド（ビット
０〜２）５７４は４に等しいとき、これがＸＳＲＣ命令
であると特定する。Ｘフィールド（ビット３）５７６は
セットされていれば、インデックス付けされたアドレス
指定モードが選択されていることを示す。Ｉフィールド
（ビット４）５７８はセットされていると、この命令の
ためのすべてのデータ参照が完了してからＳＩＸＲ４８
４が１だけ増分されるようにする。ビット５〜３２５
８０は未使用である。ソースアドレスフィールド（ビッ
ト３３〜４３）５８２はデータがそこから読出される外
部レジスタのアドレスを特定する。ソースアドレスのフ
ォーマットは図１４に示したようなものである。この命
令によってフェッチされるデータはＢＵＳＲ４７２に記
憶される。

【００９６】３．セット／クリア（ＳＴＣＬ）命令セット／クリア（ＳＴＣＬ）命令は、ｕＳＢＣの内部に
あるかステーション上に存在するかのいずれかであるデ
ジグネータをセットまたはクリアする。図２８は、セッ
ト／クリア命令のフォーマットを示す。ＣＭＤフィール
ド（ビット０〜２）５８４は２に等しい場合、これがＳ
ＴＣＬ命令であると特定する。Ｘフィールド（ビット
３）５８６は、セットされていればインデックス付けさ
れたアドレス指定モードが選択されることを示す。Ｉフ
ィールド（ビット４）５８８は、セットされていれば、
この命令のためのすべてのデータ参照の完了後にＳＩＸ
Ｒ４８４を１だけ増分させる。Ｓ／Ｃフィールド（ビッ
ト５）５９０は、デジグネータに対しセット動作（Ｓ／
Ｃフィールドが１の場合）またはクリア動作（Ｓ／Ｃフ
ィールドが０の場合）が行なわれるべきであることを示
す。Ｅフィールド（ビット６）５９２がセットされてい
れば、参照されるべきデジグネータがステーション上に
位置づけられる。ビット３３〜４３は、セットまたはク
リアされるべきデジグネータのアドレスであるバスＳ／
Ｃアドレス５９４を含み、ビット７〜３２５９６は未
使用である。図２９は内部フラグの操作のためのセット
／クリア命令のフォーマットを示す。Ｅフィールド５９
２がクリアされていれば、セットまたはクリアされるべ
きビットはフラグレジスタマスクフィールド（ビット２
８〜４３）５９８によって規定され、ビット７〜２７
６００は未使用である。フラグレジスタマスクフィール
ド５９８は、ＦＬＧＲ４８２における１６個のフラグの
うちどれがセットまたはクリアされるべきであるかとい
うことをマスタビットの形で示す。

【００９７】４．分岐（ＢＲＣＨ）命令分岐（ＢＲＣＨ）命令は命令ストリームにおいて命令の
実行シーケンスを変えるのに用いられる。図３０は内部
分岐命令のフォーマットを示す。ＣＭＤフィールド（ビ
ット０〜２）６０２は６に等しい場合、これがＢＲＣＨ
命令であると特定する。Ｘフィールド（ビット３）６０
４は、セットされていればインデックス付けされたアド
レス指定モードが選択されることを示す。Ｉフィールド
（ビット４）６０６がセットされていれば、この命令の
ためのすべてのデータ参照の完了後にＳＩＸＲ４８４を
１だけ増分させる。ＳＴフィールド（ビット５〜６）６
０８はＢＲＣＨ命令の間コール／リターンスタック４３
２を制御する。ＳＴフィールド６０８が１であり、分岐
条件が真であると評価された場合、この命令の処理はコ
ール／リターンスタック４３２からアドレスをポップす
ることを含む。ＳＴフィールド６０８が２であり、分岐
条件が真であると評価された場合、この命令の処理はコ
ール／リターンスタック４３２のリセットを含む。ＳＴ
フィールド６０８が３の場合、ジャンプ履歴テーブル４
３４にもたらされるエントリはない。

【００９８】Ｆフィールド（ビット７）６１０は、分岐
が起こるのが真の値（Ｆ＝０）においてであるのか偽の
値（Ｆ＝１）においてであるのかを示す。Ｔフィールド
（ビット８）６１２がセットされている場合、これはテ
ーブル分岐命令が実行されるべきであるということを示
す。ＭＤフィールド（ビット９〜１１）６１４は分岐命
令のための動作のモードを特定する。Ｒフィールド（ビ
ット３２）６１６はこの命令のための入力レジスタとし
てＢＵＳＲ４７２（Ｒ＝０の場合）またはＡＣＣ４２２
（Ｒ＝１の場合）のいずれかを選択する。Ｔフィールド
６１２がクリアされていれば、命令は内部分岐または外
部分岐のいずれかである。ＭＤフィールド６１４は分岐
が内部のもの（ＭＤ＝０の場合）であるのか、外部のも
の（ＭＤ＝４の場合）であるのかを特定する。分岐が内
部または外部のものであったならば、制御記憶アドレス
フィールド（ビット１７〜３１）６１８が、分岐条件が
満たされた場合に次のマイクロコード命令がフェッチさ
れるべき制御記憶２２４内のアドレスを特定する。

【００９９】分岐が内部のものである場合、ＣＯＮＤフ
ィールド（ビット４０〜４３）６２０は分岐の起こる条
件を示す。ＭＤフィールド６１４が０、１、または２で
あれば、ＣＯＮＤフィールド６２０は９であり（これは
ＦＬＧＲ４８２ビットの設定によって条件付けられた分
岐を示す）、ＦＬＡＧフィールド（ビット１３〜１６）
６２２は分岐条件が真となるためにはＦＬＧＲ４８２に
おけるどのデジグネータをセットしなければならないか
を示す。Ｍフィールド（ビット１２）６２４は変更され
た分岐命令を示す。Ｍがセットされている場合、プログ
ラム制御は常に次の順次的マイクロコード命令に転送さ
れる。しかしながら、ＢＲＣＨ命令によって示された条
件は、分岐が起こるべきではなくてもＦＬＡＧフィール
ド６２２によって選択されるＦＬＧＲ４８２ビット内に
記憶される。ビット３３〜３９６２６は未使用である。

【０１００】図３１は、外部分岐命令のフォーマットを
示す。分岐が外部のものである場合、宛先フィールド
（ビット３３〜４３）６２８は、分岐条件のために評価
されるべき値を保持するステーション上に存在するレジ
スタを特定する。外部分岐命令と通常の分岐命令との違
いは、外部分岐命令が分岐が起こるべきであるかどうか
を定めるのにｕＳＢＣ（ステーション上のデジグネー
タ）の外部にあるステータスを用いるということであ
る。ｕＳＢＣはこの外部ステータスフラグにアクセスす
ることにより、値をマイクロバス２１８を介してフェッ
チしてから評価するのではなく、分岐命令のために行な
われている他のステップと並行して分岐条件を得て、そ
れを評価する。ｕＳＢＣは外部分岐命令の宛先フィール
ド６２８によって特定されるステーションに存在するデ
ジグネータの外部テストを開始する。この要求が行なわ
れている一方で、ｕＳＢＣは分岐が行なわれないであろ
うと仮定して制御記憶２２４のメモリ内の次の命令のア
ドレスをゲットし、それを記憶する。ｕＳＢＣはまた、
外部分岐命令の制御記憶アドレス６１８フィールドによ
って特定される分岐アドレスをも読出す。デジグネータ
の条件が外部分岐信号４４３を介して届くと、分岐ロジ
ック４４０がデジグネータによって特定された条件の値
に応じて次のアドレスまたは分岐アドレスのいずれかを
用い、次の命令の実行のための制御を転送する。デジグ
ネータのテストとアドレスのフェッチとが並行して行な
われるので、この命令の実行時間は最小限にされる。

【０１０１】図３２は、テーブル分岐命令のフォーマッ
トを示す。分岐がテーブル分岐である場合（Ｔフィール
ド６１２がセットされている場合）、ソースＡフィール
ド（ビット１２〜２１）６３０は分岐テーブルのベース
値がそこからフェッチされ、ＢＵＳＲ４７２またはＡＣ
Ｃ４４２のいずれかに記憶されたデータとマージされ
る、局所記憶４１４内のアドレスを示す。マージロジッ
ク４９６はマスクＭフィールド（ビット２２〜３１）６
３２によって特定される局所記憶アドレスに記憶された
マスク／マージ制御ワードを用いる。この計算の結果
は、分岐条件が満たされると制御が分岐すべき制御記憶
２２４内のアドレスを含む局所記憶４１４内のアドレス
である。

【０１０２】図３３は、テーブル分岐命令を実行するに
あたっての局所記憶と内部レジスタとの関係を示すブロ
ック図である。局所記憶４１４は分岐テーブル４３０を
含み、これは制御記憶２２４内のマイクロコード命令の
アドレスを保持するものである。アドレスはベースアド
レス（ＢＡＤＲ）６３４から始めて局所記憶４１４内に
記憶される。ＢＡＤＲ６３４におけるメモリロケーショ
ンの内容は分岐アドレス０である。値ＢＡＤＲがシステ
ムの初期設定時にメモリロケーション６３６において局
所記憶４１４に記憶され、続いてテーブル分岐命令のソ
ースＡフィールド６３０によって指し示される。同様
に、マスクの値がテーブル分岐命令のマスクＭフィール
ド６３２によって指し示されるメモリロケーション６３
８に記憶されている。図３４は、テーブル分岐命令の実
行の間に行なわれるステップを説明するフローチャート
である。開始ステップ６４０から、ｕＳＢＣは分岐の条
件６４２を評価する。ステップ６４４で分岐が行なわれ
ない場合、ノー経路６４６がとられ、ｕＳＢＣは制御記
憶２２４における次の順次的アドレス６４８を実行し、
終了ステップ６５０でテーブル分岐命令の実行を終了す
る。

【０１０３】ステップ６４４で分岐が行なわれるべきで
あれば、イエス経路６５２がとられ、ｕＳＢＣはソース
Ａ６３０のロケーション６３６に記憶されるベースアド
レス（ＢＡＤＲ）をＲＥＧＡ４６８にロードすることに
よってステップ６５４を行なう。次に、ステップ６５６
が行なわれて、マスクＭ６３２ロケーション６３８に記
憶されていたマスクがＭＭＲＧ４７０にロードされる。
次にステップ６５８でマージ動作が行なわれて、マスク
値に従いＢＡＤＲとインデックスとをマージさせる。こ
こでインデックスはＢＵＳＲ４７２またはＡＣＣ４４２
のいずれかから得られた値である。レジスタＢＵＳＲ４
７２またはＡＣＣ４４２にはテーブル分岐命令の直前の
命令が完了した際にインデックス値がロードされる。マ
ージ動作の結果値は局所記憶４１４に記憶された分岐テ
ーブル４３０におけるアドレスである。この分岐アドレ
スはステップ６６０でＢＡＤＲ＋インデックスによって
特定される分岐テーブルロケーションから読出される。
プログラム制御はステップ６６２における分岐アドレス
にストアされた命令を実行することによってこのアドレ
スに転移され、テーブル分岐命令の処理はステップ６５
０で終了する。

【０１０４】５．算術論理およびシフト（ＡＬＵＩ）命
令算術論理およびシフト命令が、局所記憶４１４に結果を
記憶するすべての算術、論理、およびシフト動作を実行
するのに用いられる。図３５は、算術論理およびシフト
命令のフォーマットを示す。ＣＭＤフィールド（ビット
０〜２）６６４は５に等しければ、これがＡＬＵＩ命令
であると特定する。Ｘフィールド（ビット３）６６６は
セットされていれば、インデックス付けされたアドレス
指定モードが選択されることを示す。Ｉフィールド（ビ
ット４）６６８がセットされた場合、この命令のための
すべてのデータ参照の完了後にＳＩＸＲ４８４を１だけ
増分させる。Ｓフィールド（ビット５）６７０はセット
された場合、行なわれるべき動作がシフトであることを
示す。Ｓフィールドがクリアされていれば、算術または
論理演算が行なわれるべきであるということである。Ｄ
フィールド（ビット３２）６７２がセットされていれ
ば、ＬＳＢＲ４７６から宛先フィールド（ビット３３〜
４３）６７４のための局所記憶アドレスのうち上位６ビ
ットが得られるということを示す。このようにして、ベ
ース付きアドレス指定がサポートされる。

【０１０５】シフト動作が要求される場合（Ｓ＝１）、
Ｌフィールド（ビット６）６７６はそのシフトが左シフ
トであるのか（Ｌ＝１の場合）、または右シフトである
のか（Ｌ＝０の場合）を示す。カウントフィールド（ビ
ット７〜１０）６７８はシフトされるべきビットの数を
特定する。ソースＡフィールド（ビット１２〜２１）６
８０は、この動作のためのオペランドＡがそこからフェ
ッチされるべき局所記憶４１４内のアドレスを示す。オ
ペランドＡはこの命令の処理の一部としてＲＥＧＡ４６
８にロードされる。オペランドＢはその前の命令の実行
中にマイクロバス２１８からＢＵＳＲ４７２にロードさ
れている。マスクソースフィールド（ビット２２〜３
１）６８２は、マスクおよびマージオペランドがフェッ
チされるべき局所記憶内のアドレスを示す。マスクおよ
びマージオペランドはＭＭＲＧ４７０内に記憶される。

【０１０６】図３６は３６ビットデータワードのための
マスクおよびマージオペランドのフォーマットを示す。
偶数ビット（「Ｍ」で示す）はマスク値を表わし、奇数
ビット（「Ｒ」で示す）はマージ値を表わす。これらの
ビットはデータのマスキングおよびマージングを制御す
る。マスク／マージビットはオペランドのビット対に対
して動作する。したがって、マスク／マージビット対
（ビット０〜１、２〜３、４〜５など）は、オペランド
における対応するビット対を制御する。マスクビットが
セットされていれば、オペランドにおける対応するビッ
ト対は結果レジスタＡＣＣ４４２に進められる。マスク
ビットがクリアされていれば、オペランドの対応するビ
ット対は結果レジスタＡＣＣ４４２には進められず、そ
の代わり結果レジスタＡＣＣ４４２におけるある特定の
ビット対がクリアされる。マージビットがセットされて
いれば、ＢＵＳＲ４７２に記憶されている第２のオペラ
ンドにおける対応するビット対が結果レジスタＡＣＣ４
４２に複写される。マージビットがクリアされていれ
ば、ＲＥＧＡ４６８に記憶されている第１のオペランド
における対応するビット対が結果レジスタＡＣＣ４４２
に複写される。

【０１０７】図３７は３２ビットデータワードのための
マスクおよびマージオペランドのフォーマットを示す。
オペランドのビット０〜３６８６は無視される。

【０１０８】図３５に戻って、Ｒフィールド（ビット１
１）６８４がセットされていれば、シフトおよびマスク
がＢＵＳＲオペランド４７２に対して実行され、その後
ＢＵＳＲ４７２とオペランドＡとのマージがマスクおよ
びマージオペランドに従って実行される。Ｒフィールド
６８４がクリアされていれば、シフトおよびマスクはオ
ペランドＡに対して実行され、その後オペランドＡとＢ
ＵＳＲ４７２とのマージがマスクおよびマージオペラン
ドに従って実行される。その結果は宛先フィールド（ビ
ット３３〜４３）６７４によって指定される局所記憶４
１４のメモリロケーション内のアドレスに記憶される。

【０１０９】Ｓフィールドがクリアされていれば、算術
または論理演算が行なわれるべきであるということであ
る。図３８は算術論理命令のフォーマットを示す。ビッ
ト６〜１０はここではＡＬＵフィールド６８８として解
釈される。ＡＬＵフィールドは実行されるべきＡＬＵ演
算のタイプを示す。図３９は算術論理命令によってサポ
ートされる算術および論理演算のリストである。図３８
に戻って、ソースＢフィールド（ビット２２〜３１）６
９０はオペランドＢを含む局所記憶４１４アドレスを示
す。宛先フィールド（ビット３３〜４３）６９２は、ビ
ット３３が０のときに動作の結果が記憶されるべき局所
記憶４１４のアドレスを示す。ビット３３が１であれ
ば、どのレジスタに結果を記憶すべきかをビット４１〜
４３が示す。Ｒフィールド（ビット１１）６９４がセッ
トされていれば、オペランドＢは局所記憶４１４からフ
ェッチされるが、オペランドＡはビット１９〜２１によ
って識別されるレジスタから読出されるということを示
す。Ｒフィールドがクリアされていれば、双方のオペラ
ンドが局所記憶からフェッチされる。レジスタ識別子を
以下に列挙する。

【０１１０】ＬＳＢＲ＝０ＭＤＯＲ＝１ＭＤＩＲ＝２ＡＣＣ＝３ＦＬＧＲ＝４（ソースのみ）ＢＵＳＲ＝５（ソースのみ）ＳＩＸＲ＝６ＤＩＸＲ＝７６．算術論理およびシフト外部（ＡＬＵＸ）命令算術論理およびシフト外部命令は、宛先フィールド（ビ
ット３３〜４３）６９２がｕＳＢＣの外部のアドレスを
示す（すなわちステーションのレジスタを指定する）と
いうことを除けば、ＡＬＵＩ命令と同じ機能を提供す
る。アドレスのフォーマットは図１４に示したとおりで
ある。この命令については、ＣＭＤフィールド６９６は
３に設定される。

【０１１１】７．算術論理およびシフトレジスタ（ＡＬ
ＵＲ）命令算術論理およびシフトレジスタ命令は、シフト、マスク
およびマージを、２つのオペランドではなく１つのオペ
ランドに行なえるのみであるということを除けば、ＡＬ
ＵＩおよびＡＬＵＸ命令に類似である。図３５に戻っ
て、Ｒフィールド６８４がクリアされている場合、これ
はソースＡフィールド６８０がオペランドＡのフェッチ
されるべき局所記憶４１４におけるアドレスであること
を示す。マスクソースフィールド６８２はマスクおよび
マージオペランドがフェッチされるべき局所記憶内のア
ドレスを示す。Ｒフィールド６８４がセットされている
場合、オペランドは上記の表に列挙した識別子に従いビ
ット１９〜２１によって選択されるレジスタである。Ｄ
フィールド（ビット３２）６７２はここでは宛先フィー
ルドアドレスが外部アドレスなのか局所記憶アドレスな
のかを示す。Ｄフィールド６７２がクリアされていれ
ば、宛先フィールド６７４はビット３３がクリアされて
いる場合に動作の結果が記憶されるべき局所記憶アドレ
スを示す。ビット３３がクリアされていなければ、ビッ
ト４１〜４３が動作結果の宛先としてレジスタを示す。

【０１１２】この発明を現在考えられる最良の態様で説
明してきたが、当業者の能力および技術の範囲内でさら
なる発明的な作業を行なうことなくこの発明を様々な変
形、動作の態様、および実施の対象とできることは明ら
かである。したがって、特許によって保護されるべく意
図されるものは、前掲の特許請求の範囲において述べら
れる。

【図面の簡単な説明】

【図１】この発明が動作する環境を示す図である。

【図２】ファイルキャッシュシステム内でファイルアク
セスがどのようになし遂げられるかを示すフロー図であ
る。

【図３】ファイルキャッシュシステムにおけるハードウ
ェアおよびソフトウェアコンポーネントの機能的ブロッ
ク図である。

【図４】図５および図６の組合せの態様を示す図であ
る。

【図５】データ移動装置およびホストインタフェースア
ダプタのコンポーネントの一部を示す詳細なブロック図
である。

【図６】データ移動装置およびホストインタフェースア
ダプタのコンポーネントの一部を示す詳細なブロック図
である。

【図７】マイクロシーケンサバス制御装置システムのブ
ロック図である。

【図８】マイクロバスのデータおよびデータパリティ経
路を示すブロック図である。

【図９】マイクロシーケンサバス制御装置システムがデ
ータ移動装置である場合のマイクロバスのデータ経路の
ためのパリティ領域を示す図である。

【図１０】マイクロシーケンサバス制御装置システムが
ホストインタフェースアダプタである場合のマイクロバ
スのデータ経路のためのパリティ領域を示す図である。

【図１１】マイクロバスのアドレスおよびアドレスパリ
ティ経路を示すブロック図である。

【図１２】マイクロバスにおけるアドレスのためのパリ
ティ領域がどのように分布しているかを示すブロック図
である。

【図１３】マイクロシーケンサバス制御装置システムに
よって行なわれるアドレスパリティチェックの２つのレ
ベルを示すブロック図である。

【図１４】マイクロバスのためのアドレスのフォーマッ
トを示す図である。

【図１５】マイクロバスのソースおよびバスビジー信号
を示すブロック図である。

【図１６】マイクロシーケンサバス制御装置からマイク
ロバスへ出力される５つの制御信号を示すブロック図で
ある。

【図１７】各ステーションからマイクロシーケンサバス
制御装置に出力される４つの制御信号を示すブロック図
である。

【図１８】ステーションアボート検出ロジックを示す図
である。

【図１９】マイクロシーケンサバス制御装置の主要コン
ポーネントを示すブロック図である。

【図２０】図２１〜図２４の組合せの態様を示す図であ
る。

【図２１】マイクロシーケンサバス制御装置のアーキテ
クチャの一部を示す詳細図である。

【図２２】マイクロシーケンサバス制御装置のアーキテ
クチャの一部を示す詳細図である。

【図２３】マイクロシーケンサバス制御装置のアーキテ
クチャの一部を示す詳細図である。

【図２４】マイクロシーケンサバス制御装置のアーキテ
クチャの一部を示す詳細図である。

【図２５】局所記憶メモリロケーションの割当を示す図
である。

【図２６】移動命令の一般的フォーマットを示す図であ
る。

【図２７】外部ソース命令のフォーマットを示す図であ
る。

【図２８】セット／クリア命令のフォーマットを示す図
である。

【図２９】内部フラグの操作のためのセット／クリア命
令のフォーマットを示す図である。

【図３０】内部分岐命令のフォーマットを示す図であ
る。

【図３１】外部分岐命令のフォーマットを示す図であ
る。

【図３２】テーブル分岐命令のフォーマットを示す図で
ある。

【図３３】テーブル分岐命令を実行する際の局所記憶と
内部レジスタとの関係を示すブロック図である。

【図３４】テーブル分岐命令の実行の間に行なわれるス
テップを説明するフロー図である。

【図３５】算術論理およびシフト命令のフォーマットを
示す図である。

【図３６】３６ビットデータワードのためのマスクおよ
びマージオペランドのフォーマットを示す図である。

【図３７】３２ビットデータワードのためのマスクおよ
びマージオペランドのフォーマットを示す図である。

【図３８】算術論理命令のフォーマットを示す図であ
る。

【図３９】算術論理命令によってサポートされる算術お
よび論理演算のリストである。

【符号の説明】

２００マイクロシーケンサバス制御装置システム２２０マイクロシーケンサバス制御装置（ｕＳＢＣ）２２２マイクロシーケンサバス制御装置（ｕＳＢＣ）２１８マイクロバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョセバ・エム・デシュビヤーナアメリカ合衆国、55410 ミネソタ州、ミネアポリス、アップトン・アベニュ・エス、4448 (72)発明者ウェイン・エイ・マイケルソンアメリカ合衆国、55014 ミネソタ州、サークル・パインズ、フォレスト・ドライブ、367

Claims

【特許請求の範囲】

【請求項１】コンピュータシステムに組込まれた他の
サブシステムに結合されるよう設計されるマイクロシー
ケンサバス制御装置サブシステムであって、予め定められた命令が記憶されるアドレス指定可能なメ
モリを含む制御記憶と、前記制御記憶に結合される第１および第２のマイクロプ
ロセッサとを含み、前記第１および第２のマイクロプロ
セッサは前記制御記憶からフェッチされた前記予め定め
られた命令を並行して同時に実行するよう機能し、前記
第１のマイクロプロセッサは前記第１のマイクロプロセ
ッサまたは前記第２のマイクロプロセッサのどちらかに
よる前記予め定められた命令の実行の間に発生するエラ
ーを検出するよう第１のマイクロプロセッサによる前記
規定された命令の実行の結果を前記第２のマイクロプロ
セッサによる前記予め定められた命令の実行の結果と比
較する回路を含み、さらに、前記第１および第２のマイクロプロセッサに接続される
双方向バスと、前記双方向バスと前記他のサブシステムとに結合される
複数のステーションとを含み、前記ステーションの任意
の２つの間でデータを転送し前記ステーションの任意の
１つと前記他のサブシステムとの間でデータを転送する
ように、予め定められた数の前記ステーションは前記第
１のマイクロプロセッサによって制御され、残りの数の
前記ステーションは前記第２のマイクロプロセッサによ
って制御される、マイクロシーケンサバス制御装置サブ
システム。
【請求項２】前記第１および第２のマイクロプロセッ
サは第１の選択されるサイズのデータ語または第２の選
択されるサイズのデータ語を処理するための回路を含
む、請求項１に記載のマイクロシーケンサバス制御装置
サブシステム。
【請求項３】前記第１の選択されるサイズは１データ
語につき３２ビットであり前記第２の選択されるサイズ
は１データ語につき３６ビットである、請求項２に記載
のマイクロシーケンサバス制御装置サブシステム。
【請求項４】前記ステーションの数は８である、請求
項１に記載のマイクロシーケンサバス制御装置サブシス
テム。
【請求項５】前記第１のマイクロプロセッサによって
制御されるステーションの前記予め定められた数は４で
あり前記第２のマイクロプロセッサによって制御される
ステーションの前記残りの数は４である、請求項４に記
載のマイクロシーケンサバス制御装置サブシステム。
【請求項６】前記第１および第２のマイクロプロセッ
サは縮小命令セット計算（ＲＩＳＣ）機であり、前記予
め定められた命令を処理することのできる回路による、
より速い命令デコードおよび実行時間によって前記マイ
クロシーケンサバス制御装置サブシステムのスループッ
トが改良される、請求項１に記載のマイクロシーケンサ
バス制御装置サブシステム。
【請求項７】前記予め定められた命令は、移動、外部
ソース、セット／クリア、分岐、算術論理およびシフ
ト、算術論理および外部シフト、ならびに算術論理およ
びシフトレジスタ命令を含む、請求項６に記載のマイク
ロシーケンサバス制御装置サブシステム。
【請求項８】前記予め定められた命令のサイズは固定
された数の語である、請求項６に記載のマイクロシーケ
ンサバス制御装置サブシステム。
【請求項９】前記制御記憶は複数のスタティックラン
ダムアクセスメモリモジュールを含む、請求項１に記載
のマイクロシーケンサバス制御装置サブシステム。
【請求項１０】前記第１および第２のマイクロプロセ
ッサと前記双方向バスと前記ステーションとに結合され
サブシステム初期設定機能と保守機能と同期化機能とを
制御する保守およびクロック制御回路をさらに含む、請
求項１に記載のマイクロシーケンサバス制御装置サブシ
ステム。
【請求項１１】コンピュータサブシステムに組込まれ
る他のサブシステムと結合されるよう設計されるマイク
ロシーケンサバス制御装置サブシステムであって、予め定められた命令を記憶するための制御記憶手段と、前記制御記憶に結合される第１および第２のプログラマ
ブルディジタルデータ処理手段とを含み、前記第１およ
び第２のプログラマブルディジタルデータ処理手段は前
記制御記憶手段からフェッチされる前記予め定められた
命令を同時に並行して実行するよう機能し、前記第１の
プログラマブルディジタルデータ処理手段は前記第１の
プログラマブルディジタルデータ処理手段または前記第
２のプログラマブルディジタルデータ処理手段のいずれ
かによる前記予め定められた命令の実行の間に生じるエ
ラーを検出するために前記予め定められた命令の前記第
１のプログラマブルディジタルデータ処理手段による実
行の結果を前記予め定められた命令の前記第２のプログ
ラマブルディジタルデータ処理手段による実行の結果と
比較するための手段を含み、さらに、前記第１および第２のプログラマブルディジタルデータ
処理手段に結合されデータおよび制御信号の転送を容易
にする双方向バス手段と、前記双方向バス手段と前記他のサブシステムとに接続さ
れる複数の処理手段とを含み、任意の２つの前記処理手
段の間でデータを転送し、任意の１つの前記処理手段と
前記他のサブシステムとの間でデータを転送するため
に、予め定められる数の前記処理手段は前記第１のプロ
グラマブルディジタルデータ処理手段によって制御さ
れ、残りの数の前記処理手段は前記第２のプログラマブ
ルディジタルデータ処理手段により制御される、マイク
ロシーケンサバス制御装置サブシステム。
【請求項１２】前記第１および第２のプログラマブル
ディジタルデータ処理手段は第１の選択されるサイズの
データ語または第２の選択されるサイズのデータ語のど
ちらも処理するための手段をさらに含む、請求項１１に
記載のマイクロシーケンサバス制御装置サブシステム。
【請求項１３】前記第１の選択されるサイズは１デー
タ語につき３２ビットであり、前記第２の選択されるサ
イズは１データ語につき３６ビットである、請求項１２
に記載のマイクロシーケンサバス制御装置サブシステ
ム。
【請求項１４】前記複数の処理手段の数は８である、
請求項１１に記載のマイクロシーケンサバス制御装置サ
ブシステム。
【請求項１５】前記第１のプログラマブルディジタル
データ処理手段によって制御される処理手段の前記予め
定められた数は４であり、前記第２のプログラマブルデ
ィジタルデータ処理手段によって制御される処理手段の
前記残りの数は４である、請求項１４に記載のマイクロ
シーケンサバス制御装置サブシステム。
【請求項１６】前記制御記憶手段はデータを記憶する
ための複数のメモリ手段を含む、請求項１１に記載のマ
イクロシーケンサバス制御装置サブシステム。
【請求項１７】前記第１および第２のプログラマブル
ディジタルデータ処理手段は前記処理手段の１つにある
デジグネータの値を得、セットし、またはクリアするた
めの手段を含む、請求項１１に記載のマイクロシーケン
サバス制御装置サブシステム。
【請求項１８】双方向バスによって互いに接続されか
つコンピュータシステムの他のサブシステムに接続され
る複数のステーションを制御するための方法であって、
ステーションを制御する機構は制御記憶メモリに記憶さ
れる同じ予め定められた命令を同時に並行して実行する
第１および第２のマイクロプロセッサを含み、前記方法
はさらに、（ａ）制御記憶メモリから、予め定められる命令の１
つをフェッチし、それを第１および第２のマイクロプロ
セッサの各々にある命令レジスタにロードするステップ
と、（ｂ）要求されるコマンドと前記要求されるコマンド
によってアクセスされるべき要求されるステーションと
を判断するために前記予め定められた命令をデコードす
るステップと、（ｃ）第１および第２のマイクロプロセッサの各々の
内部レジスタから、もしくは第１および第２のマイクロ
プロセッサの各々の内部ローカル記憶メモリから、また
は双方向バスで前記オペランドを転送することにより前
記要求されるステーションにあるデジグネータから、前
記予め定められた命令によって特定されるオペランドを
フェッチするステップと、（ｄ）前記要求されるコマンドを実行するステップ
と、（ｅ）前記内部レジスタ、もしくは前記内部ローカル
記憶メモリ、または前記要求されるステーションにある
前記デジグネータに、前記要求されるコマンドの実行の
結果を記憶するステップと、（ｆ）前記結果が異なる場合にエラーを検出するため
に、第２のマイクロプロセッサによる前記要求されるコ
マンドの実行の前記結果を第１のマイクロプロセッサに
よる前記要求されるコマンドの実行の結果と比較するス
テップと、（ｇ）何らかのエラーが検出された場合に第１および
前記第２のマイクロプロセッサを停止する手段と、（ｈ）エラーが全く検出されない場合はステップ
（ａ）に戻るステップとを含む、双方向バスによって互
いに接続されかつコンピュータシステムの他のサブシス
テムに接続される複数のステーションを制御するための
方法。
【請求項１９】ファイルキャッシュシステムに組込ま
れる他のサブシステムに結合されるよう設計されるマイ
クロシーケンサバス制御装置サブシステムであって、予め定められた固定長の命令が記憶される、複数のスタ
ティックランダムアクセスメモリを含む制御記憶と、前記制御記憶に結合される第１および第２の縮小命令セ
ットマイクロプロセッサとを含み、前記第１および第２
の縮小命令セットマイクロプロセッサは前記制御記憶か
らフェッチされる前記予め定められた固定長の命令を同
時に並行して実行するよう機能し、前記第１の縮小命令
セットマイクロプロセッサは前記第１の縮小命令セット
マイクロプロセッサまたは前記第２の縮小命令セットマ
イクロプロセッサのいずれかによる前記予め定められた
固定長の命令の実行の間に生じるエラーを検出するため
に、前記第１の縮小命令セットマイクロプロセッサによ
る前記予め定められた固定長の命令の実行の結果を前記
第２の縮小命令セットマイクロプロセッサによる前記予
め定められた固定長の命令の実行の結果と比較する回路
を含み、さらに、データ、アドレスおよび制御信号を含む、前記第１およ
び第２の縮小命令セットマイクロプロセッサに接続され
る双方向バスと、前記双方向バスと前記ファイルキャッシュシステム内の
前記他のサブシステムとに接続される複数のステーショ
ンとを含み、任意の２つの前記ステーションの間でデー
タを転送し、任意の１つの前記ステーションと前記他の
サブシステムとの間でデータを転送するために、予め定
められる数の前記ステーションは前記第１の縮小命令セ
ットマイクロプロセッサによって制御され、残りの数の
前記ステーションは前記第２の縮小命令セットマイクロ
プロセッサによって制御される、マイクロシーケンサバ
ス制御装置サブシステム。
【請求項２０】前記第１および第２の縮小命令セット
マイクロプロセッサは第１の選択されるサイズのデータ
語または第２の選択されるサイズのデータ語のいずれも
処理するための回路を含む、請求項１９に記載のマイク
ロシーケンサバス制御装置サブシステム。
【請求項２１】前記第１の選択されるサイズは１デー
タ語につき３２ビットであり、前記第２の選択されるサ
イズは１データ語につき３６ビットである、請求項２０
に記載のマイクロシーケンサバス制御装置サブシステ
ム。
【請求項２２】前記複数のステーションの数は８であ
る、請求項１９に記載のマイクロシーケンサバス制御装
置サブシステム。
【請求項２３】前記第１のマイクロプロセッサによっ
て制御されるステーションの前記予め定められた数は４
であり、前記第２のマイクロプロセッサによって制御さ
れるステーションの前記残りの数は４である、請求項２
２に記載のマイクロシーケンサバス制御装置サブシステ
ム。
【請求項２４】前記第１および第２の縮小命令セット
マイクロプロセッサは、前記予め定められた固定長命令に含まれる、要求される
コマンドと、１つ以上のオペランドと、選択されるステ
ーションとを判断するための命令デコード回路と、前記要求されるコマンドのためのオペランドと前記要求
されるコマンドからの結果とを記憶するための内部レジ
スタと、前記要求されるコマンドのためのオペランドと前記要求
されるコマンドからの結果とを記憶するためのローカル
記憶メモリと、前記オペランドで前記要求されるコマンドを実行するた
めの算術、論理およびシフト回路と、前記ステーションから前記オペランドを読出し前記ステ
ーションへ前記結果を書込むために前記ステーションと
通信するステーション作業制御回路と、前記予め定められたセットの固定長の命令の命令実行制
御を分岐するための有効な条件を判断するための分岐制
御回路と、前記ステーションで生ずるエラーと前記第１および第２
の縮小命令セットマイクロプロセッサの内部のエラーと
を検出し、前記エラーの１つ以上が検出された場合には
前記第１および第２の縮小命令セットマイクロプロセッ
サを停止するエラー検出回路とを含む、請求項１９に記
載のマイクロシーケンサバス制御装置サブシステム。
【請求項２５】サブシステム初期設定機能、保守機能
および同期化機能を制御するために前記第１および第２
のマイクロプロセッサと前記双方向バスと前記ステーシ
ョンとに結合される保守およびクロック制御回路をさら
に含む、請求項１９に記載のマイクロシーケンサバス制
御装置サブシステム。