JPH0454260B2 - - Google Patents
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- JPH0454260B2 JPH0454260B2 JP58232645A JP23264583A JPH0454260B2 JP H0454260 B2 JPH0454260 B2 JP H0454260B2 JP 58232645 A JP58232645 A JP 58232645A JP 23264583 A JP23264583 A JP 23264583A JP H0454260 B2 JPH0454260 B2 JP H0454260B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
発明の技術分野
本発明は、一般に故障許容形コンピユータに関
し、特に故障許容形コンピユータのためのメモリ
ー・バツク・アツプ・システムに関する。 発明の背景 多くのコンピユータ・システムが「故障許容性
を有する」ように構成されている。典型的には、
これらのシステムは一回以上の一時的もしくは恒
久的な回路の故障を経験しても、データの脱落も
なくあるいはデータに対して重大なエラーを生じ
ることもなく機能し続けることができる。このよ
うなシステムは、一般には何回の故障が「許容」
され得るか、また故障の取扱いがどれだけ容易で
あるかの観点において相違がある。 完全に故障許容性を持たせるためには、コンピ
ユータはその主記憶装置の１つ以上の部分を不作
動状態にする故障に耐えることができなければな
らない。このような状態においは、データの脱落
もしくは破壊を避けるため、最初の故障によつて
使用不能状態になり得ない別個の記憶場所におい
て使用可能なデータの第２の即ちバツク・アツ
プ・コピーを有することが必要である。従つて、
故障許容形システムにおいては、少なくとも２つ
の主記憶装置を有すること、および両方の記憶装
置内で同時にシステム・データのコピーを保持す
ることが一般的である。 しかし、２つの個々のメモリー内にデータの複
写コピーを保持することは、各データの記憶操作
が２回行なわれなければならず、またこのような
操作が正常の処理操作を同時に行なうことができ
ない処理要素によつて通常監視されているため
に、コンピユータの演算速度における重大な低下
を生じることになる。 データの複写コピーの保持と関連する時間的な
損失を少なくするために、ある従来技術の故障許
容形システムは正常の処理操作の間データの少な
くとも１つのコピーを保持し、また周期的な間隔
でバツク・アツプ・メモリーに保持されたデータ
のコピーを更新する。この方式は、未だコピーさ
れていなかつたデータを保有する部分を使用不能
状態にする主記憶装置において故障が生じなけれ
ば、あるいは主記憶装置またはコピー・メモリー
のいずれかを使用不能状態にする結果コピーが完
了できない（このような故障はデータの保全性の
損失を生じるおそれがある）故障が複写操作自体
において生じなければ、満足に作動する。 本発明の目的 本発明の目的は、１つの故障がデータの脱落も
しくはデータの保全性の喪失を生じ得ないメモリ
ー・バツク・アツプ・システムの提供にある。 本発明の別の目的は、文脈の切換えの間バツ
ク・アツプが迅速かつ有効に行なわれ得るメモリ
ー・バツク・アツプ・システムの提供にある。 本発明の更に別の目的は、大量の処理時間を費
消することにより処理速度を低下させることな
く、データの複写が実施可能であるメモリー・バ
ツク・アツプ・システムの提供にある。 本発明の更に別の目的は、完全なバツク・アツ
プ能力を提供するため必要な回路が最少限度に抑
えられるメモリー・バツク・アツプ・システムの
提供にある。 前述の諸目的および前述の諸問題は、あるプロ
グラムの制御下で修正される全てのデータがプロ
グラムを実行中のプロセツサと関連する非書込み
キヤシユ・メモリーにおいてのみ一時的に記憶さ
れる本発明の一実施態様において解決される。文
脈の切換えもしくは前記キヤシユ・メモリーが一
杯の状態となる桁溢れ状態のため修正されたデー
タをシステムの主記憶装置に書込むことが必要と
なる時、就中その時実行中のユーザ・プログラム
の識別を保持する主記憶装置におけるある特殊な
データ場所が更新されてキヤシユ・メモリーにお
けるデータがこのプログラムと関連する主記憶装
置における第１の領域に対して書込まれつつある
ことを表示する。 この時、プロセツサにおける特殊な回路がユー
ザ・プログラムにより修正されたデータの全てを
第１の領域に対して書込む。この記憶操作の終り
に、主記憶装置における状況ブロツクが再び更新
されて、第１の記憶領域が更新されたこと、およ
び第２のデータが更新されようとしていることを
表示する。その後、同じデータが第２の領域に対
して書込まれる。この第２の記憶操作の後には状
況ブロツクの最後の修正操作が続いて、第２の領
域の更新もまた完了したことを表示する。 従つて、何時故障が生じようとも、主記憶装置
における定常的な１組のデータおよび各ユーザ・
プログラムが再び始動可能な１つの関連したアド
レスが存在する。例えば、もしある処理要素が修
正されたデータ・ブロツクを第１の記憶領域に対
する書込みを最初に開始する前に故障するなら
ば、この第１の記憶領域におけるデータおよび起
動アドレスはこれらが丁度処理要素がプログラム
の実行を開始する前においてそうであつたもので
あり、プログラムは第１の記憶領域における最初
のデータを用いて再び始動することができる。 あるいはまた、もし第１の領域に対する書込み
操作が開始した後であつてこれが完了する前に処
理要素が故障した場合は、主記憶装置における状
況ブロツクは書込み操作が完了しなかつたこと、
および故障回復ルーチンが主記憶装置におけるプ
ログラムの第２の領域の内容をその第１の領域に
対して書込んで別の処理要素に関するプログラム
の再実行を惹起するだけでよいことを表示する。
同様に、コンピユータ・システムは、プログラム
に対し新たな第２の領域を割付けてプログラムの
第１の領域の内容をこの新たな第２の領域に再び
コピーすることにより、主記憶装置におけるプロ
グラムの第２の領域の修正の間に生じる故障から
回復することができるのである。 本発明によれば、第１と第２の記憶装置は物理
的に別個の記憶要素に置かれ、従つて１つの記憶
要素の故障は、コピーが更新されつつある時を除
いて、主記憶装置におけるプログラム・データの
少なくとも１つの一定のコピーを残す。この場
合、システムはいずれか一方もしくは両方の記憶
領域におけるデータの更新を完了することによつ
て回復することができるのである。 関連するキヤシユ・メモリーにおけるプログラ
ムにより修正された全てのデータを記憶しながら
プログラム操作の間然るべき効率を提供するた
め、キヤツユ・メモリーは従来技術のシステムに
おいて典型的に使用されるものよりも遥かに大き
なものでなければならない。このような大きなキ
ヤシユ・メモリーは、通常のキヤシユ操作によれ
ば、新たなユーザ・プログラムが組込まれる前に
各データのキヤシユ・メモリーにおけるエントリ
がシステムの主記憶装置に対して書込まれなけれ
ばならないため、文脈の切換え間大きな時間的犠
牲を課すことがあり得る。 文脈の切換え中キヤシユの内容を書込むため必
要な時間を短縮するため、別のブロツクの状況メ
モリーが各キヤシユ・メモリーと関連させられて
いる。このブロツクの状況メモリーは、関連する
キヤシユ・メモリーにおける各データ・ブロツク
と対応する状況のエントリを保有する。情報が主
記憶装置以外のある場所からあるデータ・ブロツ
クに対して書込まれる時は常に、関連する状況エ
ントリが修正されて、このためプログラム操作中
に変化した情報を識別する。処理要素がシステム
の主記憶装置に対して修正され、また指定された
アドレス範囲内のアドレスを有する如きデータ・
ブロツクのみを書込むことを許容し、これにより
文脈の切換えを行なうために要する時間の長さを
大幅に短縮する特殊目的のハードウエアもまた提
供される。 更に、文脈の切換えを更に容易にするために、
その後の処理操作と並列に付勢することができか
つ文脈の切換え中に仮想メモリー・アドレスの翻
訳マツプを無効化するため使用することができる
特殊目的ハードウエアが処理要素において提供さ
れる。従つて、処理要素における監視プログラム
は、前記の無効化操作を始動させて他の機能へ進
める指令を発するだけでよい。 実施例による説明 第１図に示されるように、例示の故障許容形コ
ンピユータ・システムは、３つの主な要素、即ち
処理素子、記憶素子および周辺素子からなつてい
る。これらの要素の全ては、共通のシステム・バ
ス１３０，１３１と接続されている。システムの
操作のためには唯１つのシステム・バスしか必要
でないが、１つのバスにおける誤動作がシステム
全体の操作を停止させることを阻止してシステム
のスループツトを増加させることが望ましい。同
様に、信頼性および速度の観点から、処理、記憶
および周辺の諸素子をシステム・バスに対して結
合するインターフエース装置もまた重視してい
る。図において一本の線として示されるが、バス
１３０および１３１は、以下本文に更に記述する
ように、実際には多くの個々のデータおよび信号
改回線らなる多重ワイヤ・バスである。 64個までの処理素子（PE）を例示システムに
対して付設することができるが、明瞭化のためそ
の内３個の処理素子即ち１００，１０５，１１０
が示されている。各PEは同じものであり、関連
するプロセツサの作用を制御して対応付けるユー
ザのアプリケーシヨン・プログラムおよび監視プ
ログラムの双方を実行することができる従来周知
のデータ処理装置であるプロセツサを包含する。 本発明によれば、各PEはまた、ユーザおよび
監視プログラム・コードおよびデータの双方を一
時的に記憶するキヤシユ・メモリーを保有する。
一般におけるように、キヤシユ・メモリーは有効
なメモリー・アクセス時間を短縮するために使用
される。しかし、以下に更に詳細に記述するよう
に、キヤシユ・メモリーはまた、単一の故障に対
するデータの保全の確保と高速の操作の提供の双
方を行なう故障許容性を有するデータ・バツク・
アツプ機構を提供するために記憶素子と関連して
使用される。 また、各PEには、別の使用頻度の高い監視コ
ードおよびリセツトされる時またはパワー・アツ
プと同時に処理素子が作動状況となることを可能
にするブーストラツプ・ローデイング・プログラ
ムが格納された読出し専用メモリーが含まれてい
る。 例示のコンピユータ・システムはまた、プロセ
ツサにより生成されるアドレス情報が主記憶装置
の各素子に対して与えられる前に翻訳される仮想
メモリー・システムを使用する。仮想アドレスを
主記憶装置の各素子により使用される物理アドレ
スに翻訳するための翻訳表（マツプ）は、各処理
素子に置かれたランダム・アクスセ・メモリーに
格納される。 全ての処理素子は、信頼性を高める目的および
スループツトの増大のため重複されるバス１１５
〜１１６の如き冗長なプロセツサ・バスに対して
接続されている。PEによるバス１１５，１１６、
およびシステム・バス１３０，１３１に対するア
クセスは、信頼性を高める目的およびスループツ
トの増大のため重複させられるマスター・インタ
ーフエース装置１２０，１２５によりそれぞれ制
御される。各マスター・インターフエース装置
は、16個までの処理素子の取扱いが可能なシーケ
ンスおよび制御ロジツクおよびバスの任意の回路
を保有する。別の処理素子を収容するため、シス
テム・バス１３０および１３１に対して別のプロ
セツサ・バスおよびマスター・インターフエース
装置の対を付設することができる。64個の処理素
子を収容するため、合計４つまでのプロセツサ・
バス対を例示のシステムに含めることができる。 もしある特定のコンピユータ構成において16個
以上の素子が存在する場合は、これら処理素子は
16個までの処理素子からなるグループに分割され
る。16個までの処理素子の各グループは、専用の
マスター・インターフエース装置によつて更にシ
ステム・バスに対して接続される共通プロセツ
サ・バスに対して接続されている。 16個までの処理素子の各グループ内では、監視
制御はプロセツサ間で共用される。特に、如何な
る場合も一時に１つのグループ内の全ての処理素
子により１つの監視即ち「主」処理素子が識別さ
れ、主要な役割が充分に規定された優先方式にお
いて処理素子間に回送される。プロセツサ間の制
御の転送の正確な機構については、参考のため本
文に引用する1982年９月３日出願のJ.J.Stiffler等
の米国特許出願第414961号「モジユラー・コンピ
ユータ・システム」において詳細に記載されてい
る。 全てのシステム・モジユール（記憶素子および
周辺素子を含む）は一義的に１つの処理素子のグ
ループに対して割付けられているが、全ての処理
素子は例えこれらが別のグループに「帰属」する
ものであつても全ての記憶素子およびバス・アダ
プタと通信することができる。更に、システムの
主記憶装置におけるいくつかの共通領域は全ての
処理素子グループによつて識別される。各処理素
子のグループ内では、例えコンピユータ・システ
ムにおいて唯一のグループしかない場合でも、シ
ステムの資源は主要な処理素子により割付けられ
る。グループ間の通信は、このような転送を容易
にするハードウエアの「ロツク」を保有する共通
の記憶領域によつて達成されるのである。 システム・バス１３０および１３１は、それぞ
れスレーブ・インターフエース１３５，１４０お
よび１４５，１５０によつて記憶素子１６５〜１
７５およびバス・アダプタ１８４〜１８６に対し
て接続されている。各スレーブ・インターフエー
スは同じものであり、信頼性を高める目的および
システムのスループツトの増大のため冗長な重複
を有する。更に、１対をなす１つのスレーブ・イ
ンターフエースは、その後スレーブ・インターフ
エースが同時に第２の記憶素子またはバス・アダ
プタに対するアクセス経路を提供する間、関連す
るグループにおける１つの記憶素子またはバス・
アダプタに関するデータの入出のためのアクセス
経路を提供するため使用することができる。スレ
ーブ・インターフエース１３５〜１５０は、記憶
素子１６５〜１７５および周辺バス１９６〜１９
７により生成された信号を（周辺バス・アダプタ
１９０〜１９２およびバス・アダプタ１８４〜１
８６を介して）システム・バス１３０，１３１上
で使用される信号と共存可能な信号に変換する回
路を含む。 特に、スレーブ・インターフエース１３５およ
び１４０はシステム・バス１３０，１３１をメモ
リー・バス１６０，１６１に対して接続する。図
においては明瞭化のため僅かに２つのメモリー・
バス対１６０，１６１および１５５，１５６しか
示されていないが、例示のシステムに対しては64
対までの二重冗長メモリー・バスが付設可能であ
る。 メモリー・バス１６０，１６１は更に複数の記
憶素子に対して接続され、その３つの素子（記憶
素子１６５，１７０およびバス・アダプタ１８
５）のバス・アダプタが示されている。これらの
素子は、共にシステムの主記憶装置を構成してい
る。実施例においては、記憶素子は各々ランダ
ム・アクセス・メモリーの221バイトを含み、１
つの従来周知のランダム・アクセス・メモリー装
置からなつている。異なる大きさの他の周知の記
憶装置もまた周知の方式で使用することができ
る。 スレーブ・インターフエース１４５，１５０
は、システム・バス１３０，１３１をバス１６
０，１６１と同じメモリー・バス１５５，１５６
に対して接続する。周辺１９６，１９８は、その
内の２つのアダプタ１８４，１８６が示されるバ
ス・アダプタと、その内装置１９０，１９２が示
される周辺バス・アダプタからなるインターフエ
ース回路によつてバス１５５および１５６に対し
て接続されている。各バス・アダプタは、メモリ
ー・バスおよび周辺バス上で受取つたデータ情報
およびシステム・バスを介して処理素子から受取
つた指令を緩衝して定様式化が可能であるバツフ
ア・メモリーおよびデータ処理ロジツクを含んで
いる。特に、各バス・アダプタは、２つの独立的
な指令チヤネルおよび２つの独立的な入出力デー
タおよび指令チヤネル上の信号を取扱うことがで
きる。 アダプタ１８４の如き各バス・アダプタは、専
用バスを介して周辺バス・アダプタ１９０に対し
て接続されている。この周辺バス・アダプタは、
マイクロプロセツサおよび関連するプログラム・
メモリーを含む。プログラム・メモリー内に記憶
されたプログラムの制御下で、マイクロプロセツ
サ装置が処理素子と周辺コントローラおよび諸装
置間に情報を送るためのフオーマツト変換および
バツフアリングを行なうことができる。周辺バ
ス・アダプタ装置により行なわれるフオーマツテ
イング機能は、いくつかのルーチン・データ転送
タスクの処理素子（PE）の負荷を軽減すること
により全体的な処理時間を短縮する上で役立つ。
各周辺バス・アダプタは、実施例においてはデイ
スクおよびテープの如き二次的な記憶素子を含む
種々のタイプの入出力コントローラが取付けられ
る種々の標準的な周辺バスに対するインターフエ
ースを提供するように個々にプログラムすること
ができる。周辺バス・アダプタ１９０〜１９２
は、内部メモリー・バス１５５，１５６に使用さ
れる信号と周辺バス１９６〜１９８に対して使用
される信号との間に変換するように、従つて多く
の異なる周辺バス・フオーマツトを例示のシステ
ムにより使用することを可能にするようプログラ
ムすることができる。 バス・アダプタの記憶素子はシステム内に挿入
される時初期のパアー・アツプ・クリアおよび初
期化サイクルが与えられ、この間そのバス・ドラ
イバの全てが遮断されて装置が誤つた情報をシス
テムに対して通信することを阻止する。更に、装
置の内部状況レジスタは予め定めた状態に設定さ
れる。初期化が完了した後、装置はその時の主処
理素子に対して割込みを送り、これによりこの主
処理素子に対してこれが使用可能であることを通
知する。 この割込みに応答して、主要プロセツサは、そ
の内部の故障監視装置が作動状態にありかつその
存在を適当なメモリー表に記録することを検査す
るため装置を調べることにより、新たに挿入され
た装置を初期化する。 もし装置が記憶素子（その状況の読出しによつ
て決定される）であれば、この素子は１つの物理
的名前が与えられてこれが応答する物理アドレス
を規定する。あるいはまた、もし装置がバス・ア
ダプタ／周辺バス・アダプタであれば、関連する
周辺バスにおける周辺装置の番号および形式を判
定するためその内部のマイクロプロセツサが関連
する周辺素子について照会することを許容するあ
るプログラムがその内部のプログラム・メモリー
に対してロードされる。周辺の情報は、適当な操
作プログラムを新たに挿入された装置におけるプ
ログラム・メモリーに対してロードして、メモリ
ーにおけるシステムの構成表を再び更新すること
により応答する割込み機構を介して主要処理素子
に対して再び通知される。 １つの処理素子の更に詳細な機構ブロツク図が
第２図において示されている。各処理素子は同じ
回路を含み、従つて不要な繰返しを避けるため唯
１つの処理素子における回路について詳細に論述
することにする。この処理素子の心臓部はマイク
ロプロセツサ装置（MPU）２１０であり、これ
はコンピユータ・システムにより取扱われる通常
の演算のほとんどを実施する。マイクロプロセツ
サ装置２１０は、例示として従来周知の16ビツト
のマイクロプロセツサでよい。適当な特性を有す
るいくつかのマイクロプロセツサ装置が市販され
ておるが、本実施例において使用するため好適な
装置は米国アリゾナ州フエニツクスのMotorola
Semiconductor Products社から入手可能なモデ
ルMC68000マイクロプロセツサである。 MPU２１０の作用を支持しているのは、MPU
がその処理時間を短縮しかつ有効なメモリー・ア
クセス時間を短縮することを助けるいくつかの他
の装置がある。特に、これらの装置は、メモリー
管理装置２００、ROM２０５およびキヤシユ・
メモリー２５０を含む。 特に、MPU２１０は「仮想アドレス」構成に
より作動する。この周知のメモリー構成において
は、MPU２１０は「仮想」アドレスをコンピユ
ータ・システムの主記憶装置における記憶場所と
対応する実際のアドレスに変換するために翻訳を
必要とする仮想アドレスを生成する。仮想アドレ
スの物理アドレスへの翻訳は、メモリー管理装置
２００によつて達成される。装置２００は、文脈
切換え中主記憶装置から検索され、内部ランダ
ム・アクセス・メモリーに格納されて仮想アドレ
スから物理アドレスへの翻訳を行なう翻訳「表」
即ち「マツプ」を使用する。特に、MPU２１０
により生成された仮想アドレス情報は、局部アド
レス・バス２２０を介してメモリー管理装置２０
０に対して与えられる。メモリー管理装置２００
は、仮想アドレス情報をコンピユータ・システム
における主記憶装置をアドレス指定するため使用
される物理アドレスに翻訳する。この翻訳された
情報は、処理素子内部の情報のフローを制御し適
当に翻訳されたキヤシユ・アドレスをキヤシユ・
データ・バス２８５に対してゲートするキヤシ
ユ／局部バス・アダプタ２３０に対して与えられ
る。 文脈切換え操作の間、翻訳マツプにおけるエン
トリは不当な操作を阻止するため無効化されなけ
ればならない。本発明の１つの特質によれば、文
脈切換えの実施のため必要な時間を短縮するた
め、他の処理装置と平行して付勢することができ
る処理素子において特殊目的のハードウエアが設
けられている。この特殊取付けのバードウエア
は、文脈切換えの間全てのマツプ・エントリを自
動的に無効化する。従つて、処理素子における管
理プログラムは、無効化操作を開始し、次いで他
の機能に進める指令を発するだけでよい。 キヤシユ・メモリー２５０は、効率のよいメモ
リー・アクセス時間を短縮し、また本発明によれ
ばメモリーのバツク・アツプ構成を提供するため
使用される公知の記憶素子である。特に、主記憶
装置に記憶された情報のサブセツトもまた、キヤ
シユ・メモリー２５０内に一時的に格納される。
メモリー２５０は、マイクロプロセツサ装置２１
０により提供される仮想アドレスに直接応答し、
もし要求される情報がキヤシユ・メモリーに存在
する（「キヤシユ・ヒツト」と呼ばれる）ならば、
この情報は主記憶装置に対する通常のアクセスが
要するよりも遥かに短い間隔で使用可能な状態と
なる。もし要求された情報がキヤシユ・メモリー
には存在しないが主記憶装置に存在する場合は、
試みられたアクセスは「キヤシユ・ミス」と呼ば
れ、公知の回路が要求された情報を含む「ブロツ
ク」と呼ばれる情報のパーセルを主記憶装置から
キヤシユ・メモリーに対して自動的に転送、即ち
「書込み」を行なう。もし要求された情報が周辺
の２次的記憶領域にしか見出されない場合は、ア
クセスの試みは「ページ障害」を惹起する結果と
なり、これは以下に述べる手順を経て処理される
のである。 キヤシユ・メモリー２５０は、36ビツト×
32000ワード（実際には、32×1024ワード）の形
態に構成された217バイトのランダム・アクセ
ス・メモリーからなる（各36ビツトのワードは、
それぞれ１つのパリテイ・ビツトと関連する４つ
の情報バイトを含む）。キヤシユ・メモリー２５
０から検索された情報は、キヤツシユデータ・バ
ス２８５およびキヤツシユ／局部バス・アダプタ
２３０を介して局部データ・バス２２５へ、次い
てMPU２１０へ提供される。キヤツシユ／局部
バス・アダプタ２３０は、32情報ビツトのキヤツ
シユ・バス２８５と16情報ビツトの局部データ・
バス２２５との間にインターフエースおよび信号
変換回路を提供する。更に、バス・アダプタ２３
０は、キヤツシユ・メモリー２５０から局部バス
２２５に対して送られるデータに関するバイオ・
パリテイを検査して、反対の方向に流れるデータ
に対するバイト・パリテイ情報を生成する。 本発明によれば、キヤシユ・メモリー２５０は
非通し書込み形キヤシユ・メモリーである。ほと
んどの従来のキヤシユ・メモリーは通し書込みメ
モリーである、即ち情報が従来のキヤシユ・メモ
リーに書込まれる時、同じ情報がシステムの主記
憶装置に保持されたデータのコピーにも即時書込
まれる。通し書込み操作は、データの一貫したコ
ピーが１つの場所に保持されることを許容する。
不都合なことにもし処理が完了する前に故障が生
じる場合には、処理中の１つデータ・コピーしか
修正された状態とならず、その結果元のデータに
ついての処理を再開することができなくなる。従
来の操作とは対照的に、本発明のキヤシユ・メモ
リーは非通し書込み形ではなく、そのため修正さ
れたデータが処理中キヤシユ・メモリーにのみ書
込まれる。従つて、もしある障害が処理中に生じ
ると、主記憶装置の元のデータはそのままの状態
で残り、その結果元のデータについて処理を再開
することができるのである。 特に、文脈の切換えまたはキヤシユ・メモリー
２５０が一杯の状態となる桁溢れ状態のため修正
データをシステムの主記憶装置に書込むことが必
要になる時、就中その時実行中のユーザ・プログ
ラムの識別を含む主記憶装置における特別のデー
タ場所が更新されて、キヤシユ・メモリー２５０
におけるデータがこのプログラムと関連する主記
憶装置における第１の領域に書込まれつつあるこ
とを表示する。 以下において詳細に記述する処理素子における
特殊な回路は、この特ユーザ・プログラムにより
第１の領域に対して修正されたキヤシユ・メモリ
ー２５０における全てのデータを書込む。書込み
操作の終りに、主記憶装置における状況ブロツク
は再び更新されて第１の記憶領域が更新されたこ
とおよび第２の領域が更新されようとしているこ
とを表示する。然る後、同じデータが第２の領域
に対して書込まれる。第２の格納操作の後に状況
ブロツクの最終的な修正が続いて第２の領域の更
新もまた完了したことを表示する。 従つて、何時故障が生じたかに拘らず、各ユー
ザ・プログラムを再び開始することができる主記
憶装置および関連するアドレスにおいて一貫した
データの組が残る。例えば、もしある処理素子が
最初に修正されたデータ・ブロツクを第１の記憶
領域に対する書込みを開始する前に故障する場
合、第１の記憶領域におけるデータおよび始動ア
ドレスは、処理素子がプログラムの実行を開始す
る前の状態と丁度同じでありデータ処理タスクは
第１の記憶領域における最初のデータを用いて再
び始動することができるのである。 あるいはまた、もし処理素子が第１の領域に対
する書込み操作を完了する前に故障が生じる場合
には、主記憶装置における状況ブロツクは、書込
み操作は未だ完了せず故障回復ルーチンが主記憶
装置におけるプログラムの第２の領域の内容をそ
の第１の領域に対して書込んで別の処理素子にお
けるプログラムの再実行を惹起するだけでよいこ
とを表示する。同様に、コンピユータ・システム
は、新たな第２の領域をプログラムに対して割付
けしてプログラムの第１の領域の内容を新たな第
２の領域に対して再び複写することにより、主記
憶装置におけるプログラムの第２の領域の修正中
に生じる故障から回復することができるのであ
る。 本発明によれば、第１および第２の主記憶装置
の領域は物理的に別個の記憶領域に置かれ、従つ
て一回の記憶素子の故障はコピーが更新されつつ
ある時を除いてプログラム・データの少なくとも
１つの一貫したコピーを主記憶装置に残す。この
場合、システムはいずれか一方もしくは両方の記
憶領域におけるデータの更新を完了することによ
り前述の如く回復が可能となる。 関連するキヤシユ・メモリーのおけるプログラ
ムにより修正される全てのデータを記憶しながら
プログラム動作における然るべき効率を提供する
ためには、キヤシユ・メモリーは従来技術のシス
テムにおいて典型的に用いられたものよりも遥か
に大きなものでなければならない。このような大
きなキヤシユ・メモリーは通常のキヤツシユの作
動に従つてキヤツシユにおける各データ・エント
リが新たなユーザ・プログラムを組込むことがで
きる前にシステムの主記憶装置に格納されなけれ
ばならないため、文脈の切換えの間大きな時間的
犠牲を強いられるおそれがある。 本発明の別の特質によれば、キヤシユ・メモリ
ー２５０におけるプログラム動作の間修正された
データ・エントリのみを格納する特殊目的の回路
もまた提供される。 更に、キヤシユ・メモリー２５０と関連してい
るのはブロツクの状況メモリー２５５である。メ
モリー２５５は複数のエントリを含み、その各々
はキヤシユ・メモリー２５０に格納されたデータ
の１つのブロツク（128バイチのセグメント）に
関する情報を保有する。特に、ブロツクの状況メ
モリー２５５における各エントリは、もし仮想ア
ドレスが関連するキヤツシユ・ブロツクに対して
その時マツプされるならばこの仮想を識別する
「ラベル」を保有する（仮想アドレス情報はキヤ
ツシユ・アドレス・バス２５１から受取られる）。
更に、ブロツクの状況メモリー２５５における各
エントリは、関連するブロツクの内容がその時文
脈（MPU２１０においてその時実行中のプログ
ラムと関連する）において妥当であるかどうかを
表示する「妥当な」ビツトを含み、各エントリは
また、内容が最初関連するキヤシユ・メモリー・
ブロツクに対してロードされたためもし妥当なら
ば関連するブロツクの内容が変更されたかどうか
を表示する「不当な」ビツトを含む。 本発明の別の特質によれば、ブロツク状況メモ
リー２５５に格納された妥当および不当ビツト
は、文脈の切換えと同時に主記憶装置に対してブ
ロツク状況メモリーにより「不当な」ものとして
識別された如きブロツクのみの内容を格納する特
殊回路によつて使用され、これにより文脈の切換
えの実施に必要な期間の節減をもたらす。ブロツ
ク状況メモリー２５５はまた、文脈の切換えの間
キヤシユ・メモリー２５０の自動的なクリア動作
を制御するため使用することもできる。 キヤシユ・メモリー２５０は、システムの主記
憶装置からのメモリー２５０における情報を更新
するため、キヤツシユ・アドレス・バス２５１上
でアドレス情報を、またプロセツサ・バスからバ
ス・インターフエース２６５および２７０を介し
てデータ情報を受取ることができる。更に、イン
ターフエース２６５および２７０は処理素子をプ
ロセツサ・バスに対して接続し、各々が19本の割
込み回線（15の情報ビツトおよび４つのパリテ
イ・ビツト回線を含む）および36本のアドレス／
データ回線（32本の情報ビツト回線および４本の
パリテイ・ビツト回線からなる）を収容する。
種々の制御回線（図示せず）はまた、処理素子の
作用を制御するためインターフエース２６５およ
び２７０を通過する。 データ・バス２８０からキヤツシユ・データ・
バス２８５を介してキヤシユ・メモリー２５０に
対して送られる情報のバイト・パリテイは、コン
ピユータ・システムの主記憶装置からキヤシユ・
メモリー２５０に対し転送される情報についての
エラー検出を行なう公知のパリテイ検査回路から
なるパリテイ検査装置２６０によつて検査され
る。 処理素子とプロセツサ・バス間でインターフエ
ース２６５，２７０を介して生じるデータ転送
は、外部の制御シーケンサ２４５によつて制御さ
れる。以下において更に詳細に論述するように、
シーケンサ２４５は内部の制御シーケンサ２４０
からの同期信号を受取つて、適当なアドレスをバ
ス２８０に対してゲートさせ、制御信号を生成
し、キヤシユ・メモリー２５０とプロセツサ・バ
ス間のデータ転送を対応付けることによりデータ
の転送を制御するのである。 読出し専用メモリー２０５はまた、それぞれ局
部アドレス・バス２２０およびデータ・バス２２
５に対して接続され、MPU２１０によりアクセ
スすることができるプログラム命令を保有する。
特に、ROM２０５は、最初のシステム・パワ
ー・オンまたはシステムのリセツトの後に処理素
子を再始動するため使用される「ブートストラツ
プ」プログラムを保有する。MPU２１０の処理
速度を増大するために、ROM２０５はまた、局
部データ・バス２２５上でMPU２１０によりア
クセスすることができる他の頻繁に使用されるオ
ペレーテイング・システム・ルーチンを保有して
いる。 バス２８０を介するデータ信号の送受に加え
て、インターフエース２６５および２７０または
割込み信号を受取つてこれを19ビツト割込みバス
２７５に対してゲートすることができる。入力す
る割込み信号は割込み回路網２３５に対して与え
られ、これは割込みバス２７５上で与えた割込み
データMPU２１０によりデータの読出しができ
る局部データ・バス２２５に対してゲートする。
割込みバス２７５上で受取られた割込みデータ
は、割込みのソースを表示する８ビツトの識別コ
ードと、割込みのレベルを表示する３ビツトのレ
ベル・コードと、所要の割込みルーチンが開始す
る格納場所を表示する４ビツトの割込みベクトル
とからなる。更に、４つのパリテイ・ビツトが、
19ビツトの割込みバス上に残る15の情報ビツトに
おけるエラーを検出するため含まれている。 第３図は、例示の故障許容度を有するコンピユ
ータ・システムのスレーブ・インターフエース装
置の機能ブロツク図を示している。このスレーブ
装置は、バス・インターフエース３１０によりシ
ステム・バスに対し、またバス・インターフエー
ス３１５により関連するメモリー・バスに対して
接続されている。システム・バス・インターフエ
ース３１０は、36本のアドレス／データ回線およ
び関連する制御回線および14本の割込み回線に対
するフイルタおよび緩衝作用を提供するのであ
る。 同様に、メモリー・バス・インターフエース３
１５は、10本の割込み回線（２つの割込みレベ
ル・ビツトと、４つの割込みソース識別コード・
ビツトと、４つのパリテイ・ビツトからなる）
と、36本のアドレス／データ回線（32の情報ビツ
トと、４バイトのパリテイ・ビツトからなる）
と、スレーブ・インターフエースからメモリー・
バスに対し、また最終的には記憶素子またはバ
ス・アダプタ装置に対して情報を転送するための
いくつかの関連する制御回線に対するフイルタお
よび緩衝作用を提供する。36ビツトの内部デー
タ・バス３４０上の情報は、受取つたアドレスお
よびデータに関してバイト・パリテイを検査する
パリテイ回路検査装置３２０に対して与えられ
る。また、入力情報を復合して診断目的のため使
用される選択された指令を認識し、また処理素子
に対する故障条件の表示に使用される状況条件を
記憶する指令／状況ロジツク３２５に対して情報
が与えられる。 メモリー・バス・インターフエース３１５を通
過する10本の割込み回線と、システム・バス・イ
ンターフエース３１０を通過する14本の割込み回
線が割込みロジツク３３０に対して設けられてい
る。割込みロジツク３３０は、もし関連する記憶
素子またはバス・アダプタのいずれかがサービス
を要求する割込み信号を生成中であるかどうかを
判定するため使用される「ポーリング」シーケン
スを生成する公知の回路を含む。特に、各記憶素
子またはバス・アダプタは「ポーリング」、即ち
予め定めたシーケンスにおいて割込みの検出のた
め調べられる。スレーブ・インターフエースは、
更に、マスター・インターフエースにおける割込
み回路（以下において詳細に記述する）によつて
「ポーリング」が行なわれる。スレーブ・インタ
ーフエースによつて検出される割込みは、マスタ
ー・インターフエースから受取るポーリング信号
に応答してバス・インターフエース３１０を介し
てシステム・バス上をマスター・インターフエー
ス装置に対して伝達されるのである。 スレーブ・インターフエース全体の作用は、装
置における残りの回路に対して同期信号を提供す
るため公知のクロツクおよびシーケンス生成回路
を含む制御ロジツク３３５により制御され同期さ
せられる。 記憶素子の更に詳細な機能ブロツク図は第４図
において示される。全て記憶素子は同じ回路を含
むため、明瞭化のためその内の１つについてのみ
詳細に記述することにする。各記憶素子は、イン
ターフエース４１０と４１５により両方の冗長メ
モリー・バスに対して接続されている。各インタ
ーフエース回路は、10本の割込み回線（６つの情
報ビツトおよび４つのパリテイ・ビツトとからな
る）と、36本のアドレス／詳細回線（32の情報ビ
ツトおよび４つのバイト・パリテイ・ビツトとか
らなる）および何本かの関連する制御回線のフイ
ルタおよびバツフア作用を行なう回路を含む。 入力するアドレス情報は、インターフエース４
１０および４１５によつて、情報がアドレス検出
装置およびゼネレータ回路４５５に対して与えら
れる内部アドレス・バス４２０に対して送られ
る。回路４５５は、関連する記憶素子が応答する
ようにプログラムされるアドレスを復合してこれ
を検出する。更に、周知の原理によれば、この回
路はランダム・アクセス・メモリー（RAM）ア
レー４７０において格納されたデータのブロツク
（128バイト）をアクセスするため必要な一連のア
ドレス情報を生成する。回路４５５により生成さ
れたこの情報は、RAMのタイミング兼制御回路
４６０に対して与えられる。この回路はまた、タ
イミング信号（行および列のアドレスのストロー
ブ）およびRAMアレー４７０の制御のため使用
される制御信号（チツプ選択）を生成する公知の
回路を含む。更に、RAMのタイミング回路４６
０はRAMアレー４７０における情報のアクセス
のため必要なアドレス・リード（行および列アド
レス）を付勢してアレー４７０における情報の脱
落を防止するため周期的な「リフレツシユ」信号
を提供する回路を保有する。 RAMアレー４７０は、320個の64Kダイナミツ
ク・ランダム・アクセス・メモリー素子を含んで
いる。これらの素子は、多数の半導体製造企業か
ら入手可能な従来周知の市販される記憶素子であ
る。アレー４７０は、８行×40列のアレー（219
個の32ビツト・ワード、８パリテイ・ビツト行）
に対して構成されている。回路４６０によりタイ
ミング制御信号および内部アドレス・バス４２０
を介して与えられるアドレス信号に応答して、
RAMアレー４７０はエンコーダ／デコーダ４５
５に対して格納された情報および関連する格納さ
れたパリテイ検査ビツトを提供する。回路４５５
は、RAMアレー４７０から検索された40ビツト
の符号化された情報を受入れ、８ビツトのパリテ
イ情報コードを用いて公知のエラー補正手法に従
つてどんな単一ビツト・エラーでも識別してこれ
を補正する。また、公知のエラー検出手法に従つ
て、８ビツトのエラー補正コードは全ての二重お
よび最も重複するビツトのエラーを検出するため
使用される。状況フラツグは回路４４５によりセ
ツトされてエラーが生じたことを表示する。エン
コーダ／デコーダ回路４４５はまた、適正である
かあるいはエラー補正回路により補正された全て
の検索された情報と共に送られるバイト・パリテ
イ・ビツトの生成に使用される。RAMアレー４
７０から検索され（およびおそらくは補正され
た）32ビツトの情報ワードが、４つのパリテイ・
ビツトと共に、36ビツトの内部データ・バス４２
０に対して与えられ、またインターフエース４１
０および４１５を介してメモリー・バスおよびコ
ンピユータ・システムの他の装置に対して与えら
れる。 割込みロジツク４３０、状況および指令ロジツ
ク４３５、電源監視回路４４０および制御シーケ
ンサ４５０を含む記憶回路のサービスのためいく
つかの別の回路が使用される。制御シーケンサ４
５０は、その種々の操作を経て記憶素子の順序付
けのため使用される制御信号および同期信号を生
成する。これらのシーケンス信号は標準的な方法
で生成される。 電源監視回路４４０は、システムの電力供給状
態を監視し、電力が最初に記憶素子に対して供給
される時「クリア」即ちリセツト信号を生成す
る。更に、電力監視回路４４０はまた、記憶素子
がリフレツシユ専用モードに入ることができ、こ
れにより電力の消費を節減しながら格納された情
報をそのままの状況に維持するように予備電力の
みが使用可能状態となる条件を検出するのであ
る。 状況および指令ロジツク４３５は、故障条件の
間処理素子とによる外部アクセスのため状況情報
を格納する（例えば、故障条件および故障の時に
アクセスされつつあるアドレス等）。指令４３５
はまた、診断試験および他の診断機能の構成のた
め使用される指令を処理素子から受入れる。 割込みロジツク４３０は、格納素子における故
障の事象においてスレーブ・インターフエースに
対する割込みを開始し、記憶素子の最初のパワ
ー・アツプと同時に記憶装置がリセツトされる時
もしくはパワー・アツプと同時に使用可能となり
作動状態となることを表示する。 各処理素子は同じ回路を含むが、各処理素子
は、処理素子モジユールが挿入されるコネクタ・
スロツトの電気的配線により決定される一義的に
６ビツトの識別番号を割付けられる。この識別番
号は、以下に記述するように、制御の転送および
バスのアクセス操作のためその関連するマスタ
ー・インターフエースに対する各処理素子を識別
するため使用される。 キヤシユ・メモリーおよびこれを制御して種々
の移動および記憶ルーチンを実施する回路につい
て、以下に詳細に論述する。特に、第５図および
第６図は、メモリーを使用する監視およびユー
ザ・プログラム間のキヤシユ・メモリー空間の割
付け状態を示している。実施例においては、キヤ
シユ・メモリー（第２図におけるメモリー２５
０）は、128Kバイトのメモリーを有する高速の
ランダム・アクセス・メモリーからなる。メモリ
ー全体は、アドレス00000〜1FFFF（16進数）と
対応する14ビツトのアドレス・コードにより一義
的にアクセスすることができる。合計128Kバイ
トのメモリーがキヤシユ・メモリーと共に作動す
る監視プログラムとユーザ・プログラム間に分割
される。監視およびユーザ・プログラム間の記憶
空間の分割状態は予め定めされて固定されてい
る。 更に、最初の64Kバイトの記憶空間（アドレ
ス・コード00000〜0FFFFと対応する）と対応す
るメモリーの半分がユーザ・プログラムのみによ
る使用のため恒久的に割付けられている。同様
に、残りの64Kバイトのメモリー（アドレス・コ
ード10000〜1FFFFと対応する）は、関連するマ
イクロプロセツサにおいて実行中の監視プログラ
ムによる使用のため恒久的に割付けされている。 ユーザ・プログラムに割付けされた64Kバイト
の内、最初の32Kバイト（アドレス・コード
00000〜07FFFと対応する）はユーザ・プログラ
ムの記憶のため恒久的に割付けされている。次の
32Kバイトのメモリー（アドレス08000〜0FFFF
と対応する）はユーザ・プログラム・コードの記
憶における使用のため恒久的に割付けされてい
る。 類似の分割法（32Kバイドずつ）は監視データ
およびコードに対しても行なわれている。しか
し、監視コードおよびデータの両領域は２つの
16Kバイトの領域に更に分割されている。選択さ
れた１つの16Kバイトの領域においては、頻繁に
使用される監視プログラム・コードが恒久的に格
納される。監視プログラム・コードの他の16Kバ
イトの領域においては変更可能即ち「オーバーレ
イ可能な」コードが格納され、その内容はプログ
ラムの操作中変更することができ柔軟性を提供す
る。 これもまた32Kバイトのメモリーからなる監視
データ記憶領域も同様に２つの16Kバイトの部分
（それぞれ、アドレス18000〜1BFFFおよび1C000
〜1FFFFと対応）に分割されている。監視コー
ドの場合と同様に、監視データ領域は固定されオ
ーバーレイ可能な部分に分割されている。 実施例においては、マイクロプロセツサ装置は
24ビツトのアドレス（A0〜A23）を生成するこ
とができ、従つてアドレス000000〜FFFFFF（16
進数）と対応する略々16メガバイトの情報を個々
にアドレス指定することができる。アドレス・コ
ードの生成に加えて、このようなマイクロプロセ
ツサはまた、マイクロプロセツサにより生成され
たアドレス・コード信号を指定するアドレス・コ
ード信号がユーザのデータ、ユーザのコード、監
視データまたは監視コードのどれに指向されるか
を指示する３つの機能コード信号（FC0〜FC2）
を提供することもできる。ユーザ・データ、ユー
ザ・コードおよび監視コードの空間と対応するこ
の機能コードの状態は、それぞれFC2〜FC0＝
001、010および110である。監視データの場合は、
FC2〜FC0＝101であり、また更にアドレス・ビ
ツトA23は２つのタイプのアドレス、即ちメモリ
ー・アドレスおよび特殊アドレス間を識別するた
め使用される。特殊アドレスは、以下に説明する
ように、特別のキヤシユ・メモリーの制御操作の
間に使用される。 マイクロプロセツサにより生成される24ビツト
のアドレス・コードは合計16Mバイトのデータの
アドレス指定のため使用することができ、キヤシ
ユ・メモリーは僅かに128Kバイドのメモリーし
かないため、マイクロプロセツサにより生成され
るアドレスからキヤシユ・メモリー空間に対して
翻訳即ち「マツプ」するためにはある手段を用い
なければならない。特に、実施例においてはブロ
ツク状況メモリーはキヤシユ・メモリーと関連し
ている。このブロツク状況メモリーは、キヤシ
ユ・メモリーにおける128Kバイトの情報ブロツ
ク毎に１つの記憶場所を保有する。キヤシユ・メ
モリー・ブロツクが主記憶装置からロードされる
時、24ビツトの仮想アドレスの一部がデータを書
込むための場所を選択するためにキヤシユ・メモ
リーに対して与えられる。残りのアドレス（「ラ
ベル」）は、ブロツク状況メモリーにおいて対応
する場所に格納される。MPUアクセスの後期に
おいては、マイクロプロセツサが生成した仮想ア
ドレスのこの部分はアクセス・ブロツクと関連す
る記憶されたラベルと対比される。突合せによ
り、記憶されたデータがマイクロプロセツサにお
いて実行中のプログラムに対して妥当であること
を表示する。 第５Ａ図は、監視プログラム・コードに対する
キヤシユ・メモリー空間に対する仮想メモリー空
間の対応状態を示している。合計のキヤシユ・メ
モリー・アドレス空間および監視およびユーザ・
プログラムにおけるその割付け状態は同図の右側
におけるブロツクに略示されている。左側におけ
るブロツクにおいては、監視プログラム・コード
に対する全仮想アドレス空間の形態が示されてい
る。 特に、24のアドレス・ビツトによりアドレス指
定することができる約16Mバイトの仮想記憶空間
からは、最初の16Kバイト（アドレス000000〜
FFFFFFと対応）がマイクロプロセツサと関連
する読出し専用メモリー装置（第２図において読
出し専用メモリー２０５として示される）におけ
る場所に対して割当てられている。前述の如く、
読出し専用メモリー２０５に格納された情報はシ
ステムの起動および診断プログラムのため使用さ
れる。 次の16Kバイトの仮想アドレス空間は、キヤツ
シユ・メモリーに恒久的に格納された（アドレス
004000〜007FFFと対応する）監視プログラムに
割当てられ、１対１でキヤシユ・メモリーの空間
の16Kバイト部分に変換する。16Kバイトのキヤ
シユ・メモリー部分のおける各場所を指定するた
めに14ビツト（ビツト０乃至13）しか必要でな
く、残りの10ビツト（ビツト14乃至23）は「ラベ
ル」として表わされブロツク状況メモリーに格納
される。仮想アドレスと固定された監視コード間
の変換は１対１であるため、10ビツトのラベルが
固定される（ビツト14＝１であり、ビツト15〜23
＝０）。 アドレス008000〜FFFFFFと対応する約16M
バイトからなる仮想アドレス空間の残り（仮想ア
ドレス空間全体マイナス既にROMに対して割当
てられた32Kバイトおよび固定の監視コード）
は、アドレス1C000〜1FFFFからなるキヤシユ・
メモリーの残りの16Kバイトの監視コード部分に
対してマツプする。固定された監視コードの場合
のように、仮想アドレス空間の下位の14ビツトが
キヤシユ・メモリーにおけるある場所を指定す
る。残りの10ビツト（ビツト14〜23）は、ブロツ
ク状況メモリーにおける関連する場所においてラ
ベルとして格納される。 第５Ｂ図は、監視データに対する仮想アドレス
のキヤシユ・メモリーに対するマツピングを示し
ている。下位の16Kバイト（アドレス000000〜
0003FFFからなる）は、１対１の関係で16Kバイ
トの固定監視データ領域（アドレス10000〜
13FFFからなる）に対してマツプされる。次の
監視データ空間は、アドレス004000から始まりア
ドレス7FFFFFまで続く略々8Mバイト（8Mバイ
トマイナス16Kバイト）からなるオーバーレイ可
能な空間である。この空間は、アドレス14000〜
17FFFからなるキヤシユ・メモリーにおける16K
バイトのオーバーレイ可能な監視データ空間にマ
ツプする。残りの10ビツトは監視コードにおける
ように、ブロツク状況メモリーに格納され、アク
セスと同時に突合せのため使用される。 アドレス800000〜FFFFFFからなる残りの8M
バイトの監視復号の仮想アドレス空間は、以下に
詳細に記述するように、キヤシユ・メモリーの制
御操作の間特別なアドレスに対して使用される。 第６図は、ユーザ・コードおよびユーザ・デー
タのための仮想アドレス空間の割当て状態を示し
ている。第６Ａ図に示されるように、16Mバイト
からなる全仮想アドレス空間（アドレス000000〜
FFFFFF）は、キヤツユ・メモリーにおけるア
ドレス08000〜0FFFFに位置された32Kバイトの
ユーザ・コード領域に変換する。32Kバイトのキ
ヤシユ・メモリーを一義的にアドレス指定するた
め15ビツト（０〜14）が必要であり、残りのビツ
ト（15〜23）はブロツクの状況メモリーにおいて
９ビツト・ラベルとして記憶され、監視コードお
よびデータ・ラベルと同様な方法で使用されて妥
当なデータについて検査する。 第６Ｂ図に示されるように、ユーザ・データに
対する16Mバイトの空間全体もまた、アドレス
000000で始まりアドレス07FFFまで続く32Kバイ
トのキヤツユ・メモリー空間にマツプされる。ユ
ーザ・コードの場合のように、９ビツト・ラベル
がブロツク状況メモリーにおいて格納される。 キヤシユ・メモリーおよびその関連する支持回
路の作用については、第７図のおよび第８図に関
連して詳細に記述する。特に第７図は、ブロツク
状況メモリーおよびキヤツユ・メモリーの作用と
関連する支持回路の簡単なブロツク図を示す。第
８図に、要求された情報がキヤツユ・メモリーに
存在しない場合にシステムの主記憶装置から情報
を読出すため使用される回路の詳細なブロツク図
を示す。多くの回路ブロツクのデータな構造につ
いては明瞭化のため詳細には示さないが、マルチ
プレクサおよびラツチ回路は設計ならびに構造に
おいて標準的なものであり、その作用は当業者に
は周知のものである。 第７図においては、キヤツシユ制御回路は、キ
ヤシユ・メモリーの各部およびその支持回路の作
用を対応付け同期化する制御信号を生じる内部の
シーケンサコントローラ７００を含んでいる。内
部のシーケンサ・コントローラ７００の詳細な構
造もまた明瞭化のため示さない。このコントロー
ラは以下に示される状態表に従つて標準的な離散
論理回路、誂らえられたアレー・ロジツクまたは
読出し専用メモリーのいずれかを用いて構成する
ことができる。特に、シーケンス・コントローラ
の場合は、「遊休状態」にある時MPU７０２から
のアクセス指令に対して迅速い応答することが望
ましいため、シーケンサが遊休状態にある間生成
されるMPU７０２からの信号の処理に用いられ
る回路は高速の離散状もしくは特別注文のアレー
論理回路であることが望ましい。シーケンサの状
態の残りは読出し専用メモリーを用いて構成する
こがとできる。 シーケンサ７００は、MPU７０２により要求
されるタイプの動作を表示するMPU７０２から
多くの信号を受取る。特に、MPU７０２はその
24本のアドレス・リードA0〜A23において１組
のアドレス信号を生じる（更に述べれば、MPU
７０２はアドレス信号A0は生成しないが、その
代りMPU７０２は種々の回路におけるデータの
受取りの制御のため使用される２つのデータ・ス
トローブ信号即ちUDSおよびLDSを生成する。）
妥当なアドレスがリードA0〜A23に存在する時
は、MPU７０２はアドレス・ストローブ・リー
ドASを保持する以下の記述においては、信号の
呼称（例えば、AS）は信号が保持された状態に
あることを示し、信号の名前の後の＊印（例え
ば、AS＊）の存在は信号が無視されるかあるい
は保持されないことを示している。 MPU７０２はまた、前述の如く３つの機能コ
ード信号FC0乃至FC2、およびその時の操作が読
出し操作か書込み操作かを表わす読出し／書込み
信号Ｒを生じる。 更に、シーケンサ７００は外部の制御シーケン
サ（図示せず）と相互に作用する。この外部のシ
ーケンサは、プロセツサ・バス上で作用素子とコ
ンピユータ・システムの残りの素子との間の情報
の流れを制御する。このようなシーケンサの設計
および構造は明瞭であり、本文においては詳細に
記述しない。その作用の間、外部シーケンサはプ
ロセツサ・バスの制御回路に固定された一連の操
作を行なわせるが、この操作においてはプロセツ
サ・バスのドライバがプロセツサ・バスとコンピ
ユータ・システムの残りの素子との間に情報をゲ
ートするように制御される。この時受取つた情報
は定様式化され、エラーについて検査され、処理
素子における内部データ・バスに対して転送され
る。外部のシーケンサ（またはバス転送機械）の
作用は、シーケンサが始動リード（ST）を保持
する時シーケンサ７００によつて始動される。外
部のシーケンサが作動中、このシーケンサは使用
状態の信号（BB）をシーケンサ７００に対して
戻す。要求されたデータ転送動作が完了した後、
使用状態の信号は無視される（BB＊）。 シーケンサ・コントローラ７００は、その動作
の過程において、第７図に示された種々の回路ブ
ロツクを制御しまたMPU７０２に要求された動
作の状況を通知するために使用される多くの信号
を生じる。特に、シーケンサ・コントローラ７０
０は、保持される時MPU７０２に対して要求さ
れた動作が開始されたかあるいは以下に記述する
ように完了したかについて表示する確認信号
（ACK）を生じる。内部のシーケンス・コントロ
ーラ７００により生成される他の出力（CE、
Ｒ／Ｗ、WE）は、キヤツユ・メモリー７３８お
よびブロツク状況メモリー７３６の双方を使用可
能状態にするため使用され、その読出しおよび書
込みサイクルを制御する。更に他の出力は、種々
のマルチプレクサを切換えて情報を以下に詳細に
記述するように回路の各ブロツク間に転送するた
め使用される。 シーケンサ７００の制御下で、各処理素子は８
つの充分に規定された状態の１つにあり得る。こ
れらの状態の各々において、ある特定の動作即ち
ルーチンが処理素子の回路によつて実施される。
各シーケンサの状態は、１つの文字からなる簡略
コードによつて表わされ、その各々が一般にシス
テム・クロツクの各クロツク・パルスの間に生じ
る１つ以上のサブ状態からなつている。 ８つの状態の第１の遊休状態（簡略コード
「Ｉ」により識別される）である。内部の情況シ
ーケンサ７００は、これがMPU７０２からアク
セス要求を受取るまでは遊休状態に止まる。遊休
状態においては、シーケンサ７００は、MPU７
０２がそのアドレス出力リード上にあるアドレス
を置いたことまたこれが１つのアクセス操作を要
求中であることを示すMPU７０２により生成さ
れたアドレス・ストローブ信号についてアドレ
ス・ストローブ・リード（リードASとして表わ
される）を監視する。MPUからアドレス・スト
ローブ信号を受取ると同時に、内部の制御シーケ
ンサは以下において詳細に説明する種々の条件に
従つて残りの７つの状態の内の１つに移動する。 ８つのシーケンサの状態の第２は確認状態（簡
略コード」「Ａ」で表わされる）である。この状
態においては、内部の制御シーケンサはMPU７
０２に対して、要求されたアクセス操作が完了し
てMPU７０２により要求されたデータが使用可
能であることを信号する。 第３のシーケンサの状態は特別な確認状態（状
態「Ｓ」として表わされる）である。この状態に
ある間、この状態に入つた時の処理素子の状態に
従つて、シーケンサがブロツクの状況メモリーま
たは他の特別なレジスタを使用可能状態にする。 第４の状態は読出し状態（簡略コード「Ｒ」）
である。この状態においては、内部の制御シーケ
ンサは外部の制御シーケンサを付勢して、システ
ムの主記憶装置からプロセツサのデータ・バスを
介してキヤツユ・メモリー７３８に対するデータ
の読込みを可能にする。 第５の状態は桁溢れ状態（簡略コード「Ｏ」）
である。この状態においては、内部の制御シーケ
ンサ７００はキヤツシユの「桁溢れ状態」をサー
ビスするための適正な指令を生じる。通常主記憶
装置からある特定の場所において検索されてキヤ
ツユ・メモリー７３８に対して格納されることに
なるある項目がキヤツユ・メモリー７３８に格納
することができない場合に、この場所が主記憶装
置に対して最初に移動させねばならない妥当デー
タを既に保有しているため、キヤツシユの桁溢れ
が生じる。 特に、情報をキヤツユ・メモリー７３８から読
出す試みの間キヤツシユの「ミス」の状態が生じ
る場合に、処理素子における回路はアドレス指定
された項目を含むデータのブロツクをシステムの
主記憶装置からキヤツユ・メモリー７３８へ転送
しようと試みる。もしこの試みられた転送が成功
すれば、データ処理は正常に進行する。もしこの
試みられた転送がキヤツシユの桁溢れを惹起する
結果となるならば、主記憶装置から検索された情
報のブロツクはその正常の場所の代りにキヤツシ
ユにおける「桁溢れバツフア」の場所に格納され
る。アドレス指定された項目は、次に、桁溢れバ
ツフアから取出され、キヤツシユの桁溢れが生じ
た時MPU７０２により実行中であつた命令は完
了することを許容される。この時、正常のデータ
処理は割込みが行なわれて、その結果以下に詳細
に記述する如き特殊な回路が主記憶装置に対する
キヤシユ・メモリー７３８のデータの前に修正さ
れた部分を格納することができ、これによりキヤ
シユ・メモリー７３８における別のデータのため
の余地を提供する。あるいはまた、もしキヤシ
ユ・メモリー７３８に対する書込みアクセスと同
時にキヤツシユの桁溢れが生じるならば、書込ま
れるべきデータはその正常の格納場所がクリアさ
れるまでキヤツシユの桁溢れバツフアにおいて一
時的に格納される。 キヤシユ・メモリー７３８に関する読出しまた
は書込みのアクセスの間ページの障害が生じるな
らば、操作のシーケンスは僅かに異なる。ページ
の障害に対する応答は、この障害がキヤシユ・メ
モリー７３８からのプログラム・コードの読出
し、またはデータの書込み操作、またはデータの
読出し操作をどれを行なうとして生じたかに依存
する。もしデータの障害が要求された命令の実行
の代りに試みられたコードの検索において生じた
ならば、キヤシユ・メモリーの回路は特別な「ト
ラツプ」命令を戻す。MPU７０２は、トラツプ
命令を認識するようにプログラムされており、こ
れと同時に二次的な格納領域からの所要のコード
の検索を開始することができるように主要プロセ
ツサとなる要求を開始する。 データの書込みの試みにおいて生じるページ障
害は、キヤツシユの桁溢れと同様に処理される。
即ち、データはキヤツシユ桁溢れバツフアに一時
的に格納され、正常の処理に対して割込みが行な
われる。この割込みに応答して、処理素子は再び
主要プロセツサとなることを要求し、その結果二
次的な格納からの情報の必要な検索を開始し新た
なユーザ・タスクを選択することができる。 データの読出しの試みと同時に生じるページ障
害は処理素子をして正常の処理動作を停止させる
よう強制し、またその時の主プロセツサが所要の
データのページを二次的格納状態から主記憶装置
に移動させることを要求する。二次的格納状態か
ら主記憶装置に対するデータの転送が行なわれた
後、主要プロセツサは要求されたページを含む主
記憶装置における場所のページ障害を生じた処理
素子を通知する。この時、ページ障害を生じた処
理素子は正常の処理動作を再開して、ページ障害
をキヤツシユの桁溢れと全く同じ方法で処理す
る。特に、アドレス指定されたデータ・ブロツク
はキヤシユ・メモリーに対して転送され、その時
実行中の命令が完了することを許容される。この
時通常の処理は割込みが行なわれ、その結果メモ
リー管理装置におけるマツプが更新されて主記憶
装置におけるページの場所を表示することができ
る。もしページ障害と関連してキヤツシユの桁溢
れも生じるならば、桁溢れの後に生じる前述の処
理もまた正常の操作が再開する前のページの障害
後に生じるのである。 処理素子の次の状態は、この処理素子が主記憶
装置に関する以外の転送を行なう外部の状態（簡
略コード「Ｅ」で表わされる）である。 次の状態は、内部のシーケンサが主記憶装置に
対してキヤシユ・メモリー７３８における全ての
不当なデータ・ブロツクの内容を格納するキヤシ
ユ・メモリー回路の作用を制御することができる
フラツシユ状態（簡略コード「Ｅ」で表わされ
る）と呼ばれる。前述の如く、本発明の一特質に
よれば、このフラツシユ操作は、MPU７０２に
よる直接制御とは独立的なフラツシユ操作を実施
するキヤシユ・メモリーと接続された特殊目的の
ハードウエアによつて実施される。特に、MPU
７０２は制約間のフラツシユを指令することがで
き、この場合には指定されたハードウエアが主記
憶装置に対する指定された制約範囲内に見出され
る全ての不当なブロツクを自動的にフラツシユす
る。更に、この特殊目的のハードウエアは、デー
タの各ブロツクがフラツシユされることにより以
降のキヤシユ・メモリーの動作に対するブロツク
状況メモリーを初期化する時、ブロツク状況メモ
リーに格納され前記ブロツクと関連する状態ビツ
トがリセツトされることをMPU７０２が要求す
ることを許容する。この同じ回路は更にユーザお
よび監視コード・ブロツクを無効化するため使用
することができ、この操作はさもなければ文脈の
切換えの実施に要することになる期間を大幅に短
縮する。 処理素子の最後の作動状態は移動状態（簡略コ
ード「Ｍ」）と呼ばれる。移動状態においては、
内部のシーケンサは、キヤシユ・メモリー７３８
における１つの場所からキヤシユ・メモリー７３
８における別の場所に対してデータを移動させる
別の回路を制御する信号を生成する。このような
動作は、ほとんどのコンピユータ・プログラムが
キヤシユ・メモリーにおけるユーザ・データと監
視データ領域間の頻繁なデータ転送に関わるため
に必要である。例えば、入出力操作は一般にユー
ザ・プログラムの半分に関して監視プログラムに
よつて実施される。その結果、出力データはキヤ
シユ・メモリーにおけるユーザ・データ領域から
監視データ領域に対して転送されなければならな
い。同様に、監視領域からの入力データはユーザ
領域に対して転送されなければならない。これら
のキヤツシユのデータ転送がユーザ・プログラム
の作動中に比較的頻繁に生じるため、転送操作の
効率が低いことはシステムの全体的な性能および
管理費に重大な影響を及ぼすおそれがある。加え
て、データ転送操作がしばしばバイト指向であ
り、従つて32ビツトもしくは16ビツトの境界にお
いてさえ突合せを行なう必要がないという事実に
よつて効率の低さも宥恕されるものである。 前述の束縛により、MPU７０２による各キヤ
ツシユ内データ転送におけるデータの直接の操作
は反復されるバイト操作および境界合せを必要と
し、これによりMPUの作動速度を低下させるお
それがある。本発明の別の特質によれば、各処理
素子はデータをキヤツシユにおけるユーザおよび
監視データ領域間でいずれの方向にも自動的に移
動させて処理中のデータを適正に境界合せを行な
う別の特殊なハードウエアが設けられている。こ
れにより、MPU７０２におけるプログラム・ル
ープを経由する潜在的に大きな反復回数（一般
に、転送されねばならないデータのバイト当り一
回）が、専用の移動ハードウエアに指令してキヤ
シユ・メモリー７３８における２つの指定された
領域間にデータを転送させる単一のMPU命令に
減少させられるのである。 処理素子の８つの作動状態の各々については、
第７図のおよび第８図、および作動の状態および
サブ状態について記載する表〜に関して以下
において詳細に記述する。 表〜においては、下記の略号が使用され
る。即ち、
し、特に故障許容形コンピユータのためのメモリ
ー・バツク・アツプ・システムに関する。 発明の背景 多くのコンピユータ・システムが「故障許容性
を有する」ように構成されている。典型的には、
これらのシステムは一回以上の一時的もしくは恒
久的な回路の故障を経験しても、データの脱落も
なくあるいはデータに対して重大なエラーを生じ
ることもなく機能し続けることができる。このよ
うなシステムは、一般には何回の故障が「許容」
され得るか、また故障の取扱いがどれだけ容易で
あるかの観点において相違がある。 完全に故障許容性を持たせるためには、コンピ
ユータはその主記憶装置の１つ以上の部分を不作
動状態にする故障に耐えることができなければな
らない。このような状態においは、データの脱落
もしくは破壊を避けるため、最初の故障によつて
使用不能状態になり得ない別個の記憶場所におい
て使用可能なデータの第２の即ちバツク・アツ
プ・コピーを有することが必要である。従つて、
故障許容形システムにおいては、少なくとも２つ
の主記憶装置を有すること、および両方の記憶装
置内で同時にシステム・データのコピーを保持す
ることが一般的である。 しかし、２つの個々のメモリー内にデータの複
写コピーを保持することは、各データの記憶操作
が２回行なわれなければならず、またこのような
操作が正常の処理操作を同時に行なうことができ
ない処理要素によつて通常監視されているため
に、コンピユータの演算速度における重大な低下
を生じることになる。 データの複写コピーの保持と関連する時間的な
損失を少なくするために、ある従来技術の故障許
容形システムは正常の処理操作の間データの少な
くとも１つのコピーを保持し、また周期的な間隔
でバツク・アツプ・メモリーに保持されたデータ
のコピーを更新する。この方式は、未だコピーさ
れていなかつたデータを保有する部分を使用不能
状態にする主記憶装置において故障が生じなけれ
ば、あるいは主記憶装置またはコピー・メモリー
のいずれかを使用不能状態にする結果コピーが完
了できない（このような故障はデータの保全性の
損失を生じるおそれがある）故障が複写操作自体
において生じなければ、満足に作動する。 本発明の目的 本発明の目的は、１つの故障がデータの脱落も
しくはデータの保全性の喪失を生じ得ないメモリ
ー・バツク・アツプ・システムの提供にある。 本発明の別の目的は、文脈の切換えの間バツ
ク・アツプが迅速かつ有効に行なわれ得るメモリ
ー・バツク・アツプ・システムの提供にある。 本発明の更に別の目的は、大量の処理時間を費
消することにより処理速度を低下させることな
く、データの複写が実施可能であるメモリー・バ
ツク・アツプ・システムの提供にある。 本発明の更に別の目的は、完全なバツク・アツ
プ能力を提供するため必要な回路が最少限度に抑
えられるメモリー・バツク・アツプ・システムの
提供にある。 前述の諸目的および前述の諸問題は、あるプロ
グラムの制御下で修正される全てのデータがプロ
グラムを実行中のプロセツサと関連する非書込み
キヤシユ・メモリーにおいてのみ一時的に記憶さ
れる本発明の一実施態様において解決される。文
脈の切換えもしくは前記キヤシユ・メモリーが一
杯の状態となる桁溢れ状態のため修正されたデー
タをシステムの主記憶装置に書込むことが必要と
なる時、就中その時実行中のユーザ・プログラム
の識別を保持する主記憶装置におけるある特殊な
データ場所が更新されてキヤシユ・メモリーにお
けるデータがこのプログラムと関連する主記憶装
置における第１の領域に対して書込まれつつある
ことを表示する。 この時、プロセツサにおける特殊な回路がユー
ザ・プログラムにより修正されたデータの全てを
第１の領域に対して書込む。この記憶操作の終り
に、主記憶装置における状況ブロツクが再び更新
されて、第１の記憶領域が更新されたこと、およ
び第２のデータが更新されようとしていることを
表示する。その後、同じデータが第２の領域に対
して書込まれる。この第２の記憶操作の後には状
況ブロツクの最後の修正操作が続いて、第２の領
域の更新もまた完了したことを表示する。 従つて、何時故障が生じようとも、主記憶装置
における定常的な１組のデータおよび各ユーザ・
プログラムが再び始動可能な１つの関連したアド
レスが存在する。例えば、もしある処理要素が修
正されたデータ・ブロツクを第１の記憶領域に対
する書込みを最初に開始する前に故障するなら
ば、この第１の記憶領域におけるデータおよび起
動アドレスはこれらが丁度処理要素がプログラム
の実行を開始する前においてそうであつたもので
あり、プログラムは第１の記憶領域における最初
のデータを用いて再び始動することができる。 あるいはまた、もし第１の領域に対する書込み
操作が開始した後であつてこれが完了する前に処
理要素が故障した場合は、主記憶装置における状
況ブロツクは書込み操作が完了しなかつたこと、
および故障回復ルーチンが主記憶装置におけるプ
ログラムの第２の領域の内容をその第１の領域に
対して書込んで別の処理要素に関するプログラム
の再実行を惹起するだけでよいことを表示する。
同様に、コンピユータ・システムは、プログラム
に対し新たな第２の領域を割付けてプログラムの
第１の領域の内容をこの新たな第２の領域に再び
コピーすることにより、主記憶装置におけるプロ
グラムの第２の領域の修正の間に生じる故障から
回復することができるのである。 本発明によれば、第１と第２の記憶装置は物理
的に別個の記憶要素に置かれ、従つて１つの記憶
要素の故障は、コピーが更新されつつある時を除
いて、主記憶装置におけるプログラム・データの
少なくとも１つの一定のコピーを残す。この場
合、システムはいずれか一方もしくは両方の記憶
領域におけるデータの更新を完了することによつ
て回復することができるのである。 関連するキヤシユ・メモリーにおけるプログラ
ムにより修正された全てのデータを記憶しながら
プログラム操作の間然るべき効率を提供するた
め、キヤツユ・メモリーは従来技術のシステムに
おいて典型的に使用されるものよりも遥かに大き
なものでなければならない。このような大きなキ
ヤシユ・メモリーは、通常のキヤシユ操作によれ
ば、新たなユーザ・プログラムが組込まれる前に
各データのキヤシユ・メモリーにおけるエントリ
がシステムの主記憶装置に対して書込まれなけれ
ばならないため、文脈の切換え間大きな時間的犠
牲を課すことがあり得る。 文脈の切換え中キヤシユの内容を書込むため必
要な時間を短縮するため、別のブロツクの状況メ
モリーが各キヤシユ・メモリーと関連させられて
いる。このブロツクの状況メモリーは、関連する
キヤシユ・メモリーにおける各データ・ブロツク
と対応する状況のエントリを保有する。情報が主
記憶装置以外のある場所からあるデータ・ブロツ
クに対して書込まれる時は常に、関連する状況エ
ントリが修正されて、このためプログラム操作中
に変化した情報を識別する。処理要素がシステム
の主記憶装置に対して修正され、また指定された
アドレス範囲内のアドレスを有する如きデータ・
ブロツクのみを書込むことを許容し、これにより
文脈の切換えを行なうために要する時間の長さを
大幅に短縮する特殊目的のハードウエアもまた提
供される。 更に、文脈の切換えを更に容易にするために、
その後の処理操作と並列に付勢することができか
つ文脈の切換え中に仮想メモリー・アドレスの翻
訳マツプを無効化するため使用することができる
特殊目的ハードウエアが処理要素において提供さ
れる。従つて、処理要素における監視プログラム
は、前記の無効化操作を始動させて他の機能へ進
める指令を発するだけでよい。 実施例による説明 第１図に示されるように、例示の故障許容形コ
ンピユータ・システムは、３つの主な要素、即ち
処理素子、記憶素子および周辺素子からなつてい
る。これらの要素の全ては、共通のシステム・バ
ス１３０，１３１と接続されている。システムの
操作のためには唯１つのシステム・バスしか必要
でないが、１つのバスにおける誤動作がシステム
全体の操作を停止させることを阻止してシステム
のスループツトを増加させることが望ましい。同
様に、信頼性および速度の観点から、処理、記憶
および周辺の諸素子をシステム・バスに対して結
合するインターフエース装置もまた重視してい
る。図において一本の線として示されるが、バス
１３０および１３１は、以下本文に更に記述する
ように、実際には多くの個々のデータおよび信号
改回線らなる多重ワイヤ・バスである。 64個までの処理素子（PE）を例示システムに
対して付設することができるが、明瞭化のためそ
の内３個の処理素子即ち１００，１０５，１１０
が示されている。各PEは同じものであり、関連
するプロセツサの作用を制御して対応付けるユー
ザのアプリケーシヨン・プログラムおよび監視プ
ログラムの双方を実行することができる従来周知
のデータ処理装置であるプロセツサを包含する。 本発明によれば、各PEはまた、ユーザおよび
監視プログラム・コードおよびデータの双方を一
時的に記憶するキヤシユ・メモリーを保有する。
一般におけるように、キヤシユ・メモリーは有効
なメモリー・アクセス時間を短縮するために使用
される。しかし、以下に更に詳細に記述するよう
に、キヤシユ・メモリーはまた、単一の故障に対
するデータの保全の確保と高速の操作の提供の双
方を行なう故障許容性を有するデータ・バツク・
アツプ機構を提供するために記憶素子と関連して
使用される。 また、各PEには、別の使用頻度の高い監視コ
ードおよびリセツトされる時またはパワー・アツ
プと同時に処理素子が作動状況となることを可能
にするブーストラツプ・ローデイング・プログラ
ムが格納された読出し専用メモリーが含まれてい
る。 例示のコンピユータ・システムはまた、プロセ
ツサにより生成されるアドレス情報が主記憶装置
の各素子に対して与えられる前に翻訳される仮想
メモリー・システムを使用する。仮想アドレスを
主記憶装置の各素子により使用される物理アドレ
スに翻訳するための翻訳表（マツプ）は、各処理
素子に置かれたランダム・アクスセ・メモリーに
格納される。 全ての処理素子は、信頼性を高める目的および
スループツトの増大のため重複されるバス１１５
〜１１６の如き冗長なプロセツサ・バスに対して
接続されている。PEによるバス１１５，１１６、
およびシステム・バス１３０，１３１に対するア
クセスは、信頼性を高める目的およびスループツ
トの増大のため重複させられるマスター・インタ
ーフエース装置１２０，１２５によりそれぞれ制
御される。各マスター・インターフエース装置
は、16個までの処理素子の取扱いが可能なシーケ
ンスおよび制御ロジツクおよびバスの任意の回路
を保有する。別の処理素子を収容するため、シス
テム・バス１３０および１３１に対して別のプロ
セツサ・バスおよびマスター・インターフエース
装置の対を付設することができる。64個の処理素
子を収容するため、合計４つまでのプロセツサ・
バス対を例示のシステムに含めることができる。 もしある特定のコンピユータ構成において16個
以上の素子が存在する場合は、これら処理素子は
16個までの処理素子からなるグループに分割され
る。16個までの処理素子の各グループは、専用の
マスター・インターフエース装置によつて更にシ
ステム・バスに対して接続される共通プロセツ
サ・バスに対して接続されている。 16個までの処理素子の各グループ内では、監視
制御はプロセツサ間で共用される。特に、如何な
る場合も一時に１つのグループ内の全ての処理素
子により１つの監視即ち「主」処理素子が識別さ
れ、主要な役割が充分に規定された優先方式にお
いて処理素子間に回送される。プロセツサ間の制
御の転送の正確な機構については、参考のため本
文に引用する1982年９月３日出願のJ.J.Stiffler等
の米国特許出願第414961号「モジユラー・コンピ
ユータ・システム」において詳細に記載されてい
る。 全てのシステム・モジユール（記憶素子および
周辺素子を含む）は一義的に１つの処理素子のグ
ループに対して割付けられているが、全ての処理
素子は例えこれらが別のグループに「帰属」する
ものであつても全ての記憶素子およびバス・アダ
プタと通信することができる。更に、システムの
主記憶装置におけるいくつかの共通領域は全ての
処理素子グループによつて識別される。各処理素
子のグループ内では、例えコンピユータ・システ
ムにおいて唯一のグループしかない場合でも、シ
ステムの資源は主要な処理素子により割付けられ
る。グループ間の通信は、このような転送を容易
にするハードウエアの「ロツク」を保有する共通
の記憶領域によつて達成されるのである。 システム・バス１３０および１３１は、それぞ
れスレーブ・インターフエース１３５，１４０お
よび１４５，１５０によつて記憶素子１６５〜１
７５およびバス・アダプタ１８４〜１８６に対し
て接続されている。各スレーブ・インターフエー
スは同じものであり、信頼性を高める目的および
システムのスループツトの増大のため冗長な重複
を有する。更に、１対をなす１つのスレーブ・イ
ンターフエースは、その後スレーブ・インターフ
エースが同時に第２の記憶素子またはバス・アダ
プタに対するアクセス経路を提供する間、関連す
るグループにおける１つの記憶素子またはバス・
アダプタに関するデータの入出のためのアクセス
経路を提供するため使用することができる。スレ
ーブ・インターフエース１３５〜１５０は、記憶
素子１６５〜１７５および周辺バス１９６〜１９
７により生成された信号を（周辺バス・アダプタ
１９０〜１９２およびバス・アダプタ１８４〜１
８６を介して）システム・バス１３０，１３１上
で使用される信号と共存可能な信号に変換する回
路を含む。 特に、スレーブ・インターフエース１３５およ
び１４０はシステム・バス１３０，１３１をメモ
リー・バス１６０，１６１に対して接続する。図
においては明瞭化のため僅かに２つのメモリー・
バス対１６０，１６１および１５５，１５６しか
示されていないが、例示のシステムに対しては64
対までの二重冗長メモリー・バスが付設可能であ
る。 メモリー・バス１６０，１６１は更に複数の記
憶素子に対して接続され、その３つの素子（記憶
素子１６５，１７０およびバス・アダプタ１８
５）のバス・アダプタが示されている。これらの
素子は、共にシステムの主記憶装置を構成してい
る。実施例においては、記憶素子は各々ランダ
ム・アクセス・メモリーの221バイトを含み、１
つの従来周知のランダム・アクセス・メモリー装
置からなつている。異なる大きさの他の周知の記
憶装置もまた周知の方式で使用することができ
る。 スレーブ・インターフエース１４５，１５０
は、システム・バス１３０，１３１をバス１６
０，１６１と同じメモリー・バス１５５，１５６
に対して接続する。周辺１９６，１９８は、その
内の２つのアダプタ１８４，１８６が示されるバ
ス・アダプタと、その内装置１９０，１９２が示
される周辺バス・アダプタからなるインターフエ
ース回路によつてバス１５５および１５６に対し
て接続されている。各バス・アダプタは、メモリ
ー・バスおよび周辺バス上で受取つたデータ情報
およびシステム・バスを介して処理素子から受取
つた指令を緩衝して定様式化が可能であるバツフ
ア・メモリーおよびデータ処理ロジツクを含んで
いる。特に、各バス・アダプタは、２つの独立的
な指令チヤネルおよび２つの独立的な入出力デー
タおよび指令チヤネル上の信号を取扱うことがで
きる。 アダプタ１８４の如き各バス・アダプタは、専
用バスを介して周辺バス・アダプタ１９０に対し
て接続されている。この周辺バス・アダプタは、
マイクロプロセツサおよび関連するプログラム・
メモリーを含む。プログラム・メモリー内に記憶
されたプログラムの制御下で、マイクロプロセツ
サ装置が処理素子と周辺コントローラおよび諸装
置間に情報を送るためのフオーマツト変換および
バツフアリングを行なうことができる。周辺バ
ス・アダプタ装置により行なわれるフオーマツテ
イング機能は、いくつかのルーチン・データ転送
タスクの処理素子（PE）の負荷を軽減すること
により全体的な処理時間を短縮する上で役立つ。
各周辺バス・アダプタは、実施例においてはデイ
スクおよびテープの如き二次的な記憶素子を含む
種々のタイプの入出力コントローラが取付けられ
る種々の標準的な周辺バスに対するインターフエ
ースを提供するように個々にプログラムすること
ができる。周辺バス・アダプタ１９０〜１９２
は、内部メモリー・バス１５５，１５６に使用さ
れる信号と周辺バス１９６〜１９８に対して使用
される信号との間に変換するように、従つて多く
の異なる周辺バス・フオーマツトを例示のシステ
ムにより使用することを可能にするようプログラ
ムすることができる。 バス・アダプタの記憶素子はシステム内に挿入
される時初期のパアー・アツプ・クリアおよび初
期化サイクルが与えられ、この間そのバス・ドラ
イバの全てが遮断されて装置が誤つた情報をシス
テムに対して通信することを阻止する。更に、装
置の内部状況レジスタは予め定めた状態に設定さ
れる。初期化が完了した後、装置はその時の主処
理素子に対して割込みを送り、これによりこの主
処理素子に対してこれが使用可能であることを通
知する。 この割込みに応答して、主要プロセツサは、そ
の内部の故障監視装置が作動状態にありかつその
存在を適当なメモリー表に記録することを検査す
るため装置を調べることにより、新たに挿入され
た装置を初期化する。 もし装置が記憶素子（その状況の読出しによつ
て決定される）であれば、この素子は１つの物理
的名前が与えられてこれが応答する物理アドレス
を規定する。あるいはまた、もし装置がバス・ア
ダプタ／周辺バス・アダプタであれば、関連する
周辺バスにおける周辺装置の番号および形式を判
定するためその内部のマイクロプロセツサが関連
する周辺素子について照会することを許容するあ
るプログラムがその内部のプログラム・メモリー
に対してロードされる。周辺の情報は、適当な操
作プログラムを新たに挿入された装置におけるプ
ログラム・メモリーに対してロードして、メモリ
ーにおけるシステムの構成表を再び更新すること
により応答する割込み機構を介して主要処理素子
に対して再び通知される。 １つの処理素子の更に詳細な機構ブロツク図が
第２図において示されている。各処理素子は同じ
回路を含み、従つて不要な繰返しを避けるため唯
１つの処理素子における回路について詳細に論述
することにする。この処理素子の心臓部はマイク
ロプロセツサ装置（MPU）２１０であり、これ
はコンピユータ・システムにより取扱われる通常
の演算のほとんどを実施する。マイクロプロセツ
サ装置２１０は、例示として従来周知の16ビツト
のマイクロプロセツサでよい。適当な特性を有す
るいくつかのマイクロプロセツサ装置が市販され
ておるが、本実施例において使用するため好適な
装置は米国アリゾナ州フエニツクスのMotorola
Semiconductor Products社から入手可能なモデ
ルMC68000マイクロプロセツサである。 MPU２１０の作用を支持しているのは、MPU
がその処理時間を短縮しかつ有効なメモリー・ア
クセス時間を短縮することを助けるいくつかの他
の装置がある。特に、これらの装置は、メモリー
管理装置２００、ROM２０５およびキヤシユ・
メモリー２５０を含む。 特に、MPU２１０は「仮想アドレス」構成に
より作動する。この周知のメモリー構成において
は、MPU２１０は「仮想」アドレスをコンピユ
ータ・システムの主記憶装置における記憶場所と
対応する実際のアドレスに変換するために翻訳を
必要とする仮想アドレスを生成する。仮想アドレ
スの物理アドレスへの翻訳は、メモリー管理装置
２００によつて達成される。装置２００は、文脈
切換え中主記憶装置から検索され、内部ランダ
ム・アクセス・メモリーに格納されて仮想アドレ
スから物理アドレスへの翻訳を行なう翻訳「表」
即ち「マツプ」を使用する。特に、MPU２１０
により生成された仮想アドレス情報は、局部アド
レス・バス２２０を介してメモリー管理装置２０
０に対して与えられる。メモリー管理装置２００
は、仮想アドレス情報をコンピユータ・システム
における主記憶装置をアドレス指定するため使用
される物理アドレスに翻訳する。この翻訳された
情報は、処理素子内部の情報のフローを制御し適
当に翻訳されたキヤシユ・アドレスをキヤシユ・
データ・バス２８５に対してゲートするキヤシ
ユ／局部バス・アダプタ２３０に対して与えられ
る。 文脈切換え操作の間、翻訳マツプにおけるエン
トリは不当な操作を阻止するため無効化されなけ
ればならない。本発明の１つの特質によれば、文
脈切換えの実施のため必要な時間を短縮するた
め、他の処理装置と平行して付勢することができ
る処理素子において特殊目的のハードウエアが設
けられている。この特殊取付けのバードウエア
は、文脈切換えの間全てのマツプ・エントリを自
動的に無効化する。従つて、処理素子における管
理プログラムは、無効化操作を開始し、次いで他
の機能に進める指令を発するだけでよい。 キヤシユ・メモリー２５０は、効率のよいメモ
リー・アクセス時間を短縮し、また本発明によれ
ばメモリーのバツク・アツプ構成を提供するため
使用される公知の記憶素子である。特に、主記憶
装置に記憶された情報のサブセツトもまた、キヤ
シユ・メモリー２５０内に一時的に格納される。
メモリー２５０は、マイクロプロセツサ装置２１
０により提供される仮想アドレスに直接応答し、
もし要求される情報がキヤシユ・メモリーに存在
する（「キヤシユ・ヒツト」と呼ばれる）ならば、
この情報は主記憶装置に対する通常のアクセスが
要するよりも遥かに短い間隔で使用可能な状態と
なる。もし要求された情報がキヤシユ・メモリー
には存在しないが主記憶装置に存在する場合は、
試みられたアクセスは「キヤシユ・ミス」と呼ば
れ、公知の回路が要求された情報を含む「ブロツ
ク」と呼ばれる情報のパーセルを主記憶装置から
キヤシユ・メモリーに対して自動的に転送、即ち
「書込み」を行なう。もし要求された情報が周辺
の２次的記憶領域にしか見出されない場合は、ア
クセスの試みは「ページ障害」を惹起する結果と
なり、これは以下に述べる手順を経て処理される
のである。 キヤシユ・メモリー２５０は、36ビツト×
32000ワード（実際には、32×1024ワード）の形
態に構成された217バイトのランダム・アクセ
ス・メモリーからなる（各36ビツトのワードは、
それぞれ１つのパリテイ・ビツトと関連する４つ
の情報バイトを含む）。キヤシユ・メモリー２５
０から検索された情報は、キヤツシユデータ・バ
ス２８５およびキヤツシユ／局部バス・アダプタ
２３０を介して局部データ・バス２２５へ、次い
てMPU２１０へ提供される。キヤツシユ／局部
バス・アダプタ２３０は、32情報ビツトのキヤツ
シユ・バス２８５と16情報ビツトの局部データ・
バス２２５との間にインターフエースおよび信号
変換回路を提供する。更に、バス・アダプタ２３
０は、キヤツシユ・メモリー２５０から局部バス
２２５に対して送られるデータに関するバイオ・
パリテイを検査して、反対の方向に流れるデータ
に対するバイト・パリテイ情報を生成する。 本発明によれば、キヤシユ・メモリー２５０は
非通し書込み形キヤシユ・メモリーである。ほと
んどの従来のキヤシユ・メモリーは通し書込みメ
モリーである、即ち情報が従来のキヤシユ・メモ
リーに書込まれる時、同じ情報がシステムの主記
憶装置に保持されたデータのコピーにも即時書込
まれる。通し書込み操作は、データの一貫したコ
ピーが１つの場所に保持されることを許容する。
不都合なことにもし処理が完了する前に故障が生
じる場合には、処理中の１つデータ・コピーしか
修正された状態とならず、その結果元のデータに
ついての処理を再開することができなくなる。従
来の操作とは対照的に、本発明のキヤシユ・メモ
リーは非通し書込み形ではなく、そのため修正さ
れたデータが処理中キヤシユ・メモリーにのみ書
込まれる。従つて、もしある障害が処理中に生じ
ると、主記憶装置の元のデータはそのままの状態
で残り、その結果元のデータについて処理を再開
することができるのである。 特に、文脈の切換えまたはキヤシユ・メモリー
２５０が一杯の状態となる桁溢れ状態のため修正
データをシステムの主記憶装置に書込むことが必
要になる時、就中その時実行中のユーザ・プログ
ラムの識別を含む主記憶装置における特別のデー
タ場所が更新されて、キヤシユ・メモリー２５０
におけるデータがこのプログラムと関連する主記
憶装置における第１の領域に書込まれつつあるこ
とを表示する。 以下において詳細に記述する処理素子における
特殊な回路は、この特ユーザ・プログラムにより
第１の領域に対して修正されたキヤシユ・メモリ
ー２５０における全てのデータを書込む。書込み
操作の終りに、主記憶装置における状況ブロツク
は再び更新されて第１の記憶領域が更新されたこ
とおよび第２の領域が更新されようとしているこ
とを表示する。然る後、同じデータが第２の領域
に対して書込まれる。第２の格納操作の後に状況
ブロツクの最終的な修正が続いて第２の領域の更
新もまた完了したことを表示する。 従つて、何時故障が生じたかに拘らず、各ユー
ザ・プログラムを再び開始することができる主記
憶装置および関連するアドレスにおいて一貫した
データの組が残る。例えば、もしある処理素子が
最初に修正されたデータ・ブロツクを第１の記憶
領域に対する書込みを開始する前に故障する場
合、第１の記憶領域におけるデータおよび始動ア
ドレスは、処理素子がプログラムの実行を開始す
る前の状態と丁度同じでありデータ処理タスクは
第１の記憶領域における最初のデータを用いて再
び始動することができるのである。 あるいはまた、もし処理素子が第１の領域に対
する書込み操作を完了する前に故障が生じる場合
には、主記憶装置における状況ブロツクは、書込
み操作は未だ完了せず故障回復ルーチンが主記憶
装置におけるプログラムの第２の領域の内容をそ
の第１の領域に対して書込んで別の処理素子にお
けるプログラムの再実行を惹起するだけでよいこ
とを表示する。同様に、コンピユータ・システム
は、新たな第２の領域をプログラムに対して割付
けしてプログラムの第１の領域の内容を新たな第
２の領域に対して再び複写することにより、主記
憶装置におけるプログラムの第２の領域の修正中
に生じる故障から回復することができるのであ
る。 本発明によれば、第１および第２の主記憶装置
の領域は物理的に別個の記憶領域に置かれ、従つ
て一回の記憶素子の故障はコピーが更新されつつ
ある時を除いてプログラム・データの少なくとも
１つの一貫したコピーを主記憶装置に残す。この
場合、システムはいずれか一方もしくは両方の記
憶領域におけるデータの更新を完了することによ
り前述の如く回復が可能となる。 関連するキヤシユ・メモリーのおけるプログラ
ムにより修正される全てのデータを記憶しながら
プログラム動作における然るべき効率を提供する
ためには、キヤシユ・メモリーは従来技術のシス
テムにおいて典型的に用いられたものよりも遥か
に大きなものでなければならない。このような大
きなキヤシユ・メモリーは通常のキヤツシユの作
動に従つてキヤツシユにおける各データ・エント
リが新たなユーザ・プログラムを組込むことがで
きる前にシステムの主記憶装置に格納されなけれ
ばならないため、文脈の切換えの間大きな時間的
犠牲を強いられるおそれがある。 本発明の別の特質によれば、キヤシユ・メモリ
ー２５０におけるプログラム動作の間修正された
データ・エントリのみを格納する特殊目的の回路
もまた提供される。 更に、キヤシユ・メモリー２５０と関連してい
るのはブロツクの状況メモリー２５５である。メ
モリー２５５は複数のエントリを含み、その各々
はキヤシユ・メモリー２５０に格納されたデータ
の１つのブロツク（128バイチのセグメント）に
関する情報を保有する。特に、ブロツクの状況メ
モリー２５５における各エントリは、もし仮想ア
ドレスが関連するキヤツシユ・ブロツクに対して
その時マツプされるならばこの仮想を識別する
「ラベル」を保有する（仮想アドレス情報はキヤ
ツシユ・アドレス・バス２５１から受取られる）。
更に、ブロツクの状況メモリー２５５における各
エントリは、関連するブロツクの内容がその時文
脈（MPU２１０においてその時実行中のプログ
ラムと関連する）において妥当であるかどうかを
表示する「妥当な」ビツトを含み、各エントリは
また、内容が最初関連するキヤシユ・メモリー・
ブロツクに対してロードされたためもし妥当なら
ば関連するブロツクの内容が変更されたかどうか
を表示する「不当な」ビツトを含む。 本発明の別の特質によれば、ブロツク状況メモ
リー２５５に格納された妥当および不当ビツト
は、文脈の切換えと同時に主記憶装置に対してブ
ロツク状況メモリーにより「不当な」ものとして
識別された如きブロツクのみの内容を格納する特
殊回路によつて使用され、これにより文脈の切換
えの実施に必要な期間の節減をもたらす。ブロツ
ク状況メモリー２５５はまた、文脈の切換えの間
キヤシユ・メモリー２５０の自動的なクリア動作
を制御するため使用することもできる。 キヤシユ・メモリー２５０は、システムの主記
憶装置からのメモリー２５０における情報を更新
するため、キヤツシユ・アドレス・バス２５１上
でアドレス情報を、またプロセツサ・バスからバ
ス・インターフエース２６５および２７０を介し
てデータ情報を受取ることができる。更に、イン
ターフエース２６５および２７０は処理素子をプ
ロセツサ・バスに対して接続し、各々が19本の割
込み回線（15の情報ビツトおよび４つのパリテ
イ・ビツト回線を含む）および36本のアドレス／
データ回線（32本の情報ビツト回線および４本の
パリテイ・ビツト回線からなる）を収容する。
種々の制御回線（図示せず）はまた、処理素子の
作用を制御するためインターフエース２６５およ
び２７０を通過する。 データ・バス２８０からキヤツシユ・データ・
バス２８５を介してキヤシユ・メモリー２５０に
対して送られる情報のバイト・パリテイは、コン
ピユータ・システムの主記憶装置からキヤシユ・
メモリー２５０に対し転送される情報についての
エラー検出を行なう公知のパリテイ検査回路から
なるパリテイ検査装置２６０によつて検査され
る。 処理素子とプロセツサ・バス間でインターフエ
ース２６５，２７０を介して生じるデータ転送
は、外部の制御シーケンサ２４５によつて制御さ
れる。以下において更に詳細に論述するように、
シーケンサ２４５は内部の制御シーケンサ２４０
からの同期信号を受取つて、適当なアドレスをバ
ス２８０に対してゲートさせ、制御信号を生成
し、キヤシユ・メモリー２５０とプロセツサ・バ
ス間のデータ転送を対応付けることによりデータ
の転送を制御するのである。 読出し専用メモリー２０５はまた、それぞれ局
部アドレス・バス２２０およびデータ・バス２２
５に対して接続され、MPU２１０によりアクセ
スすることができるプログラム命令を保有する。
特に、ROM２０５は、最初のシステム・パワ
ー・オンまたはシステムのリセツトの後に処理素
子を再始動するため使用される「ブートストラツ
プ」プログラムを保有する。MPU２１０の処理
速度を増大するために、ROM２０５はまた、局
部データ・バス２２５上でMPU２１０によりア
クセスすることができる他の頻繁に使用されるオ
ペレーテイング・システム・ルーチンを保有して
いる。 バス２８０を介するデータ信号の送受に加え
て、インターフエース２６５および２７０または
割込み信号を受取つてこれを19ビツト割込みバス
２７５に対してゲートすることができる。入力す
る割込み信号は割込み回路網２３５に対して与え
られ、これは割込みバス２７５上で与えた割込み
データMPU２１０によりデータの読出しができ
る局部データ・バス２２５に対してゲートする。
割込みバス２７５上で受取られた割込みデータ
は、割込みのソースを表示する８ビツトの識別コ
ードと、割込みのレベルを表示する３ビツトのレ
ベル・コードと、所要の割込みルーチンが開始す
る格納場所を表示する４ビツトの割込みベクトル
とからなる。更に、４つのパリテイ・ビツトが、
19ビツトの割込みバス上に残る15の情報ビツトに
おけるエラーを検出するため含まれている。 第３図は、例示の故障許容度を有するコンピユ
ータ・システムのスレーブ・インターフエース装
置の機能ブロツク図を示している。このスレーブ
装置は、バス・インターフエース３１０によりシ
ステム・バスに対し、またバス・インターフエー
ス３１５により関連するメモリー・バスに対して
接続されている。システム・バス・インターフエ
ース３１０は、36本のアドレス／データ回線およ
び関連する制御回線および14本の割込み回線に対
するフイルタおよび緩衝作用を提供するのであ
る。 同様に、メモリー・バス・インターフエース３
１５は、10本の割込み回線（２つの割込みレベ
ル・ビツトと、４つの割込みソース識別コード・
ビツトと、４つのパリテイ・ビツトからなる）
と、36本のアドレス／データ回線（32の情報ビツ
トと、４バイトのパリテイ・ビツトからなる）
と、スレーブ・インターフエースからメモリー・
バスに対し、また最終的には記憶素子またはバ
ス・アダプタ装置に対して情報を転送するための
いくつかの関連する制御回線に対するフイルタお
よび緩衝作用を提供する。36ビツトの内部デー
タ・バス３４０上の情報は、受取つたアドレスお
よびデータに関してバイト・パリテイを検査する
パリテイ回路検査装置３２０に対して与えられ
る。また、入力情報を復合して診断目的のため使
用される選択された指令を認識し、また処理素子
に対する故障条件の表示に使用される状況条件を
記憶する指令／状況ロジツク３２５に対して情報
が与えられる。 メモリー・バス・インターフエース３１５を通
過する10本の割込み回線と、システム・バス・イ
ンターフエース３１０を通過する14本の割込み回
線が割込みロジツク３３０に対して設けられてい
る。割込みロジツク３３０は、もし関連する記憶
素子またはバス・アダプタのいずれかがサービス
を要求する割込み信号を生成中であるかどうかを
判定するため使用される「ポーリング」シーケン
スを生成する公知の回路を含む。特に、各記憶素
子またはバス・アダプタは「ポーリング」、即ち
予め定めたシーケンスにおいて割込みの検出のた
め調べられる。スレーブ・インターフエースは、
更に、マスター・インターフエースにおける割込
み回路（以下において詳細に記述する）によつて
「ポーリング」が行なわれる。スレーブ・インタ
ーフエースによつて検出される割込みは、マスタ
ー・インターフエースから受取るポーリング信号
に応答してバス・インターフエース３１０を介し
てシステム・バス上をマスター・インターフエー
ス装置に対して伝達されるのである。 スレーブ・インターフエース全体の作用は、装
置における残りの回路に対して同期信号を提供す
るため公知のクロツクおよびシーケンス生成回路
を含む制御ロジツク３３５により制御され同期さ
せられる。 記憶素子の更に詳細な機能ブロツク図は第４図
において示される。全て記憶素子は同じ回路を含
むため、明瞭化のためその内の１つについてのみ
詳細に記述することにする。各記憶素子は、イン
ターフエース４１０と４１５により両方の冗長メ
モリー・バスに対して接続されている。各インタ
ーフエース回路は、10本の割込み回線（６つの情
報ビツトおよび４つのパリテイ・ビツトとからな
る）と、36本のアドレス／詳細回線（32の情報ビ
ツトおよび４つのバイト・パリテイ・ビツトとか
らなる）および何本かの関連する制御回線のフイ
ルタおよびバツフア作用を行なう回路を含む。 入力するアドレス情報は、インターフエース４
１０および４１５によつて、情報がアドレス検出
装置およびゼネレータ回路４５５に対して与えら
れる内部アドレス・バス４２０に対して送られ
る。回路４５５は、関連する記憶素子が応答する
ようにプログラムされるアドレスを復合してこれ
を検出する。更に、周知の原理によれば、この回
路はランダム・アクセス・メモリー（RAM）ア
レー４７０において格納されたデータのブロツク
（128バイト）をアクセスするため必要な一連のア
ドレス情報を生成する。回路４５５により生成さ
れたこの情報は、RAMのタイミング兼制御回路
４６０に対して与えられる。この回路はまた、タ
イミング信号（行および列のアドレスのストロー
ブ）およびRAMアレー４７０の制御のため使用
される制御信号（チツプ選択）を生成する公知の
回路を含む。更に、RAMのタイミング回路４６
０はRAMアレー４７０における情報のアクセス
のため必要なアドレス・リード（行および列アド
レス）を付勢してアレー４７０における情報の脱
落を防止するため周期的な「リフレツシユ」信号
を提供する回路を保有する。 RAMアレー４７０は、320個の64Kダイナミツ
ク・ランダム・アクセス・メモリー素子を含んで
いる。これらの素子は、多数の半導体製造企業か
ら入手可能な従来周知の市販される記憶素子であ
る。アレー４７０は、８行×40列のアレー（219
個の32ビツト・ワード、８パリテイ・ビツト行）
に対して構成されている。回路４６０によりタイ
ミング制御信号および内部アドレス・バス４２０
を介して与えられるアドレス信号に応答して、
RAMアレー４７０はエンコーダ／デコーダ４５
５に対して格納された情報および関連する格納さ
れたパリテイ検査ビツトを提供する。回路４５５
は、RAMアレー４７０から検索された40ビツト
の符号化された情報を受入れ、８ビツトのパリテ
イ情報コードを用いて公知のエラー補正手法に従
つてどんな単一ビツト・エラーでも識別してこれ
を補正する。また、公知のエラー検出手法に従つ
て、８ビツトのエラー補正コードは全ての二重お
よび最も重複するビツトのエラーを検出するため
使用される。状況フラツグは回路４４５によりセ
ツトされてエラーが生じたことを表示する。エン
コーダ／デコーダ回路４４５はまた、適正である
かあるいはエラー補正回路により補正された全て
の検索された情報と共に送られるバイト・パリテ
イ・ビツトの生成に使用される。RAMアレー４
７０から検索され（およびおそらくは補正され
た）32ビツトの情報ワードが、４つのパリテイ・
ビツトと共に、36ビツトの内部データ・バス４２
０に対して与えられ、またインターフエース４１
０および４１５を介してメモリー・バスおよびコ
ンピユータ・システムの他の装置に対して与えら
れる。 割込みロジツク４３０、状況および指令ロジツ
ク４３５、電源監視回路４４０および制御シーケ
ンサ４５０を含む記憶回路のサービスのためいく
つかの別の回路が使用される。制御シーケンサ４
５０は、その種々の操作を経て記憶素子の順序付
けのため使用される制御信号および同期信号を生
成する。これらのシーケンス信号は標準的な方法
で生成される。 電源監視回路４４０は、システムの電力供給状
態を監視し、電力が最初に記憶素子に対して供給
される時「クリア」即ちリセツト信号を生成す
る。更に、電力監視回路４４０はまた、記憶素子
がリフレツシユ専用モードに入ることができ、こ
れにより電力の消費を節減しながら格納された情
報をそのままの状況に維持するように予備電力の
みが使用可能状態となる条件を検出するのであ
る。 状況および指令ロジツク４３５は、故障条件の
間処理素子とによる外部アクセスのため状況情報
を格納する（例えば、故障条件および故障の時に
アクセスされつつあるアドレス等）。指令４３５
はまた、診断試験および他の診断機能の構成のた
め使用される指令を処理素子から受入れる。 割込みロジツク４３０は、格納素子における故
障の事象においてスレーブ・インターフエースに
対する割込みを開始し、記憶素子の最初のパワ
ー・アツプと同時に記憶装置がリセツトされる時
もしくはパワー・アツプと同時に使用可能となり
作動状態となることを表示する。 各処理素子は同じ回路を含むが、各処理素子
は、処理素子モジユールが挿入されるコネクタ・
スロツトの電気的配線により決定される一義的に
６ビツトの識別番号を割付けられる。この識別番
号は、以下に記述するように、制御の転送および
バスのアクセス操作のためその関連するマスタ
ー・インターフエースに対する各処理素子を識別
するため使用される。 キヤシユ・メモリーおよびこれを制御して種々
の移動および記憶ルーチンを実施する回路につい
て、以下に詳細に論述する。特に、第５図および
第６図は、メモリーを使用する監視およびユー
ザ・プログラム間のキヤシユ・メモリー空間の割
付け状態を示している。実施例においては、キヤ
シユ・メモリー（第２図におけるメモリー２５
０）は、128Kバイトのメモリーを有する高速の
ランダム・アクセス・メモリーからなる。メモリ
ー全体は、アドレス00000〜1FFFF（16進数）と
対応する14ビツトのアドレス・コードにより一義
的にアクセスすることができる。合計128Kバイ
トのメモリーがキヤシユ・メモリーと共に作動す
る監視プログラムとユーザ・プログラム間に分割
される。監視およびユーザ・プログラム間の記憶
空間の分割状態は予め定めされて固定されてい
る。 更に、最初の64Kバイトの記憶空間（アドレ
ス・コード00000〜0FFFFと対応する）と対応す
るメモリーの半分がユーザ・プログラムのみによ
る使用のため恒久的に割付けられている。同様
に、残りの64Kバイトのメモリー（アドレス・コ
ード10000〜1FFFFと対応する）は、関連するマ
イクロプロセツサにおいて実行中の監視プログラ
ムによる使用のため恒久的に割付けされている。 ユーザ・プログラムに割付けされた64Kバイト
の内、最初の32Kバイト（アドレス・コード
00000〜07FFFと対応する）はユーザ・プログラ
ムの記憶のため恒久的に割付けされている。次の
32Kバイトのメモリー（アドレス08000〜0FFFF
と対応する）はユーザ・プログラム・コードの記
憶における使用のため恒久的に割付けされてい
る。 類似の分割法（32Kバイドずつ）は監視データ
およびコードに対しても行なわれている。しか
し、監視コードおよびデータの両領域は２つの
16Kバイトの領域に更に分割されている。選択さ
れた１つの16Kバイトの領域においては、頻繁に
使用される監視プログラム・コードが恒久的に格
納される。監視プログラム・コードの他の16Kバ
イトの領域においては変更可能即ち「オーバーレ
イ可能な」コードが格納され、その内容はプログ
ラムの操作中変更することができ柔軟性を提供す
る。 これもまた32Kバイトのメモリーからなる監視
データ記憶領域も同様に２つの16Kバイトの部分
（それぞれ、アドレス18000〜1BFFFおよび1C000
〜1FFFFと対応）に分割されている。監視コー
ドの場合と同様に、監視データ領域は固定されオ
ーバーレイ可能な部分に分割されている。 実施例においては、マイクロプロセツサ装置は
24ビツトのアドレス（A0〜A23）を生成するこ
とができ、従つてアドレス000000〜FFFFFF（16
進数）と対応する略々16メガバイトの情報を個々
にアドレス指定することができる。アドレス・コ
ードの生成に加えて、このようなマイクロプロセ
ツサはまた、マイクロプロセツサにより生成され
たアドレス・コード信号を指定するアドレス・コ
ード信号がユーザのデータ、ユーザのコード、監
視データまたは監視コードのどれに指向されるか
を指示する３つの機能コード信号（FC0〜FC2）
を提供することもできる。ユーザ・データ、ユー
ザ・コードおよび監視コードの空間と対応するこ
の機能コードの状態は、それぞれFC2〜FC0＝
001、010および110である。監視データの場合は、
FC2〜FC0＝101であり、また更にアドレス・ビ
ツトA23は２つのタイプのアドレス、即ちメモリ
ー・アドレスおよび特殊アドレス間を識別するた
め使用される。特殊アドレスは、以下に説明する
ように、特別のキヤシユ・メモリーの制御操作の
間に使用される。 マイクロプロセツサにより生成される24ビツト
のアドレス・コードは合計16Mバイトのデータの
アドレス指定のため使用することができ、キヤシ
ユ・メモリーは僅かに128Kバイドのメモリーし
かないため、マイクロプロセツサにより生成され
るアドレスからキヤシユ・メモリー空間に対して
翻訳即ち「マツプ」するためにはある手段を用い
なければならない。特に、実施例においてはブロ
ツク状況メモリーはキヤシユ・メモリーと関連し
ている。このブロツク状況メモリーは、キヤシ
ユ・メモリーにおける128Kバイトの情報ブロツ
ク毎に１つの記憶場所を保有する。キヤシユ・メ
モリー・ブロツクが主記憶装置からロードされる
時、24ビツトの仮想アドレスの一部がデータを書
込むための場所を選択するためにキヤシユ・メモ
リーに対して与えられる。残りのアドレス（「ラ
ベル」）は、ブロツク状況メモリーにおいて対応
する場所に格納される。MPUアクセスの後期に
おいては、マイクロプロセツサが生成した仮想ア
ドレスのこの部分はアクセス・ブロツクと関連す
る記憶されたラベルと対比される。突合せによ
り、記憶されたデータがマイクロプロセツサにお
いて実行中のプログラムに対して妥当であること
を表示する。 第５Ａ図は、監視プログラム・コードに対する
キヤシユ・メモリー空間に対する仮想メモリー空
間の対応状態を示している。合計のキヤシユ・メ
モリー・アドレス空間および監視およびユーザ・
プログラムにおけるその割付け状態は同図の右側
におけるブロツクに略示されている。左側におけ
るブロツクにおいては、監視プログラム・コード
に対する全仮想アドレス空間の形態が示されてい
る。 特に、24のアドレス・ビツトによりアドレス指
定することができる約16Mバイトの仮想記憶空間
からは、最初の16Kバイト（アドレス000000〜
FFFFFFと対応）がマイクロプロセツサと関連
する読出し専用メモリー装置（第２図において読
出し専用メモリー２０５として示される）におけ
る場所に対して割当てられている。前述の如く、
読出し専用メモリー２０５に格納された情報はシ
ステムの起動および診断プログラムのため使用さ
れる。 次の16Kバイトの仮想アドレス空間は、キヤツ
シユ・メモリーに恒久的に格納された（アドレス
004000〜007FFFと対応する）監視プログラムに
割当てられ、１対１でキヤシユ・メモリーの空間
の16Kバイト部分に変換する。16Kバイトのキヤ
シユ・メモリー部分のおける各場所を指定するた
めに14ビツト（ビツト０乃至13）しか必要でな
く、残りの10ビツト（ビツト14乃至23）は「ラベ
ル」として表わされブロツク状況メモリーに格納
される。仮想アドレスと固定された監視コード間
の変換は１対１であるため、10ビツトのラベルが
固定される（ビツト14＝１であり、ビツト15〜23
＝０）。 アドレス008000〜FFFFFFと対応する約16M
バイトからなる仮想アドレス空間の残り（仮想ア
ドレス空間全体マイナス既にROMに対して割当
てられた32Kバイトおよび固定の監視コード）
は、アドレス1C000〜1FFFFからなるキヤシユ・
メモリーの残りの16Kバイトの監視コード部分に
対してマツプする。固定された監視コードの場合
のように、仮想アドレス空間の下位の14ビツトが
キヤシユ・メモリーにおけるある場所を指定す
る。残りの10ビツト（ビツト14〜23）は、ブロツ
ク状況メモリーにおける関連する場所においてラ
ベルとして格納される。 第５Ｂ図は、監視データに対する仮想アドレス
のキヤシユ・メモリーに対するマツピングを示し
ている。下位の16Kバイト（アドレス000000〜
0003FFFからなる）は、１対１の関係で16Kバイ
トの固定監視データ領域（アドレス10000〜
13FFFからなる）に対してマツプされる。次の
監視データ空間は、アドレス004000から始まりア
ドレス7FFFFFまで続く略々8Mバイト（8Mバイ
トマイナス16Kバイト）からなるオーバーレイ可
能な空間である。この空間は、アドレス14000〜
17FFFからなるキヤシユ・メモリーにおける16K
バイトのオーバーレイ可能な監視データ空間にマ
ツプする。残りの10ビツトは監視コードにおける
ように、ブロツク状況メモリーに格納され、アク
セスと同時に突合せのため使用される。 アドレス800000〜FFFFFFからなる残りの8M
バイトの監視復号の仮想アドレス空間は、以下に
詳細に記述するように、キヤシユ・メモリーの制
御操作の間特別なアドレスに対して使用される。 第６図は、ユーザ・コードおよびユーザ・デー
タのための仮想アドレス空間の割当て状態を示し
ている。第６Ａ図に示されるように、16Mバイト
からなる全仮想アドレス空間（アドレス000000〜
FFFFFF）は、キヤツユ・メモリーにおけるア
ドレス08000〜0FFFFに位置された32Kバイトの
ユーザ・コード領域に変換する。32Kバイトのキ
ヤシユ・メモリーを一義的にアドレス指定するた
め15ビツト（０〜14）が必要であり、残りのビツ
ト（15〜23）はブロツクの状況メモリーにおいて
９ビツト・ラベルとして記憶され、監視コードお
よびデータ・ラベルと同様な方法で使用されて妥
当なデータについて検査する。 第６Ｂ図に示されるように、ユーザ・データに
対する16Mバイトの空間全体もまた、アドレス
000000で始まりアドレス07FFFまで続く32Kバイ
トのキヤツユ・メモリー空間にマツプされる。ユ
ーザ・コードの場合のように、９ビツト・ラベル
がブロツク状況メモリーにおいて格納される。 キヤシユ・メモリーおよびその関連する支持回
路の作用については、第７図のおよび第８図に関
連して詳細に記述する。特に第７図は、ブロツク
状況メモリーおよびキヤツユ・メモリーの作用と
関連する支持回路の簡単なブロツク図を示す。第
８図に、要求された情報がキヤツユ・メモリーに
存在しない場合にシステムの主記憶装置から情報
を読出すため使用される回路の詳細なブロツク図
を示す。多くの回路ブロツクのデータな構造につ
いては明瞭化のため詳細には示さないが、マルチ
プレクサおよびラツチ回路は設計ならびに構造に
おいて標準的なものであり、その作用は当業者に
は周知のものである。 第７図においては、キヤツシユ制御回路は、キ
ヤシユ・メモリーの各部およびその支持回路の作
用を対応付け同期化する制御信号を生じる内部の
シーケンサコントローラ７００を含んでいる。内
部のシーケンサ・コントローラ７００の詳細な構
造もまた明瞭化のため示さない。このコントロー
ラは以下に示される状態表に従つて標準的な離散
論理回路、誂らえられたアレー・ロジツクまたは
読出し専用メモリーのいずれかを用いて構成する
ことができる。特に、シーケンス・コントローラ
の場合は、「遊休状態」にある時MPU７０２から
のアクセス指令に対して迅速い応答することが望
ましいため、シーケンサが遊休状態にある間生成
されるMPU７０２からの信号の処理に用いられ
る回路は高速の離散状もしくは特別注文のアレー
論理回路であることが望ましい。シーケンサの状
態の残りは読出し専用メモリーを用いて構成する
こがとできる。 シーケンサ７００は、MPU７０２により要求
されるタイプの動作を表示するMPU７０２から
多くの信号を受取る。特に、MPU７０２はその
24本のアドレス・リードA0〜A23において１組
のアドレス信号を生じる（更に述べれば、MPU
７０２はアドレス信号A0は生成しないが、その
代りMPU７０２は種々の回路におけるデータの
受取りの制御のため使用される２つのデータ・ス
トローブ信号即ちUDSおよびLDSを生成する。）
妥当なアドレスがリードA0〜A23に存在する時
は、MPU７０２はアドレス・ストローブ・リー
ドASを保持する以下の記述においては、信号の
呼称（例えば、AS）は信号が保持された状態に
あることを示し、信号の名前の後の＊印（例え
ば、AS＊）の存在は信号が無視されるかあるい
は保持されないことを示している。 MPU７０２はまた、前述の如く３つの機能コ
ード信号FC0乃至FC2、およびその時の操作が読
出し操作か書込み操作かを表わす読出し／書込み
信号Ｒを生じる。 更に、シーケンサ７００は外部の制御シーケン
サ（図示せず）と相互に作用する。この外部のシ
ーケンサは、プロセツサ・バス上で作用素子とコ
ンピユータ・システムの残りの素子との間の情報
の流れを制御する。このようなシーケンサの設計
および構造は明瞭であり、本文においては詳細に
記述しない。その作用の間、外部シーケンサはプ
ロセツサ・バスの制御回路に固定された一連の操
作を行なわせるが、この操作においてはプロセツ
サ・バスのドライバがプロセツサ・バスとコンピ
ユータ・システムの残りの素子との間に情報をゲ
ートするように制御される。この時受取つた情報
は定様式化され、エラーについて検査され、処理
素子における内部データ・バスに対して転送され
る。外部のシーケンサ（またはバス転送機械）の
作用は、シーケンサが始動リード（ST）を保持
する時シーケンサ７００によつて始動される。外
部のシーケンサが作動中、このシーケンサは使用
状態の信号（BB）をシーケンサ７００に対して
戻す。要求されたデータ転送動作が完了した後、
使用状態の信号は無視される（BB＊）。 シーケンサ・コントローラ７００は、その動作
の過程において、第７図に示された種々の回路ブ
ロツクを制御しまたMPU７０２に要求された動
作の状況を通知するために使用される多くの信号
を生じる。特に、シーケンサ・コントローラ７０
０は、保持される時MPU７０２に対して要求さ
れた動作が開始されたかあるいは以下に記述する
ように完了したかについて表示する確認信号
（ACK）を生じる。内部のシーケンス・コントロ
ーラ７００により生成される他の出力（CE、
Ｒ／Ｗ、WE）は、キヤツユ・メモリー７３８お
よびブロツク状況メモリー７３６の双方を使用可
能状態にするため使用され、その読出しおよび書
込みサイクルを制御する。更に他の出力は、種々
のマルチプレクサを切換えて情報を以下に詳細に
記述するように回路の各ブロツク間に転送するた
め使用される。 シーケンサ７００の制御下で、各処理素子は８
つの充分に規定された状態の１つにあり得る。こ
れらの状態の各々において、ある特定の動作即ち
ルーチンが処理素子の回路によつて実施される。
各シーケンサの状態は、１つの文字からなる簡略
コードによつて表わされ、その各々が一般にシス
テム・クロツクの各クロツク・パルスの間に生じ
る１つ以上のサブ状態からなつている。 ８つの状態の第１の遊休状態（簡略コード
「Ｉ」により識別される）である。内部の情況シ
ーケンサ７００は、これがMPU７０２からアク
セス要求を受取るまでは遊休状態に止まる。遊休
状態においては、シーケンサ７００は、MPU７
０２がそのアドレス出力リード上にあるアドレス
を置いたことまたこれが１つのアクセス操作を要
求中であることを示すMPU７０２により生成さ
れたアドレス・ストローブ信号についてアドレ
ス・ストローブ・リード（リードASとして表わ
される）を監視する。MPUからアドレス・スト
ローブ信号を受取ると同時に、内部の制御シーケ
ンサは以下において詳細に説明する種々の条件に
従つて残りの７つの状態の内の１つに移動する。 ８つのシーケンサの状態の第２は確認状態（簡
略コード」「Ａ」で表わされる）である。この状
態においては、内部の制御シーケンサはMPU７
０２に対して、要求されたアクセス操作が完了し
てMPU７０２により要求されたデータが使用可
能であることを信号する。 第３のシーケンサの状態は特別な確認状態（状
態「Ｓ」として表わされる）である。この状態に
ある間、この状態に入つた時の処理素子の状態に
従つて、シーケンサがブロツクの状況メモリーま
たは他の特別なレジスタを使用可能状態にする。 第４の状態は読出し状態（簡略コード「Ｒ」）
である。この状態においては、内部の制御シーケ
ンサは外部の制御シーケンサを付勢して、システ
ムの主記憶装置からプロセツサのデータ・バスを
介してキヤツユ・メモリー７３８に対するデータ
の読込みを可能にする。 第５の状態は桁溢れ状態（簡略コード「Ｏ」）
である。この状態においては、内部の制御シーケ
ンサ７００はキヤツシユの「桁溢れ状態」をサー
ビスするための適正な指令を生じる。通常主記憶
装置からある特定の場所において検索されてキヤ
ツユ・メモリー７３８に対して格納されることに
なるある項目がキヤツユ・メモリー７３８に格納
することができない場合に、この場所が主記憶装
置に対して最初に移動させねばならない妥当デー
タを既に保有しているため、キヤツシユの桁溢れ
が生じる。 特に、情報をキヤツユ・メモリー７３８から読
出す試みの間キヤツシユの「ミス」の状態が生じ
る場合に、処理素子における回路はアドレス指定
された項目を含むデータのブロツクをシステムの
主記憶装置からキヤツユ・メモリー７３８へ転送
しようと試みる。もしこの試みられた転送が成功
すれば、データ処理は正常に進行する。もしこの
試みられた転送がキヤツシユの桁溢れを惹起する
結果となるならば、主記憶装置から検索された情
報のブロツクはその正常の場所の代りにキヤツシ
ユにおける「桁溢れバツフア」の場所に格納され
る。アドレス指定された項目は、次に、桁溢れバ
ツフアから取出され、キヤツシユの桁溢れが生じ
た時MPU７０２により実行中であつた命令は完
了することを許容される。この時、正常のデータ
処理は割込みが行なわれて、その結果以下に詳細
に記述する如き特殊な回路が主記憶装置に対する
キヤシユ・メモリー７３８のデータの前に修正さ
れた部分を格納することができ、これによりキヤ
シユ・メモリー７３８における別のデータのため
の余地を提供する。あるいはまた、もしキヤシ
ユ・メモリー７３８に対する書込みアクセスと同
時にキヤツシユの桁溢れが生じるならば、書込ま
れるべきデータはその正常の格納場所がクリアさ
れるまでキヤツシユの桁溢れバツフアにおいて一
時的に格納される。 キヤシユ・メモリー７３８に関する読出しまた
は書込みのアクセスの間ページの障害が生じるな
らば、操作のシーケンスは僅かに異なる。ページ
の障害に対する応答は、この障害がキヤシユ・メ
モリー７３８からのプログラム・コードの読出
し、またはデータの書込み操作、またはデータの
読出し操作をどれを行なうとして生じたかに依存
する。もしデータの障害が要求された命令の実行
の代りに試みられたコードの検索において生じた
ならば、キヤシユ・メモリーの回路は特別な「ト
ラツプ」命令を戻す。MPU７０２は、トラツプ
命令を認識するようにプログラムされており、こ
れと同時に二次的な格納領域からの所要のコード
の検索を開始することができるように主要プロセ
ツサとなる要求を開始する。 データの書込みの試みにおいて生じるページ障
害は、キヤツシユの桁溢れと同様に処理される。
即ち、データはキヤツシユ桁溢れバツフアに一時
的に格納され、正常の処理に対して割込みが行な
われる。この割込みに応答して、処理素子は再び
主要プロセツサとなることを要求し、その結果二
次的な格納からの情報の必要な検索を開始し新た
なユーザ・タスクを選択することができる。 データの読出しの試みと同時に生じるページ障
害は処理素子をして正常の処理動作を停止させる
よう強制し、またその時の主プロセツサが所要の
データのページを二次的格納状態から主記憶装置
に移動させることを要求する。二次的格納状態か
ら主記憶装置に対するデータの転送が行なわれた
後、主要プロセツサは要求されたページを含む主
記憶装置における場所のページ障害を生じた処理
素子を通知する。この時、ページ障害を生じた処
理素子は正常の処理動作を再開して、ページ障害
をキヤツシユの桁溢れと全く同じ方法で処理す
る。特に、アドレス指定されたデータ・ブロツク
はキヤシユ・メモリーに対して転送され、その時
実行中の命令が完了することを許容される。この
時通常の処理は割込みが行なわれ、その結果メモ
リー管理装置におけるマツプが更新されて主記憶
装置におけるページの場所を表示することができ
る。もしページ障害と関連してキヤツシユの桁溢
れも生じるならば、桁溢れの後に生じる前述の処
理もまた正常の操作が再開する前のページの障害
後に生じるのである。 処理素子の次の状態は、この処理素子が主記憶
装置に関する以外の転送を行なう外部の状態（簡
略コード「Ｅ」で表わされる）である。 次の状態は、内部のシーケンサが主記憶装置に
対してキヤシユ・メモリー７３８における全ての
不当なデータ・ブロツクの内容を格納するキヤシ
ユ・メモリー回路の作用を制御することができる
フラツシユ状態（簡略コード「Ｅ」で表わされ
る）と呼ばれる。前述の如く、本発明の一特質に
よれば、このフラツシユ操作は、MPU７０２に
よる直接制御とは独立的なフラツシユ操作を実施
するキヤシユ・メモリーと接続された特殊目的の
ハードウエアによつて実施される。特に、MPU
７０２は制約間のフラツシユを指令することがで
き、この場合には指定されたハードウエアが主記
憶装置に対する指定された制約範囲内に見出され
る全ての不当なブロツクを自動的にフラツシユす
る。更に、この特殊目的のハードウエアは、デー
タの各ブロツクがフラツシユされることにより以
降のキヤシユ・メモリーの動作に対するブロツク
状況メモリーを初期化する時、ブロツク状況メモ
リーに格納され前記ブロツクと関連する状態ビツ
トがリセツトされることをMPU７０２が要求す
ることを許容する。この同じ回路は更にユーザお
よび監視コード・ブロツクを無効化するため使用
することができ、この操作はさもなければ文脈の
切換えの実施に要することになる期間を大幅に短
縮する。 処理素子の最後の作動状態は移動状態（簡略コ
ード「Ｍ」）と呼ばれる。移動状態においては、
内部のシーケンサは、キヤシユ・メモリー７３８
における１つの場所からキヤシユ・メモリー７３
８における別の場所に対してデータを移動させる
別の回路を制御する信号を生成する。このような
動作は、ほとんどのコンピユータ・プログラムが
キヤシユ・メモリーにおけるユーザ・データと監
視データ領域間の頻繁なデータ転送に関わるため
に必要である。例えば、入出力操作は一般にユー
ザ・プログラムの半分に関して監視プログラムに
よつて実施される。その結果、出力データはキヤ
シユ・メモリーにおけるユーザ・データ領域から
監視データ領域に対して転送されなければならな
い。同様に、監視領域からの入力データはユーザ
領域に対して転送されなければならない。これら
のキヤツシユのデータ転送がユーザ・プログラム
の作動中に比較的頻繁に生じるため、転送操作の
効率が低いことはシステムの全体的な性能および
管理費に重大な影響を及ぼすおそれがある。加え
て、データ転送操作がしばしばバイト指向であ
り、従つて32ビツトもしくは16ビツトの境界にお
いてさえ突合せを行なう必要がないという事実に
よつて効率の低さも宥恕されるものである。 前述の束縛により、MPU７０２による各キヤ
ツシユ内データ転送におけるデータの直接の操作
は反復されるバイト操作および境界合せを必要と
し、これによりMPUの作動速度を低下させるお
それがある。本発明の別の特質によれば、各処理
素子はデータをキヤツシユにおけるユーザおよび
監視データ領域間でいずれの方向にも自動的に移
動させて処理中のデータを適正に境界合せを行な
う別の特殊なハードウエアが設けられている。こ
れにより、MPU７０２におけるプログラム・ル
ープを経由する潜在的に大きな反復回数（一般
に、転送されねばならないデータのバイト当り一
回）が、専用の移動ハードウエアに指令してキヤ
シユ・メモリー７３８における２つの指定された
領域間にデータを転送させる単一のMPU命令に
減少させられるのである。 処理素子の８つの作動状態の各々については、
第７図のおよび第８図、および作動の状態および
サブ状態について記載する表〜に関して以下
において詳細に記述する。 表〜においては、下記の略号が使用され
る。即ち、
【表】
【表】
【表】
び使用可能状態
A2D 状態1への飛越し 無条件
A2D 状態1への飛越し 無条件
Claims (1)
- 【特許請求の範囲】 １ 初期データに関するデータ処理タスクのため
の処理素子と、初期データの複製コピーと前記処
理素子により生成された演算結果とを記憶するた
めの少なくも２つの別個の記憶領域とを有する障
害許容形コンピユータ・システムのためのメモリ
ー・バツク・アツプ装置において、 前記処理素子と関連する一時記憶領域と、 前記データ処理タスクの最初で前記記憶領域の
１つから前記一時記憶領域に対して初期データを
書込む第１の装置と、 前記演算結果と前記データ処理タスク中に前記
処理素子から生成されたタスクを前記一時記憶領
域だけに書込む装置と、 前記データ処理タスクの終了時に、前記一時記
憶領域の選択された部分を前記記憶領域の第１の
１つに対して転送する第２の装置と、 前記一時記憶領域と前記記憶領域の第１の１つ
との間におけるデータ転送の完了と同時に、前記
一時記憶領域の前記選択された部分を前記記憶領
域の第２の１つに対して転送する第３の装置と、 を備えたことを特徴とするメモリー・バツク・ア
ツプ装置。 ２ 前記第１および第２の記憶領域に対して、前
記データ処理タスク中に前記処理素子により生成
されたデータと演算結果とを含む前記一時記憶領
域の部分だけに転送する様に前記第２および第３
の転送する装置を制御する装置を更に備えること
を特徴とする特許請求の範囲第１項に記載のメモ
リー・バツク・アツプ装置。 ３ バツク・アツプ状況レジスタと、前記一時記
憶領域と前記第１及び第２の記憶領域間の情報の
転送に応答して、前記バツク・アツプ状況レジス
タに記憶されたバツク・アツプ状況情報を更新す
る装置とを更に設け、前記バツク・アツプ状況情
報は前記一時記憶領域から転送されたデータを含
む記憶領域を確認することを特徴とする特許請求
の範囲第１項に記載のメモリー・バツク・アツプ
装置。 ４ 前記更新装置は、前記一時記憶領域から前記
第１の記憶領域に対する第１の転送動作の開始に
応答して前記バツク・アツプ状況レジスタを更新
し、また前記第１の転送動作の完了に応答して前
記バツク・アツプ状況レジスタを更新することを
特徴とする特許請求の範囲第３項に記載のメモリ
ー・バツク・アツプ装置。 ５ もし、前記第１の転送動作の開始前にシステ
ムの障害が生じる場合、前記バツク・アツプ状況
情報に応答して前記第１の記憶領域に記憶された
前記の初期データを利用するデータ処理タスクを
再開する装置を更に設けることを特徴とする特許
請求の範囲第４項に記載のメモリー・バツク・ア
ツプ装置。 ６ 前記バツク・アツプ状況情報に応答して前記
第２の記憶領域の内容を前記第１の記憶領域に転
送し、前記第１の転送動作の開始後であるが該第
１の転送動作が完了する前にシステムの障害が生
じる場合、前記第１の記憶領域に記憶された初期
データを用いてデータ処理タスクを再開する装置
を更に設けてなることを特徴とする特許請求の範
囲第５項に記載のメモリー・バツク・アツプ装
置。 ７ 前記更新装置が、前記一時記憶領域から前記
第２の記憶領域への第２の転送動作の開始に応答
して前記バツク・アツプ状況レジスタを更新し、
前記第２の転送動作の完了に応答して前記バツ
ク・アツプ状況レジスタを更新することを特徴と
する特許請求の範囲第６項に記載のメモリー・バ
ツク・アツプ装置。 ８ 前記バツク・アツプ状況情報に応答して前記
第１の記憶領域の内容を前記記憶領域の別の１つ
に対して転送し、もし前記第２の転送動作の開始
前にシステムの障害が生じる場合、前記第１の記
憶領域に記憶されたデータを用いてデータ処理タ
スクを再開する装置を更に設けることを特徴とす
る特許請求の範囲第７項に記載のメモリー・バツ
ク・アツプ装置。 ９ 前記バツク・アツプ状況情報に応答して前記
第１の記憶領域の内容を前記記憶領域の別の１つ
に対して書込み、前記第２の転送動作の開始後で
あるが該第２の転送動作が完了する前にシステム
の障害が生じる場合、前記第１の記憶領域に記憶
されたデータを用いてデータ処理タスクを再開す
る装置を更に設けることを特徴とする特許請求の
範囲第８項に記載のメモリー・バツク・アツプ装
置。 １０ 前記一時記憶領域がキヤツシユメモリを含
むことを特徴とする特許請求の範囲第１項に記載
のメモリー・バツク・アツプ装置。 １１ 前記第１および第２の記憶領域が物理的に
離れていることを特徴とする特許請求の範囲第１
項に記載のメモリー・バツク・アツプ装置。 １２ 前記第１および第２の記憶領域が単一の大
きい記憶装置の物理的に離れた領域であることを
特徴とする特許請求の範囲第１項に記載のメモリ
ー・バツク・アツプ装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| US44841982A | 1982-12-09 | 1982-12-09 | |
| US448419 | 1982-12-09 |
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