JPH07281993A

JPH07281993A - Ｄｍａ装置

Info

Publication number: JPH07281993A
Application number: JP7071494A
Authority: JP
Inventors: Shinichi Iida; 田伸一飯; Yasuo Obara; 原靖生小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 1995-10-27

Abstract

(57)【要約】（修正有）【構成】デコード部８が受信フレームのデータ列を構
成する各データに付加された属性データに基づいて各デ
ータの種類を識別し、バッファメモリ４の単位格納領域
に格納する。また、その属性データに基づいて、ステー
タスやエラー情報も識別し、バッファメモリ４の単位格
納領域に設けられた本体データとは別の専用領域に格納
する。ＤＭＡ本体部７が、１受信フレームの転送の終了
時、現転送先単位格納領域の次領域アドレス格納部に格
納されたアドレスをベースレジスタ７１に格納するた
め、次の受信フレームの転送にて使用する単位格納領域
の先頭アドレスをＣＰＵ３の介在なしにベースレジスタ
に設定可能となる。更に、エラーの発生時のベースレジ
スタへのアドレス再設定をＣＰＵの介在なしに実現可能
となる。【効果】通信処理中のＣＰＵの介在が減り、通信速度
の向上を図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信コントロールシステ
ムに関するもので、特に、オクテットデータからフレー
ムの区切りを認識できない通信方式（例えば、ビットオ
リエンテッドプロトコル）において、シリアルインタフ
ェースと他の資源との間のインタフェースを容易にし、
高能率なデータ転送を実現するものである。

【０００２】

【従来の技術】従来の通信コントロールシステムとして
はキャラクタ転送方式(BYSYNC:BinarySynchronous Comm
unication,BSC) が最も一般的であった。これはバイナ
リ数値をＡＳＣＩＩコードとして知られる各種キャラク
タにより表現し、１オクテット（８ビット）をデータの
１単位としてフレーム化し転送するものである。この転
送方式の場合、キャラクタコードが規格化されており、
各コードが別々の通信記号を示すため、データの切れ目
が確実に判別される。しかし、受信側ではＣＰＵが各コ
ードをソフトウエアにより解読しつつ取込むことになる
ため、通信速度の面で問題があった。例えば、このキャ
ラクタ転送は〜９６００ｂｐｓ程度には対応可能である
が、今日ではポピュラーとなったＬＡＮ（１０Ｍｂｐｓ
〜１６Ｍｂｐｓ）ではデータの取り零しが多くなってと
ても処理が追い付かない。

【０００３】そこで、今日では、ＬＡＮにも対応可能な
ようにＨＤＬＣ(High-level Data Link Control proced
ure)方式をはじめとするビット・オリエンテッド・プロ
トコルが開発された。このＨＤＬＣ方式では図５（ｂ）
に示すように、１オクテットをデータの１単位とするデ
ータ列により１フレームを構成し、１つのフレームの先
頭と最後尾とにはフラグと呼ばれる８ビットの所定の符
号“０１１１１１１０”が接続され、その間に特定の符
号からなるデータを接続することとなる。

【０００４】図４は従来のＨＤＬＣ方式のシステム構成
を、図５はその動作状態をそれぞれ図解するものであ
る。この図において、３０１はデータバス、３０２はア
ドレスバスであり、これらのバス３０１，３０２には、
ＣＰＵ３０３、バッファメモリ３０４、通信コントロー
ラ３０５及びＤＭＡ回路３０６が接続されている。通信
コントローラ３０５はデータレジスタ３０５１及びステ
ータスレジスタ３０５２を備え、受信フレームのデータ
列は順次データレジスタ３０５１に、ステータスデータ
はステータスレジスタ３０５２に格納されることとな
る。ＤＭＡ３０６はアドレスレジスタ３０６１及び長さ
レジスタ３０６２を備え、アドレスレジスタ３０６１に
はメモリ３０４における当該フレームデータ格納領域の
先頭アドレスがＣＰＵ３０３により格納され、長さレジ
スタ３０６２には当該フレームデータのデータ列が格納
されるようになっている。

【０００５】図４に示すように、通信コントローラ３０
５のフレーム受信に若干遅れて、ＤＭＡ転送が並列的に
行われることとなる。一つのＤＭＡ転送が終了すると、
ＣＰＵ３０３が前述したコード変換処理、エラー検出処
理、長さ確認処理等を実行することとなる。この処理が
終わった後、通信コントローラ３０５は、受信フレーム
２の入力に移り、その開始に遅れてＤＭＡ転送２が開始
されることとなる。

【０００６】すなわち、通信コントローラ３０５が受信
フレームのスタートデリミタを検出すると、続くアクセ
スコントロール、フレームコントロール、行き先アドレ
ス、送り元アドレス、情報フィールドの各データについ
ての本体データレジスタ３０５１への格納を開始し、Ｄ
ＭＡ転送が可能な量までレジスタ３０５１への転送が可
能になるとＤＭＡ要求信号ＤＲＥＱをＤＭＡ回路３０６
に与える。次いで、通信コントローラ３０５は、受信フ
レームのステータスをステータスレジスタ３０５２に格
納することとなる。

【０００７】ＤＭＡ回路３０６は通信コントローラ３０
５からのＤＭＡ要求信号ＤＲＥＱを受けると、通信コン
トローラ３０５へＤＭＡ許可信号ＤＡＣＫを通信コント
ローラ３０５へ送信する。その後、ＤＭＡ回路３０６は
バス使用権が確保され次第、データレジスタ３０５１の
データをメモリ３０４へ転送し始めることとなる。そし
て、ＤＭＡ回路３０６はデータレジスタ３０５１内のデ
ータについての転送が終了すると、その転送中にカウン
トしたデータ長を長さレジスタ３０６２に格納し、最後
に、ＥＯＰ信号をＣＰＵ３０３へ送信することとなる。
するとＣＰＵ３０３が必要な処理を行って１フレームの
受信処理が終了することとなる。

【０００８】このＨＤＬＣ方式の場合には、データをそ
のままメモリに貯蔵するため、キャラクタ方式に比べて
高速度な通信が可能となる。

【０００９】しかしながら、そのＣＰＵ３０３によるソ
フトウエア処理が通信速度低下の原因になっている。

【００１０】このＣＰＵ３０３の処理とは次の処理であ
る。 (1) 通信コントローラ３０５のステータスレジスタ３
０５２からのエラー情報及びステータス情報の読込み。 (2) ＤＭＡ回路３０６におけるデータ長レジスタ３０
６２からの長さデータの読込み。 (3) メモリ３０４における次に使用する単位格納領域
先頭アドレスのベースアドレスレジスタ３０６１への格
納。 (4) ＤＭＡ転送エラーが発生した場合における、その
エラーの発生した転送の際に使用した単位格納領域先頭
アドレスのベースアドレスレジスタ３０６１への格納。 (5) 通信データの中に先端及び後端に付加されたフラ
グ（スタートデリミタ、エンドデリミタ）と一致するも
のがある場合におけるコード変換処理（デリミタ処
理）。つまり、フラグと一致したデータはそのまま転送
した場合、フラグと認識される虞があるため、特定の方
式でコード変換して送出し、受信側では一旦メモリに全
てのデータを格納した後、格納したデータをソフトウエ
アにより点検し、そのデータの中に特定の変換データが
存在する場合、この特定の変換データを前述したフラグ
と同一のデータに戻す処理を実行するものである。

【００１１】このようなソフトウエア処理が頻繁に伴う
と、やはり通信速度が低下し、ＬＡＮ程度には、ある程
度対応可能ではあっても、最新の通信方式である光イー
サ（１００Ｍｂｐｓ）、ＡＴＭ（１５６Ｍｂｐｓ）に
は、取り零しが多くなってとても対応することができな
いのである。要するに、ＣＰＵ３０３がバス３０１，３
０２を使用するようになり、通信コントローラ３０５は
受信不感期間となり、その期間は通信コントローラ３０
５はフレーム受信を行うことができないため、これが通
信速度を低下させることとなっていたのである。ＣＰＵ
３０３が実行する処理としては、前述したコード変換の
他に通信コントローラ３０５のステータスレジスタ３０
５２からのステータス情報の読込み、エラー発生時、再
受信のためにＤＭＡ３０６のアドレスレジスタ３０６１
への再設定、長さレジスタ３０６２からのデータ長情報
の読込み、次に使用するメモリ３０４の単位領域の先頭
番地に関するＤＭＡ３０６のアドレス３０６１への設定
処理等の３ないしは４種類の処理を１フレーム受信毎に
行うこととなるため、通信速度が低下する。また、ＣＰ
Ｕ３０３の処理能力もオーバヘッドとなり、実効的なデ
ータ転送能力も低下することとなっている。特に、短い
フレームが連続して到着する場合、再設定処理の発生頻
度が高くなり、その頻度に比例してＣＰＵ処理のオーバ
ヘッドも大きくなり、実効性能は顕著に低下する。

【００１２】

【発明が解決しようとする課題】以上のように従来のＨ
ＤＬＣ方式による場合、受信フレームの入力毎にＣＰＵ
のソフトウエア処理が伴い、この際にはバス権が通信コ
ントローラからＣＰＵに移り、通信コントローラはバス
を使用することができなくなり、通信速度が低下すると
いう問題がある。

【００１３】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはＣＰＵの
処理を介在させることなしにその前述した処理を行うこ
とが可能なＤＭＡ装置を提供することにある。

【００１４】すなわち、本発明の具体的な一つの目的
は、１つの受信フレームについての転送の終了時、バッ
ファメモリにおける次の受信フレームの転送において使
用する単位格納領域の先頭アドレスをＣＰＵの介在なし
にベースアドレスレジスタに設定可能なＤＭＡ装置を提
供することにある。

【００１５】更に他の目的は、エラーの発生時、バッフ
ァメモリにおけるそのエラーの発生したフレームの転送
において使用した単位格納領域の先頭アドレスをＣＰＵ
の介在なしにベースアドレスレジスタに再設定すること
ができるＤＭＡ装置を提供することにある。

【００１６】また、本発明の目的は、ＣＰＵの通信デー
タの中に先端及び後端に付加されたフラグ（スタートデ
リミタ、エンドデリミタ）と一致するものがある場合に
おける（ＣＰＵによる）コード変換処理を不要にするこ
とにある。

【００１７】更に、本発明の目的は、通信コントローラ
のステータスレジスタからのエラー情報及びステータス
情報をＣＰＵの介在なしに読込むことができるＤＭＡ装
置を提供することにある。

【００１８】

【課題を解決するための手段】本発明のＤＭＡ装置は、
受信フレーム格納用バッファメモリにおける所定容量ず
つ設けられた単位格納領域のデータ構造に対応して転送
先アドレスを発生するＤＭＡ本体部と、前記受信フレー
ムのデータ列を構成する各データに付加された属性デー
タにより該各データの種類を識別し、その識別結果に基
づいて、前記各データが前記単位格納領域の所定領域に
格納され、かつ、その終了後、前記現転送先単位格納領
域の次領域アドレス格納部に格納されたアドレスデータ
が前記ベースアドレスレジスタに書込まれるように前記
ＤＭＡ本体部へのアクセス制御信号を発生するデコード
部とを備えている。

【００１９】ＤＭＡ本体部は、転送先アドレスの元にな
る現転送先単位格納領域の先頭アドレス格納用ベースア
ドレスレジスタを備え、前記現転送先単位格納領域の次
領域アドレス格納部に格納されたアドレスデータを前記
ベースアドレスレジスタに格納する機能を有することを
特徴とする。

【００２０】また、ＤＭＡ本体部は、アクセス制御信号
に従ってベースレジスタ部のアドレス値に所定の値を加
算することにより現転送先単位格納領域の各領域に対応
したアドレス値として出力する加算器部を備える構成と
することができる。

【００２１】加算器部は、当該単位格納領域における受
信フレームの第１のフィールドのデータ列を格納する第
１の領域に対するアドレス値を出力する第１の加算器
と、当該単位格納領域における前記受信フレームの第２
のフィールドのデータ列を格納する第２の領域に対する
アドレス値を出力する第２の加算器と、前記第１、第２
の加算器の出力をメモリアクセス制御信号に従って切換
え出力するアドレス切換え部と、前記アドレス切換え部
の出力に対応してバッファメモリに対する書込み／読出
し制御信号を出力する書込み／読出し制御信号発生部と
を備えることにより実現することができる。

【００２２】デコード部は、受信フレームの本体データ
の位置を示す第１属性データを識別したとき、当該単位
格納領域における本体データ格納領域のアドレス出力指
令及び書込み制御信号出力指令となる第２メモリアクセ
ス制御信号を出力する第１制御信号発生手段と、前記受
信フレームのステータスデータの位置を示す第２属性デ
ータを識別したとき、現転送先単位格納領域におけるス
テータス格納領域及び長さ格納領域のアドレス出力指令
及び書込み制御信号出力指令となる第２メモリアクセス
制御信号を出力する第２制御信号発生手段と、受信フレ
ームの次の受信フレームをバッファメモリに格納すると
きに使用される現転送先単位格納領域の次領域アドレス
読出し制御信号出力指令及び書込み制御信号出力指令と
なる第３メモリアクセス制御信号を出力する第３制御信
号発生手段とを備えたことを特徴とする。

【００２３】また、デコード部は、受信フレームを構成
するデータ列のエラーの発生を検出し、その検出時にバ
ッファメモリにおける現転送先単位格納領域の先頭アド
レスがベースアドレスレジスタに再設定されるように現
転送先単位格納領域の前の単位格納領域における次領域
アドレス読出し制御信号出力指令及び書込み制御信号出
力指令となる第４制御信号発生手段を備えることが望ま
しい。

【００２４】本発明の通信システムは、所定容量ずつ設
けられた単位格納領域を有し、該単位格納領域がデータ
種類毎の書込み領域と前記単位格納領域の直後の単位格
納領域の先頭アドレスが予め格納された読出し領域とを
有し、受信フレームのデータ列が格納されるバッファメ
モリと、前記受信フレームのデータ列を構成する各デー
タの種類を示す属性データに基づいて前記データ列を構
成する各データをその種類毎に設けられたデータレジス
タに保存する通信コントローラと、ベースレジスタ部の
記憶値に所定の値を加算することにより単位格納領域の
各領域をアドレス指定するアドレス発生手段を備え、前
記データレジスタに格納されたデータの長さに応じて前
記１または２以上の単位格納領域が使用されるように前
記ベースアドレスレジスタを更新制御するＤＭＡコント
ローラとを備えることを特徴とする。

【００２５】

【作用】本発明のＤＭＡ装置は、受信フレームのデータ
列を構成する各データに付加された属性データに基づい
て各データの種類を識別するようになっているので、フ
ラグと一致するデータであっても前述したＣＰＵによる
コード変換処理を不要とし、その分、通信速度の向上を
図ることができることとなる。

【００２６】また、本発明によれば、その属性データに
基づいて、ステータスやエラー情報も識別し、バッファ
メモリの単位格納領域に設けられた本体データとは別の
専用領域に格納するようになっているので、ＣＰＵによ
るそのＩ／Ｏ読込み処理が不要となり、この点からも通
信速度の向上を図ることができることとなる。

【００２７】さらに、ＤＭＡ本体部が、１つの受信フレ
ームについての転送の終了時、現転送先単位格納領域の
次領域アドレス格納部に格納されたアドレスデータをベ
ースアドレスレジスタに格納するようになっているた
め、１つの受信フレームについての転送の終了時、バッ
ファメモリにおける次の受信フレームの転送において使
用する単位格納領域の先頭アドレスをＣＰＵの介在なし
にベースアドレスレジスタに設定可能となる。

【００２８】更に、本発明によれば、受信フレームを構
成するデータ列のエラーの発生を検出し、その検出時に
バッファメモリにおける現転送先単位格納領域の先頭ア
ドレスがベースアドレスレジスタに再設定できるように
なっているため、エラーの発生時、バッファメモリにお
けるそのエラーの発生したフレームの転送において使用
した単位格納領域の先頭アドレスをＣＰＵの介在なしに
ベースアドレスレジスタに再設定することができ、この
点からも通信速度の向上を図ることができることとな
る。

【００２９】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係るＤＭＡ回
路を有する通信システムの構成を示すものであり、図２
はその処理対象となる転送データの構造を示すものであ
る。この図において、１はデータバス、２はアドレスバ
スであり、これらのバス１，２にはＣＰＵ３とメモリ４
と通信コントローラ５とＤＭＡ回路６とが接続され、バ
ス１，２はそれらの共有バスとして使用される。ＤＭＡ
回路６にはアービタ５４が内蔵され、このアービタ５４
が同じく通信コントローラ５とＤＭＡ回路６とＣＰＵ４
とのバス調停を行うようになっている。

【００３０】ＣＰＵ３は、この通信システムの他にシス
テム全体の動作制御を司るもので、図示しないＰＲＯＭ
内のプログラムに従ってメモリ４のデータを用いた各種
の処理を実行する。メモリ４は、通信データ格納のため
に割当てられたバッファ領域を有しており、その各単位
格納領域には、図２（ａ）に示すように、当該単位格納
領域の次の単位格納領域の先頭アドレスが書込まれた次
領域アドレス格納部４１と、ステータス格納部４２と、
長さ格納部４３と、本体データが格納される本体データ
格納部４４とを有し、次領域アドレス格納部４１、ステ
ータス格納部４２、長さ格納部４３は各データの格納に
十分な容量とされ、本体データ格納部４４は、１フレー
ムの平均的な長さに基づきそのデータが極力全て格納さ
れ、かつ余剰の領域が極力大きくならないような容量に
設定され、例えば、２５６バイト程度とされる。

【００３１】他のシステムからのデータバス１上の転送
データは通信コントローラ５により受信される。この転
送フレームは、図２（ｂ）に示すように、受信データ部
と属性データ部とから構成され、前者は、フレームの始
まりを示すスタートデリミタ情報、ＡＤＰ(Automatic D
ata Processing）機能へのアクセスを正当な場合のみ許
可するセキュリティが目的のアクセスコントロール情
報、トークンパッシング方式における転送許可フラグと
なるフレームコントロール情報、当該転送フレームの転
送先を示す行き先アドレス情報、当該転送フレームの転
送元を示す送り元アドレス情報、本体データが挿入され
る情報フィールド、情報フィールドのデータ化け等のエ
ラーを検出するためのエラー検出コード、情報フィール
ドの終りを示すエンドデリミタ情報、データ長やエラー
コードを示すフレームステータス情報及びネットワーク
の動作状態を示すハードウエアステータス情報から構成
され、これらがその順に接続された構成とされている。
属性データ部は本体データ部のデータ列を構成する各デ
ータの属性を示す２ビットのデータからなっており、
“１０”はスタートデリミタに続くデータ列の先頭デー
タであることを示し、“００”は先頭データと最後尾の
データとの間に接続された継続データあることを示し、
“０１”は該データ列の最後尾のデータであることを示
すようになっている。ここでは、属性データ“１０”は
アクセスコントロール情報、属性データ“０１”はフレ
ームステータス情報にそれぞれ付加されており、属性デ
ータ“００”はその他の情報に付加されている。

【００３２】通信コントローラ５は、属性検出部５５ａ
〜５５ｅとレジスタ５１〜５３とを備え、属性検出部５
５ａ〜５５ｅが、上記構成の受信フレームにおける属性
データにより該受信フレームを構成するデータ列の種別
を検出し、その結果に従って各データを、対応する各レ
ジスタ５１〜５３に振分けて格納する。

【００３３】データレジスタ５１とステータスレジスタ
５２と長さレジスタ５３とが内蔵されている。通信コン
トローラ５は、この受信フレームにおけるスタートデリ
ミタ情報を確認すると、アクセスコントロールデータ、
フレームコントロールデータ、行き先アドレスデータ、
送り元アドレスデータ、情報フィールドデータをデータ
レジスタ５１に格納する。次いで、通信コントローラ５
は、エンドデリミタを検出すると、フレームステータス
データをステータスレジスタ５２に格納し、最後に、デ
ータレジスタ５１に格納したデータの長さデータを長さ
レジスタ５３に格納する。

【００３４】ＤＭＡ回路６は前述したように通信コント
ローラ５の受信フレーム入力に遅れて通信コントローラ
５の各レジスタ５１〜５３のデータをデータバス１を通
してメモリ４の単位格納領域に格納するもので、ＤＭＡ
本体部７と入力デコード部８とから大略構成される。Ｄ
ＭＡ本体部７はＤＭＡ本来の役割を果たすもので、ベー
スレジスタ７１とアドレスカウンタ７２と加算器７３，
７５とアドレス切換え部７４とを備えている。ベースレ
ジスタ７１には通信コントローラ５の各レジスタ５１〜
５３に格納されたデータをメモリ４に格納するときの単
位記憶領域の先頭アドレスが格納される。加算器７５は
ベースレジスタ７１のアドレス値に“＋３”を加えた値
をアドレスカウンタ７２にプリセット値として供給す
る。アドレスカウンタ７２は、このプリセット値をイン
クリメントする。加算器７３は、後述する入力デコード
部８からの内部ＤＭＡ要求信号ＤＲＥＱ２，−３，−
４，−５に応じてベースレジスタ７１の出力値にそれぞ
れ“＋１”、“＋２”、“０”、“−２５６”を加算す
る。アドレス切換え部７４はアドレスカウンタ７２の出
力と加算器７３の出力とを内部ＤＭＡ要求信号ＤＲＥＱ
１〜−５に応じて選択的にアドレスバス２に送出する。

【００３５】入力デコード部８は、通信コントローラ５
からのＤＭＡ要求信号ＤＲＥＱ０に応答して、ＤＭＡ許
可信号ＤＡＣＫ０を通信コントローラ５に供給する。通
信コントローラ５は、このＤＭＡ許可信号ＤＡＣＫ０に
応答して、まず、データレジスタ５１の内容を書込まれ
ている順に参照し、当該受信フレームの最初の属性デー
タ“１０”により、データ０（アクセスコントロール）
が受信フレームの最初のデータであることを認識し、内
部ＤＭＡ要求信号ＤＲＥＱ１を出力する。ＤＭＡ本体部
７は、この内部ＤＭＡ要求信号ＤＲＥＱ１に応答して書
込み制御信号ＷＲを活性化状態とし、メモリ４を書込み
可能な状態に設定するとともに、アドレス切換え部７４
をアドレスカウンタ７２からのアドレス出力状態に設定
してＤＭＡ許可信号ＤＡＣＫ１を入力デコード部８に渡
す。入力デコード部８は、このＤＭＡ許可信号ＤＡＣＫ
１に応答してＤＭＡ許可信号ＤＡＣＫ０を通信コントロ
ーラ５に渡す。続いて、入力デコード部８はアービタ５
４に向けてバス要求信号ＢＲＥＱ３を送信する。

【００３６】入力デコード部８は、これらの情報を解読
し、受信している転送フレームが受信許可された正規の
データであるときに内部ＤＭＡ要求信号ＤＲＥＱ１をＤ
ＭＡ本体部７に送信する。すると、ＤＭＡ本体部７はア
ドレス切換え部７４をアドレスカウンタ７２からのアド
レスを送信するように設定すると共に、メモリ４への書
込み制御信号ＷＲを活性化してデータ書込み準備状態を
整えた後、内部ＤＭＡ許可信号ＤＡＣＫ１を入力デコー
ド部８に供給する。入力デコード部８はＤＭＡ本体部７
からの内部ＤＭＡ許可信号ＤＡＣＫ１を受けると、ＤＭ
Ａ許可信号ＤＡＣＫ０を通信コントローラ５に送信する
こととなる。すると、ＤＭＡ本体部７はアドレスカウン
タ７２からのアドレス信号をアドレスバス２を介してメ
モリ４へ供給しつつ、通信コントローラ５のデータレジ
スタ５１からデータを読出し、これをデータバス１を通
してメモリ４へ転送し書込むこととなる。

【００３７】入力デコード部８はデータレジスタ５１の
データがメモリ４に全て格納されたことが確認される
と、続いてステータスレジスタ５２にデータが格納され
ていることを確認すると、まず、内部ＤＭＡ要求信号Ｄ
ＲＥＱ２をＤＭＡ本体部７に送信する。

【００３８】また、入力デコード部８は、ステータスレ
ジスタ５２の内容をメモリ４に書込むべく内部ＤＭＡ要
求信号ＤＲＥＱ２を出力する。ＤＭＡ本体部７は、この
内部ＤＭＡ要求信号ＤＲＥＱ２に応答し、書込み制御信
号ＷＲは活性化状態を維持したまま、アドレス切換え部
７４を加算器７３側へ設定するとともに、この加算器７
３を“＋１”の加算状態に設定することとなる。これに
より、ＤＭＡ本体部７は加算器７３の“＋１”出力をア
ドレスバス２に送信し、ステータスレジスタ５２の内容
をメモリ４に書込む。続いて、入力デコード部８は、長
さレジスタ５３の内容をメモリ４に書込むべく内部ＤＭ
Ａ要求信号ＤＲＥＱ３を出力する。ＤＭＡ本体部７は、
この内部ＤＭＡ要求信号ＤＲＥＱ３により書込み制御信
号ＷＲ及びアドレス切換え部７４を現在の状態に維持
し、加算器７３を“＋２”の加算状態に設定する。これ
により、ＤＭＡ本体部７はベースレジスタ７１の値に
“＋２”を加えたアドレスをアドレスバス２に送信し、
長さレジスタ５３の内容をデータバス１を通してメモリ
４に書込むこととなる。最後に、入力デコード部８はベ
ースレジスタ７１の書替えを行うべく、内部ＤＭＡ要求
信号ＤＲＥＱ４を出力する。ＤＭＡ本体部７は、この内
部ＤＭＡ要求信号ＤＲＥＱ４に応答し、アドレス切換え
部７４を加算器７３の出力送信状態を維持したまま、読
出し制御信号ＲＤを活性化してメモリ４を読出し状態
に、ベースレジスタ７１を書込み許可状態に、加算器７
３を“＋０”の加算状態にそれぞれ設定する。これによ
り、メモリ４の当該単位領域に格納されたベースアドレ
スデータがデータバス１を通してベースレジスタ７１に
格納されることとなる。これにより、ＤＭＡ本体部７
は、一つの受信フレームの転送処理が終了されることと
なり、その終了時に入力デコード部８が１フレームの転
送終了をＥＯＰ信号でＣＰＵ３に通知する。

【００３９】次に上述のように構成された通信システム
の動作について詳細に説明する。

【００４０】（１）単位格納領域にデータが収まる場
合（図３（ａ）参照）通信コントローラ５が受信フレームのスタートデリミタ
を検出すると、その識別を行い、受信フレームの入力が
在ることをＤＭＡ回路６の入力デコード部８に通知す
る。その後、通信コントローラ５はその先のアクセスコ
ントロール、フレームコントロール、行き先アドレス、
送り元アドレス、情報フィールドの各データをレジスタ
５１に格納することとなる。

【００４１】追って、入力デコード部８が上記通知に応
答してＤＭＡ要求信号ＤＲＥＱ１をＤＭＡ本体部７へ供
給する。

【００４２】ＤＭＡ本体部７はアドレス切換え部７４を
アドレスカウンタ７２側へ設定するとともに書込み制御
信号ＷＲを活性化して、メモリ４へのデータ転送準備状
態を整えた後、入力デコード部８にＤＡＣＫ１を与える
こととなる。すると、入力デコード部８がバス要求信号
ＢＲＥＱ３をアービタ５４へ出力する。アービタ５４は
通信コントローラ本体部５０と交互にバス権を設定し、
通信コントローラ本体部５０へのバス許可信号ＢＡＣＫ
２とＤＭＡ回路６へのバス許可信号ＢＡＣＫ３とを交互
に出力することとなる。そして、このバス許可信号ＢＡ
ＣＫ３が活性化されているとき、ＤＭＡ本体部７がデー
タレジスタ５１のデータをデータバス１を通して読込む
こととなる。このとき、図３（ａ）−１に示すように、
単位格納領域Ａ1 が使用されるものとすると、その先頭
アドレスがベースレジスタ７１に設定されていることと
なる。

【００４３】以降は通信コントローラ５とＤＭＡ回路６
とが並行して動作することとなり、このとき、アービタ
５４が通信コントローラ５及びＤＭＡ本体部６に交互に
バス使用権を設定することとなる。通信コントローラ５
及びＤＭＡ回路６の各動作は次の通りである。

【００４４】通信コントローラ５は、データバス１上の
受信データ列を受信した順にデータレジスタ５１、ステ
ータスレジスタ５２、長さレジスタ５３に格納する。す
なわち、スタートデリミタを検出したときには、前述し
た通り、その後は入力デコード部８が属性データ“０
０”を認識している間、継続してデータレジスタ５１へ
の取込みを行うこととなる。並行して、ＤＭＡ回路６も
データレジスタ５１のデータをメモリ４の単位格納領域
Ａ1 への転送を続けることとなる。

【００４５】また、ＤＭＡ回路６の入力デコード部８
は、属性データ“０１”を認識すると内部ＤＭＡ要求信
号ＤＲＥＱ２をＤＭＡ本体部７へ出力する。すると、Ｄ
ＭＡ本体部７が書込み制御信号ＷＲを活性状態に維持し
たまま、アドレス切換え部７４を加算器７３側へ設定
し、通信コントローラ５のステータスレジスタ５２のデ
ータをメモリ４の単位格納領域Ａ1 におけるステータス
格納部に格納する。ＤＭＡ本体部７は、その終了を入力
デコード部８へ通知する。入力デコーダ部８はその終了
通知に応答して内部ＤＭＡ要求信号ＤＲＥＱ３を出力す
る。長さレジスタ５３のデータをメモリ４における単位
格納領域Ａ1 における所定領域に格納する。その終了
時、ＤＭＡ本体部７は入力デコード部８へ終了通知を発
生し、入力デコード部８はその終了通知に応答して内部
ＤＭＡ要求信号ＤＲＥＱ４を出力する。ＤＭＡ本体部７
は、その内部ＤＭＡ要求信号ＤＲＥＱ４に応答してアド
レス切換え部７４は、そのままで、加算器７３を“＋
０”加算状態とするとともに、読出し制御信号ＲＤを活
性化してメモリ４を読出し許可状態とする。これによ
り、当該単位格納領域Ａ1 における次領域アドレス格納
部に予め保存されているベースアドレスデータがベース
レジスタ７１に格納され、図３（ａ）−２に示すように
単位格納領域Ａ2 が準備されて次のフレームを受付け可
能な状態となる。

【００４６】（２）１個の単位格納領域にデータが収
まらない（複数の単位格納領域を接続して使用する）場
合ＤＭＡ本体部７は、その先のアクセスコントロール、フ
レームコントロール、行き先アドレス、送り元アドレ
ス、情報フィールドのデータが単位格納領域に収まらな
い場合には後続するデータの格納先であるアドレスをベ
ースレジスタ７１に格納することとなる。

【００４７】すなわち、図３（ｂ）−１に示すように、
単位格納領域Ｂ1 が最初に使用され、そのデータ格納部
が一杯になったとすると、ＤＭＡ本体部７は、その単位
格納領域Ｂ１の次領域アドレス格納部に格納されている
単位格納領域Ｂ2 の先頭アドレスがベースレジスタ７１
に格納される。これにより、単位格納領域Ｂ1 に続いて
単位格納領域Ｂ2 が使用されるようになり、単位格納領
域Ｂ1 に格納されたデータに続く本体データが次の単位
格納領域Ｂ2 に格納されることとなる。この単位格納領
域Ｂ2 へのデータ格納が終了すると、（１）の場合と同
様に、次のフレーム受信のために、単位格納領域Ｂ2 の
次領域アドレス格納部に格納されているデータをベース
アドレスレジスタ７１に設定し、当該受信フレームの転
送を終了することとなる。

【００４８】ＣＰＵ１は、このように格納されたデータ
を読出す場合、まず、単位格納領域Ｂ1 の本体データ格
納部のデータを読み終えたとき、当該単位格納領域Ｂ1
の長さ格納部の長さデータを参照し、その長さが最大長
である２５６バイトであるとき、単位格納領域Ｂ1 の次
領域アドレス格納部を参照し、単位格納領域Ｂ2 のデー
タを読出すこととなる。つまり、ＣＰＵ１は、相前後す
る単位格納領域の前の単位格納領域の長さデータにより
同一フレームの続きのデータが存在することを知り、同
単位格納領域の次領域アドレスデータにより後の単位格
納領域とのリンクを図ることができることとなる。

【００４９】（３）エラーが生じた場合入力デコード部８はＤＭＡ転送エラー検出機能をも有し
ており、通信コントローラ５のステータスレジスタ５２
に格納されたエラー検出コードをデコードして、エラー
の検出があった場合には内部ＤＭＡ要求信号ＤＲＥＱ５
をＤＭＡ本体部７に与える。すると、ＤＭＡ本体部７は
読出し制御信号ＲＤを活性化状態とし、加算器７３を
“−２５６”加算状態に設定する。すると、現在使用さ
れていた単位格納領域の先頭アドレスがベースレジスタ
に再設定されることとなる。これにより、同一フレーム
の再受信が可能となる。

【００５０】このように本実施例によれば、転送フレー
ムのデータ列へその属性を示す情報を付加し、この属性
情報によりデータの開始位置及び終了位置を表示すると
ともに、ステータス情報としてエラー検出コード及び長
さ情報を付加し、これをＤＭＡ回路６の入力デコード部
８に供給し、この入力デコード部８がそれらの情報検出
に応答してＤＭＡ本体部７へ内部ＤＭＡ要求信号ＤＲＥ
Ｑ１〜５を順次出力し、これらの内部ＤＭＡ要求信号Ｄ
ＲＥＱ１〜５に応じてメモリ４の単位領域毎に割当てら
れた所定の領域をアドレス指定し、通信コントローラ５
の各レジスタ５１〜５３の内容をメモリ４に格納するよ
うにしたため、通信フレームの受信に関してＣＰＵの処
理が介在せず、通信コントローラ５及びＤＭＡ回路６は
通信フレームを連続して受信することが可能になり、Ｌ
ＡＮは勿論のこと、光イーサ（１００Ｍｂｐｓ）、ＡＴ
Ｍ（１５６Ｍｂｐｓ）等の高速通信方式へ対応可能とな
る。

【００５１】

【発明の効果】本発明によれば、受信フレームのデータ
列を構成する各データに付加された属性データに基づい
て各データの種類を識別するようになっているので、フ
ラグと一致するデータであっても前述したＣＰＵによる
コード変換処理を不要とし、その分、通信速度の向上を
図ることができることとなる。

【００５２】また、本発明によれば、その属性データに
基づいて、ステータスやエラー情報も識別し、バッファ
メモリの単位格納領域に設けられた本体データとは別の
専用領域に格納するようになっているので、ＣＰＵによ
るそのＩ／Ｏ読込み処理が不要となり、この点からも通
信速度の向上を図ることができることとなる。

【００５３】さらに、ＤＭＡ本体部が、１つの受信フレ
ームについての転送の終了時、現転送先単位格納領域の
次領域アドレス格納部に格納されたアドレスデータをベ
ースアドレスレジスタに格納するようになっているた
め、１つの受信フレームについての転送の終了時、バッ
ファメモリにおける次の受信フレームの転送において使
用する単位格納領域の先頭アドレスをＣＰＵの介在なし
にベースアドレスレジスタに設定可能となる。

【００５４】更に、本発明によれば、受信フレームを構
成するデータ列のエラーの発生を検出し、その検出時に
バッファメモリにおける現転送先単位格納領域の先頭ア
ドレスがベースアドレスレジスタに再設定するようにな
っているため、エラーの発生時、バッファメモリにおけ
るそのエラーの発生したフレームの転送において使用し
た単位格納領域の先頭アドレスをＣＰＵの介在なしにベ
ースアドレスレジスタに再設定することができ、この点
からも通信速度の向上を図ることができることとなる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＤＭＡ装置の構成を示
すブロック図。

【図２】図１に示すＤＭＡ装置で取扱うバッファメモリ
のデータ構造説明図（ａ）、転送フレームのデータ構造
説明図（ｂ）、及び通信コントローラとＤＭＡ回路の動
作タイミング説明図（ｃ）。

【図３】図１に示すＤＭＡ装置による受信データの転送
動作説明図。

【図４】従来のＤＭＡ装置の構成を示すブロック図。

【図５】図４に示すＤＭＡ装置における通信コントロー
ラとＤＭＡ回路の動作タイミング説明図。

【符号の説明】

１アドレスバス２データバス３ＣＰＵ４メモリ５通信コントローラ６ＤＭＡ回路７ＤＭＡ本体部７１ベースレジスタ７２アドレスカウンタ７３，７５加算器７４アドレス切換え部８入力デコード部

Claims

【特許請求の範囲】

【請求項１】受信フレーム格納用バッファメモリにおけ
る所定容量ずつ設けられた単位格納領域のデータ構造に
対応して転送先アドレスを発生するＤＭＡ本体部と、前記受信フレームのデータ列を構成する各データに付加
された属性データにより該各データの種類を識別し、そ
の識別結果に基づいて、前記各データが前記単位格納領
域の所定領域に格納され、かつ、その終了後、前記現転
送先単位格納領域の次領域アドレス格納部に格納された
アドレスデータがベースアドレスレジスタに書込まれる
ように前記ＤＭＡ本体部へのアクセス制御信号を発生す
るデコード部とを備えたことを特徴とするＤＭＡ装置。
【請求項２】ＤＭＡ本体部は、転送先アドレスの元にな
る現転送先単位格納領域の先頭アドレス格納用ベースア
ドレスレジスタを備え、前記現転送先単位格納領域の次
領域アドレス格納部に格納されたアドレスデータを前記
ベースアドレスレジスタに格納する機能を有することを
特徴とする請求項１記載のＤＭＡ装置。
【請求項３】ＤＭＡ本体部は、アクセス制御信号に従ってベースレジスタ部のアドレス
値に所定の値を加算することにより現転送先単位格納領
域の各領域に対応したアドレス値として出力する加算器
部とを備えたことを特徴とする請求項１及び２のうちい
ずれか１項記載のＤＭＡ装置。
【請求項４】加算器部は、当該単位格納領域における受信フレームの第１のフィー
ルドのデータ列を格納する第１の領域に対するアドレス
値を出力する第１の加算器と、当該単位格納領域における前記受信フレームの第２のフ
ィールドのデータ列を格納する第２の領域に対するアド
レス値を出力する第２の加算器と、前記第１、第２の加算器の出力をメモリアクセス制御信
号に従って切換え出力するアドレス切換え部と、前記アドレス切換え部の出力に対応してバッファメモリ
に対する書込み／読出し制御信号を出力する書込み／読
出し制御信号発生部とを備えたことを特徴とする請求項
３記載のＤＭＡ装置。
【請求項５】デコード部は、受信フレームの本体データの位置を示す第１属性データ
を識別したとき、当該単位格納領域における本体データ
格納領域のアドレス出力指令及び書込み制御信号出力指
令となる第２メモリアクセス制御信号を出力する第１制
御信号発生手段と、前記受信フレームのステータスデータの位置を示す第２
属性データを識別したとき、現転送先単位格納領域にお
けるステータス格納領域及び長さ格納領域のアドレス出
力指令及び書込み制御信号出力指令となる第２メモリア
クセス制御信号を出力する第２制御信号発生手段と、受信フレームの次の受信フレームをバッファメモリに格
納するときに使用される現転送先単位格納領域の次領域
アドレス読出し制御信号出力指令及び書込み制御信号出
力指令となる第３メモリアクセス制御信号を出力する第
３制御信号発生手段とを備えたことを特徴とする請求項
４記載のＤＭＡ装置。
【請求項６】デコード部は、受信フレームを構成するデータ列のエラーの発生を検出
し、その検出時にバッファメモリにおける現転送先単位
格納領域の先頭アドレスがベースアドレスレジスタに再
設定されるように現転送先単位格納領域の前の単位格納
領域における次領域アドレス読出し制御信号出力指令及
び書込み制御信号出力指令となる第４制御信号発生手段
とを備えたことを特徴とする請求項５記載のＤＭＡ装
置。
【請求項７】所定容量ずつ設けられた単位格納領域を有
し、該単位格納領域がデータ種類毎の書込み領域と前記
単位格納領域の直後の単位格納領域の先頭アドレスが予
め格納された読出し領域とを有し、受信フレームのデー
タ列が格納されるバッファメモリと、前記受信フレームのデータ列を構成する各データの種類
を示す属性データに基づいて前記データ列を構成する各
データをその種類毎に設けられたデータレジスタに保存
する通信コントローラと、ベースレジスタ部の記憶値に所定の値を加算することに
より単位格納領域の各領域をアドレス指定するアドレス
発生手段を備え、前記データレジスタに格納されたデー
タの長さに応じて前記１または２以上の単位格納領域が
使用されるように前記ベースアドレスレジスタを更新制
御するＤＭＡコントローラとを備えたことを特徴とする
通信システム。