JPH07282593A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 アドレス切替え時のビット線の充放電動作を
改善して、メモリ装置のアクセス時間の高速化を図る。 【構成】 アドレス切替え時に、アドレス遷移検出回路
５０からの信号により、列デコーダ２０により選択され
たメモリトランジスタＴＭ１，ＴＭ２・・・ＴＭｍに対
し、放電用トランジスタＴＤ１、ＴＤ２がオンし、メモ
リトランジスタＴＭ１，ＴＭ２・・・ＴＭｍおよびビッ
ト線Ｃ１を接地し、それらの寄生容量に充電された電荷
を放電させる。この後の読み出し動作時に充電用トラン
ジスタＴＣ１がオンし、センスアンプ３０と逆の方向か
らメモリトランジスタＴＭ１，ＴＭ２・・・ＴＭｍに充
電を行う。この充電によるビット線Ｃ１の電位変化をセ
ンスアンプ３０にて検出しデータの判別を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に半導体のメモリトランジスタの寄生容量に充電
された電荷を放電し、その後メモリトランジスタに充電
を行うことにより、データのアクセス時間を高速化する
ようにしたものに関する。

【０００２】

【従来の技術】従来、この種の半導体メモリ装置とし
て、図４に示すＮＡＮＤ型構造のものがある。図４にお
いて、ＴＢ１，ＴＭ１，ＴＭ２・・・ＴＭｍはマトリク
ス状に形成されたメモリトランジスタの一列を示してお
り、ＴＢ１はブロック選択用トランジスタ、ＴＭ１，Ｔ
Ｍ２・・・ＴＭｍはメモリトランジタである。マスクＲ
ＯＭの場合、個々のメモリトランジスタをエンハンスメ
ント型とするかデプレッション型とするかで記憶すべき
情報が決定される。なお、他の列のメモリトランジスタ
および列を選択する列デコーダは省略されている。

【０００３】このものの作動を概略説明すると、ＮＡＮ
Ｄ型メモリは、読み出し動作時に、ワード線ＲＭＩをＨ
ＩＧＨレベルにするとともに、読み出したいメモリトラ
ンジスタのゲート電極につながっているワード線をＬＯ
Ｗレベルにする。そのメモリトランジスタがデプレッシ
ョン型でオンする場合は、その列のメモリトランジスタ
により放電経路が形成されるため、ビット線Ｃ１の電位
は上昇せず、センスアンプ３０はデータが０であると判
定する。逆に、読み出したいメモリトランジスタがエン
ハンスメント型でオフする場合は、その列のメモリトラ
ンジスタの放電経路は形成されず、ビット線チャージ回
路４０による充電によりビット線Ｃ１の電位は上昇す
る。その電位が判定しきい値電圧（スレッショルドレベ
ル）を超えたことをセンスアンプ３０が検出すると、デ
ータが１であると判定する。

【０００４】ここで、上記充電、放電を行うための経路
上には、寄生容量、メモリトランジスタのオン抵抗等が
あり、充放電の時間はその寄生容量、オン抵抗による時
定数等によって決定される。つまり、電荷が蓄えられた
状態から、ビット線Ｃ１の電位をセンスアンプ３０の判
定しきい値電圧以下にする時間、あるいは電荷が放電し
た状態からビット線充電回路で電荷を蓄え、ビット線Ｃ
１をセンスアンプ３０の判定しきい値電圧以上にする時
間が、メモリ全体のアクセス時間を決める大きな要因と
なる。

【０００５】これに対し、ビット線の寄生容量に蓄えら
れる不要な電荷を一度放電させた後、メモリトランジス
タに充電することで、上記のようなビット線電位の変動
による影響を低減し、アクセス時間の高速化を図るよう
にしたものが提案されている（特開平２─１６２５９７
号公報）。

【０００６】

【発明が解決しようとする課題】しかしながら、このも
のにおける充電は、図４のものと同じく、列デコーダ２
０とセンスアンプ３０の間に設けられたビット線充電回
路４０から行うようにしている。このため、ビット線充
電回路４０の出力がセンスアンプ３０の入力と接続さ
れ、センスアンプ３０の入力トランジスタ（図示せず）
の寄生容量に対しても充電が行われることになり、これ
によりセンスアンプ３０でのデータ判定に遅れが生じる
ことになる。

【０００７】本発明は上記問題に鑑みたもので、上記従
来のものに対し、ビット線の充電動作を改善して、メモ
リ装置の一層の高速化を図るようにすることを目的とし
ている。

【０００８】

【課題を達成するための手段】本発明は、上記課題を達
成するため、請求項１に記載の発明においては、アドレ
ス切替え時に、複数のメモリトランジスタのうちの選択
されたメモリトランジスタの記憶状態を、そのメモリト
ランジタの出力端側に接続されたビット線の電位変化を
検出するセンスアンプを用いて読み出すようにした半導
体メモリ装置において、前記アドレス切替え時に、前記
メモリトランジスタの入力端側および前記ビット線を接
地してそれらの寄生容量に充電された電荷を放電させる
放電回路と、この放電回路による電荷放電後に、前記メ
モリトランジスタに充電を行う充電回路とを備えたもの
であって、前記充電回路は、前記メモリトランジスタの
入力端側に接続され、その入力端側から前記メモリトラ
ンジスタに充電を行うことを特徴としている。

【０００９】請求項２に記載の発明においては、前記複
数のメモリトランジタは行列状に配置されたものであっ
て、前記メモリトランジスタの選択は、前記複数のメモ
リトランジタに対し列を選択する列選択回路および行を
選択する行選択回路により行われ、前記列選択回路は前
記ビット線および前記センスアンプの間に位置している
ことを特徴としている。

【００１０】請求項３に記載の発明においては、前記放
電回路は、前記列に配置されるメモリトランジスタの出
力端側および前記ビット線に接続された第１の放電回路
と、前記列に配置されるメモリトランジスタの入力端側
に接続された第２の放電回路とにより構成されているこ
とを特徴としている。請求項４に記載の発明において
は、前記選択されているメモリトランジスタに対し前記
充電回路による充電を許容する充電許容回路を設けたこ
とを特徴としている。

【００１１】

【発明の作用効果】請求項１乃至３に記載の発明によれ
ば、アドレス切替え時に、選択されるメモリトランジス
タおよびそれの出力端側に接続されたビット線が接地さ
れ、それらの寄生容量に充電された電荷が放電され、そ
の後そのメモリトランジスタにその入力端側から充電が
行われる。

【００１２】従って、ビット線の電位は、最初、接地レ
ベルにあり、これをメモリトランジスタの入力端側、す
なわちセンスアンプと逆の方向から充電することで、ビ
ット線の電位はメモリトランジスタがオフなら変化せ
ず、メモリトランジスタがオンならビット線の電位が上
昇することになる。このように、センスアンプと逆の方
向から充電することにより、センスアンプ等におけるト
ランジスタの寄生容量による電荷の再配置といった現象
は生じなくなり、センスアンプはビット線に電位の変化
が起こったか起こらないかでデータの判定ができ、その
結果アクセス時間の高速化が可能となる。

【００１３】また、請求項４に記載の発明においては、
選択されているメモリトランジスタに対し充電回路によ
る充電を許容する充電時判別回路を設けているから、選
択されているメモリトランジスタに対してのみ充電を行
うことができ、それ以外の不要なメモリに対する充電作
動をなくすことができるという効果を奏する。

【００１４】

【実施例】図１に本実施例の構成例を示す。本実施例
は、メモリトランジスタＴＭ１，ＴＭ２・・・ＴＭｍ、
ブロック選択用トランジスタＴＢ１、第１、第２の放電
回路を構成する放電用トランジスタＴＤ１、ＴＤ２、充
電回路を構成する充電用トランジスタＴＣ１、充放電の
タイミングを検出するアドレス遷移検出回路５０、メモ
リトランジスタの選択を行う行選択回路としての行デコ
ーダ１０および列選択回路としての列デコーダ２０およ
びデータの１，０判定を行うセンスアンプ３０からな
る。

【００１５】メモリトランジスタＴＭ１，ＴＭ２・・・
ＴＭｍは、ブロック選択用トランジスタＴＢ１とともに
直列に接続されＮＡＮＤ型メモリを構成する。これらの
トランジスタのゲートは、行デコーダ１０にワード線Ｒ
Ｂ１，ＲＭ１，ＲＭ２・・・ＲＭｍによって接続され、
またＮＡＮＤ型メモリの出力端側はビット線Ｃ１に接続
され、このビット線Ｃ１は放電用トランジスタＴＤ１と
列デコーダ２０に接続されている。列デコーダ２０はセ
ンスアンプ３０に接続されている。

【００１６】また、ＮＡＮＤ型メモリの入力端側は、充
電用トランジスタＴＣ１，放電用トランジスタＴＤ２に
接続されている。充電用トランジスタＴＣ１、放電用ト
ランジスタＴＤ１、ＴＤ２はアドレス遷移検出回路５０
からの出力により制御される。すなわち、アドレス遷移
検出回路５０からアドレス切替え時にパルス信号が出力
されるが、それがＨＩＧＨレベルの時に放電用トランジ
スタＴＤ１、ＴＤ２がオンしてビット線ＣＩの放電経路
を形成するようにし、ＬＯＷレベルの時に充電用トラン
ジスタＴＣ１がオンしてビット線Ｃ１に充電を行わせる
ようにする。

【００１７】さらに、列デコー２１からの出力（その列
を選択している時にはＬＯＷレベルを出力）をＯＲ回路
６０を介して充電用トランジスタＴＣ１に印加するよう
にして、読み出し動作に対応する列に対してのみ充電作
動を行うようにし、不必要なメモリに対しては充電作動
を行わないようにしている。すなわち、この列デコーダ
２１が充電用トランジスタＴＣ１の充電作動を許容する
充電時判別回路を構成している。

【００１８】なお、この図１においても、図４と同様、
他の列のメモリトランジスタおよび列を選択する列デコ
ーダ等が省略されているが、メモリトランジスタは行列
状に配置されたもので、データの読み出しを行うメモリ
トランジスタを行デコーダおよび列デコーダにて選択す
るようにしている。次に、上記構成の作動について説明
する。

【００１９】アドレスが切り替わると、まずアドレス遷
移検出回路５０は一定時間パルスを発生する。この信号
によりメモリトランジスタＴＭ１，ＴＭ２・・・ＴＭｍ
及びブロック選択用トランジスタＴＢ１は、放電用トラ
ンジスタＴＤ１、ＴＤ２を介して寄生容量に充電された
電荷を放電する。また、読み出し動作時には、行デコー
ダ１０から、読み出したいメモリトランジスタにＬＯＷ
レベルの信号を印加するとともに、ブロック選択用トラ
ンジスタＴＢ１のゲートにＨＩＧＨレベルの信号を印加
し、それ以外のメモリトランジスタにはＨＩＧＨレベル
の信号を印加する。アドレス遷移検出回路５０が出力す
るパルスが消滅した後、放電用トランジスタＴＤ１、Ｔ
Ｄ２はオフし、充電用トランジスタＴＣ１がオン状態と
なる。これにより読み出したいメモリトランジスタがデ
プレッション型の場合にはオン状態となるためビット線
Ｃ１の電位は上昇し、逆にそのメモリトランジスタがエ
ンハスメント型の場合にはオフ状態となりビット線Ｃ１
の電位は変化しない。

【００２０】図４に示すようなＮＡＮＤ型メモリでは、
ビット線の電位は上昇したり、下降したり、又上昇して
下降したりする等の複雑な変化を示す。これはメモリト
ランジスタの寄生容量に蓄えられた電荷がアドレス切り
替え時に再分配される過程で生じる現象で、ＮＡＮＤ型
メモリのアクセス時間が長くかかる要因となっている。

【００２１】これに対し、図１に示す構成においては、
アドレス切替え時に、ビット線Ｃ１の不要な電荷を放電
すべきビット線Ｃ１をデータ判定の前に一度接地する。
従って、ビット線Ｃ１を一度放電してから充電を始める
ので、ビット線Ｃ１の電位は、最初、ＧＮＤ（接地）レ
ベルにある。これをセンスアンプ３０と逆の方向（ｎ型
メモリトランジスタでソース側）から充電することで、
ビット線Ｃ１の電位はメモリトランジスタがオフなら変
化せず、メモリトランジスタがオンならビット線の電位
は上昇する。このように、センスアンプ３０と逆の方向
から充電することにより、センスアンプ３０、デコーダ
２０等におけるトランジスタの寄生容量による電荷の再
配置といった現象は生じなくなる。

【００２２】従って、メモリトランジスタがオンすると
きビット線の電荷は単調増加をし、メモリトランジスタ
がオフするときビット線の電位は変化しなくなることか
ら、センスアンプ３０はビット線Ｃ１に電位の変化が起
こったか起こらないかでデータの判定ができ、その判定
しきい値を低く設定することによりアクセス時間の高速
化が可能となる。

【００２３】図２に信号のタイミングを示す。（ａ）は
アドレス信号、（ｂ）はアドレス遷移検出回路５０の出
力、（ｃ）がワード線の電位、（ｄ）はビット線の電位
を示している。アドレスが切り替わってから、アドレス
遷移を示すパルス信号（ＨＩＧＨレベルの時は充電過
程、ＬＯＷレベルの時は放電過程を示す）、行デコーダ
１０によりデコードされたワード線信号が決定される。
この２つの信号のいずれかを先に決定しなくてはならな
いということはないが、ワード線が決定して、所定時間
後に放電過程が終了しなくてはならない。所定時間とは
個々のメモリトランジスタのチャネルが形成され、寄生
容量に蓄えられた電荷が放電するのに十分な時間であ
る。その後充電が開始され、ビット線電位は上昇する
か、変化しないかのいずれかになる。ビット線電位が上
昇し、判定しきい値電圧を超えた時センスアンプ３０は
データ１を判定し、ビット線電位に変化がない時にデー
タ０を判定する。

【００２４】なお、図１ではＮＡＮＤ型メモリについて
説明したが、図３に示すＮＯＲ型においても同様の構成
とすることで高速化が可能である。ここで、ＮＯＲ型に
おいては、ブロック選択用トランジスタはなく、メモリ
トランジスタＴＭ１がマトリクス状に配置されている。
読み出し動作時には、行デコーダ１０からのワード線Ｒ
Ｍ１をＨＩＧＨレベル信号（他のメモリトランジスタに
対してはＬＯＷレベル信号）とすることにより、メモリ
トランジスタＴＭ１はデプレション型であればオンして
ビット線Ｃ１の充電を行い、エンハンスメント型であれ
ばオフしてビット線Ｃ１の放電を行うようにして、図１
と同様にデータ判定を行うことができる。

【００２５】また、上記メモリトランジスタをエンハン
スメント型、デプレション型にして記憶するマスクＲＯ
Ｍに適用するものを示したが、ＥＰＲＯＭに本発明を適
用するようにしてもよい。その場合には、充電する電圧
を図１のものより低くして記憶されている電荷の放電を
防ぐようにする必要がある。さらに、本発明において
は、充電、放電をトランジスタＴＣ１、ＴＤ１、ＴＤ２
を用いて構成するようにしたが、これらはメモリトラン
ジスタに対して放電、充電を行う充電回路、放電回路で
あれば他の形式のものであってもよい。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】図１に示す各部の信号波形図である。

【図３】本発明の他の実施例を示す回路図である。

【図４】従来の構成を示す回路図である。

【符号の説明】

１０ 行デコーダ ２０、２１ 列デコーダ ３０ センスアンプ ５０ アドレス遷移検出回路 ＴＭ１〜ＴＭｍ メモリトランジスタ ＴＤ１、ＴＤ２ 放電用トランジスタ ＴＣ１ 充電用トランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アドレス切替え時に、複数のメモリトラ
   ンジスタのうちの選択されたメモリトランジスタの記憶
   状態を、そのメモリトランジタの出力端側に接続された
   ビット線の電位変化を検出するセンスアンプを用いて読
   み出すようにした半導体メモリ装置において、 前記アドレス切替え時に、前記メモリトランジスタの入
   力端側および前記ビット線を接地してそれらの寄生容量
   に充電された電荷を放電させる放電回路と、 この放電回路による電荷放電後に、前記メモリトランジ
   スタに充電を行う充電回路とを備えたものであって、 前記充電回路は、前記メモリトランジスタの入力端側に
   接続され、その入力端側から前記メモリトランジスタに
   充電を行うことを特徴とする半導体メモリ装置。
2. 【請求項２】 前記複数のメモリトランジタは行列状に
   配置されたものであって、前記メモリトランジスタの選
   択は、前記複数のメモリトランジタに対し列を選択する
   列選択回路および行を選択する行選択回路により行わ
   れ、前記列選択回路は前記ビット線および前記センスア
   ンプの間に位置していることを特徴とする請求項１に記
   載の半導体メモリ装置。
3. 【請求項３】 前記放電回路は、前記列に配置されるメ
   モリトランジスタの出力端側および前記ビット線に接続
   された第１の放電回路と、前記列に配置されるメモリト
   ランジスタの入力端側に接続された第２の放電回路とに
   より構成されていることを特徴とする請求項２に記載の
   半導体メモリ装置。
4. 【請求項４】 前記選択されているメモリトランジスタ
   に対し前記充電回路による充電を許容し、そのメモリト
   ランジスタが選択されていない時には前記充電回路によ
   る充電を禁止する充電時判別回路を設けたことを特徴と
   する請求項１乃至３に記載の半導体メモリ装置。