JPH07283235A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH07283235A JPH07283235A JP7460794A JP7460794A JPH07283235A JP H07283235 A JPH07283235 A JP H07283235A JP 7460794 A JP7460794 A JP 7460794A JP 7460794 A JP7460794 A JP 7460794A JP H07283235 A JPH07283235 A JP H07283235A
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Abstract
(57)【要約】
【目的】ＦＥＴの特性の温度変化を減少させ、信頼性の
高いＦＥＴを得る。また、そのＦＥＴを用いた高性能高
出力増幅器等を提供する。 【構成】櫛型ゲートのゲートフィンガー長を、パターン
の中央部付近では短く、端では長くなるごとく分布させ
る。また、別の手段としてはゲートフィンガーのピッチ
を中心部では長く、端では短く分布する。
高いＦＥＴを得る。また、そのＦＥＴを用いた高性能高
出力増幅器等を提供する。 【構成】櫛型ゲートのゲートフィンガー長を、パターン
の中央部付近では短く、端では長くなるごとく分布させ
る。また、別の手段としてはゲートフィンガーのピッチ
を中心部では長く、端では短く分布する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
係り、特に高電圧，高電流あるいは高温動作等の過酷な
条件でも特性劣化が少ない電界効果トランジスタと、そ
れを用いた増幅器に関する。
係り、特に高電圧，高電流あるいは高温動作等の過酷な
条件でも特性劣化が少ない電界効果トランジスタと、そ
れを用いた増幅器に関する。
【０００２】
【従来の技術】櫛型ゲート構造のＦＥＴ(Field Effect
Transister；電界効果トランジスタ）の従来例が、例え
ばガリウム・砒素・デバイシーズ・アンド・サーキッツ
(GaAsDEVICES AND CIRCUITS)(Michael Shur著，PLENUM
PRESS社，1987年）４１２頁に記載されている。これら
従来の櫛型ゲートＦＥＴのゲート電極は、図２に示すよ
うに均一分布のゲートフィンガーから構成されていた。
Transister；電界効果トランジスタ）の従来例が、例え
ばガリウム・砒素・デバイシーズ・アンド・サーキッツ
(GaAsDEVICES AND CIRCUITS)(Michael Shur著，PLENUM
PRESS社，1987年）４１２頁に記載されている。これら
従来の櫛型ゲートＦＥＴのゲート電極は、図２に示すよ
うに均一分布のゲートフィンガーから構成されていた。
【０００３】
【発明が解決しようとする課題】高出力ＦＥＴでは、印
加される高い電圧と、誘起される大きな電流により、素
子そのものが加熱され、特性劣化や、場合によっては破
壊が起こる。本発明の第１の目的は、この素子特性劣化
の開始する温度を高めることにより、素子特性とその信
頼性の向上を図ることにある。また、第２の目的は、高
性能な増幅器を得ることにある。
加される高い電圧と、誘起される大きな電流により、素
子そのものが加熱され、特性劣化や、場合によっては破
壊が起こる。本発明の第１の目的は、この素子特性劣化
の開始する温度を高めることにより、素子特性とその信
頼性の向上を図ることにある。また、第２の目的は、高
性能な増幅器を得ることにある。
【０００４】
【課題を解決するための手段】上記第１の目的は、櫛型
ゲートＦＥＴのゲートフィンガー長あるいは密度を不均
一にすることにより達成され、上記第２の目的は、この
ようなＦＥＴを用いて回路を構築することにより達成で
きる。
ゲートＦＥＴのゲートフィンガー長あるいは密度を不均
一にすることにより達成され、上記第２の目的は、この
ようなＦＥＴを用いて回路を構築することにより達成で
きる。
【０００５】
【作用】ＦＥＴを用いた典型的な高出力増幅回路を図５
に示す。このような回路において、外部の温度が上昇す
ると、しきい電圧やゲートリーク電流等の素子特性が変
化することにより、図中の矢印２０９のような電流が流
れ始める。この電流により、ゲートの電位がますます変
化していくことにより、ドレイン電流が増大するという
現象、即ち熱暴走が起こる。この熱暴走は、しきい電圧
やゲートリーク電流の温度依存性が大きいほど起こりや
すいという特徴がある。一方、素子の内部における温度
分布は、図３のように、櫛型ゲートの中央部で高くなっ
ている。これは、素子の中央部分の方が放熱性の関係で
熱が溜りやすく、温度上昇しやすいためである。従っ
て、素子の中央部ほど電流密度が高くなりやすい。一
方、図１のようなゲートフィンガー分布を持たせると、
元来の中央部付近の電流密度が小さくなるため、発熱量
が小さくなる。これで中心部のみが高温になることが防
がれ、熱暴走も起きにくくなる。
に示す。このような回路において、外部の温度が上昇す
ると、しきい電圧やゲートリーク電流等の素子特性が変
化することにより、図中の矢印２０９のような電流が流
れ始める。この電流により、ゲートの電位がますます変
化していくことにより、ドレイン電流が増大するという
現象、即ち熱暴走が起こる。この熱暴走は、しきい電圧
やゲートリーク電流の温度依存性が大きいほど起こりや
すいという特徴がある。一方、素子の内部における温度
分布は、図３のように、櫛型ゲートの中央部で高くなっ
ている。これは、素子の中央部分の方が放熱性の関係で
熱が溜りやすく、温度上昇しやすいためである。従っ
て、素子の中央部ほど電流密度が高くなりやすい。一
方、図１のようなゲートフィンガー分布を持たせると、
元来の中央部付近の電流密度が小さくなるため、発熱量
が小さくなる。これで中心部のみが高温になることが防
がれ、熱暴走も起きにくくなる。
【０００６】
【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。以下の説明では、材料の記述としてＡｌＧ
ａＡｓはＧａＡｓ中のＧａ原子のうちの一部をＡｌで置
換したもの、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のう
ちの一部をＩｎで置換したもの、ＩｎＡｌＡｓはＡｌＡ
ｓ中のＡｌ原子のうちの一部をＩｎで置換したものを意
味する。
に説明する。以下の説明では、材料の記述としてＡｌＧ
ａＡｓはＧａＡｓ中のＧａ原子のうちの一部をＡｌで置
換したもの、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のう
ちの一部をＩｎで置換したもの、ＩｎＡｌＡｓはＡｌＡ
ｓ中のＡｌ原子のうちの一部をＩｎで置換したものを意
味する。
【０００７】（実施例１）図６に、本発明の実施例１の
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、ＭＢ
Ｅ(分子線エピタキシー)法により、アンドープＧａＡｓ
層（厚さ：５００ｎｍ）２，アンドープＡｌＧａＡｓ
(Ａｌ組成：０.２５，厚さ：１００ｎｍ）層３，アンド
ープＧａＡｓスペーサ層（厚さ：１０ｎｍ）４，ｎ−Ｇ
ａＡｓチャネル層(厚さ：１００ｎｍ，Ｓｉ濃度：２×
１０17／cm3）５，ｎ−ＧａＡｓ層（厚さ：８０ｎｍ，
Ｓｉ濃度：２×１０17／cm3）６，アンドープＡｌＧａ
Ａｓ(Ａｌ組成：０.２５，厚さ：５ｎｍ)層７、を成長
させ、最後にｎ−ＧａＡｓキャップ層(Ｓｉ濃度：７×
１０18／cm3，厚さ：１６０ｎｍ）８を堆積させる。
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、ＭＢ
Ｅ(分子線エピタキシー)法により、アンドープＧａＡｓ
層（厚さ：５００ｎｍ）２，アンドープＡｌＧａＡｓ
(Ａｌ組成：０.２５，厚さ：１００ｎｍ）層３，アンド
ープＧａＡｓスペーサ層（厚さ：１０ｎｍ）４，ｎ−Ｇ
ａＡｓチャネル層(厚さ：１００ｎｍ，Ｓｉ濃度：２×
１０17／cm3）５，ｎ−ＧａＡｓ層（厚さ：８０ｎｍ，
Ｓｉ濃度：２×１０17／cm3）６，アンドープＡｌＧａ
Ａｓ(Ａｌ組成：０.２５，厚さ：５ｎｍ)層７、を成長
させ、最後にｎ−ＧａＡｓキャップ層(Ｓｉ濃度：７×
１０18／cm3，厚さ：１６０ｎｍ）８を堆積させる。
【０００８】メサエッチにより素子間分離を行ったあ
と、絶縁膜を蒸着し、ソース電極５１及びドレイン電極
５２をリフトオフにより形成する。ソース・ドレイン電
極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に
窒素雰囲気中で熱処理（４００℃，５分）を行う。リフ
トオフのマスクは、通常のホトリソグラフィープロセス
により、絶縁膜に開口を形成したものを用いる。また、
絶縁膜の開口はウエットエッチによりサイドエッチし
て、リフトオフしやすい形状にしておく。さらに、ｎ−
ＧａＡｓキャップ層８を４０ｎｍ程度ウエットエッチに
より削り込んでおく。
と、絶縁膜を蒸着し、ソース電極５１及びドレイン電極
５２をリフトオフにより形成する。ソース・ドレイン電
極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に
窒素雰囲気中で熱処理（４００℃，５分）を行う。リフ
トオフのマスクは、通常のホトリソグラフィープロセス
により、絶縁膜に開口を形成したものを用いる。また、
絶縁膜の開口はウエットエッチによりサイドエッチし
て、リフトオフしやすい形状にしておく。さらに、ｎ−
ＧａＡｓキャップ層８を４０ｎｍ程度ウエットエッチに
より削り込んでおく。
【０００９】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより絶
縁膜をエッチング除去する。次にドライエッチングによ
りｎ−ＧａＡｓ層８を除去する。この時、等方性のエッ
チングによりサイドエッチングさせ、開口部よりも大き
な領域をエッチング除去する。次に、ゲート長０.５μ
ｍ，ゲート幅１２mmのゲート電極５３を、アンドープＡ
ｌＧａＡｓ層７上に、リフトオフにより形成する。ゲー
ト電極材料にはＭｏ／Ｐｔ／Ａｕを用いる。
により所望の部分を開口し、ドライエッチングにより絶
縁膜をエッチング除去する。次にドライエッチングによ
りｎ−ＧａＡｓ層８を除去する。この時、等方性のエッ
チングによりサイドエッチングさせ、開口部よりも大き
な領域をエッチング除去する。次に、ゲート長０.５μ
ｍ，ゲート幅１２mmのゲート電極５３を、アンドープＡ
ｌＧａＡｓ層７上に、リフトオフにより形成する。ゲー
ト電極材料にはＭｏ／Ｐｔ／Ａｕを用いる。
【００１０】このようにして、図６に示した構造のＦＥ
Ｔを実現した。また、この時の櫛型ゲートパターンは、
図１のようなゲートフィンガー長が中央部では短く、端
になるほど長い分布をとり、ゲートフィンガー本数は６
０本、平均ゲートフィンガー長は、２００μｍとした。
Ｔを実現した。また、この時の櫛型ゲートパターンは、
図１のようなゲートフィンガー長が中央部では短く、端
になるほど長い分布をとり、ゲートフィンガー本数は６
０本、平均ゲートフィンガー長は、２００μｍとした。
【００１１】本実施例による装置は、しきい電圧：−３
Ｖ，飽和出力２８ｄＢｍ，効率７１％，熱暴走開始温度
１８０℃と高性能を示した。
Ｖ，飽和出力２８ｄＢｍ，効率７１％，熱暴走開始温度
１８０℃と高性能を示した。
【００１２】本実施例では、アンドープＡｌＧａＡｓス
ペーサ層７の厚さは５ｎｍとしたが、２〜１０ｎｍの範
囲で良好な結果が得られた。また、ｎ−ＧａＡｓ層６及
び７のイオン化不純物濃度は上記に限らず、１×１０16
〜５×１０17／cm3 の範囲であれば、良好な結果が得ら
れる。
ペーサ層７の厚さは５ｎｍとしたが、２〜１０ｎｍの範
囲で良好な結果が得られた。また、ｎ−ＧａＡｓ層６及
び７のイオン化不純物濃度は上記に限らず、１×１０16
〜５×１０17／cm3 の範囲であれば、良好な結果が得ら
れる。
【００１３】また、本実施例における条件を以下のよう
にしてもよい。製造工程におけるエピタキシャル結晶成
長法は、ＭＢＥ法のかわりに原子層単位で成長を制御で
きる方法、例えばＭＯＣＶＤ法等を用いても同様の結果
が得られる。また、キャップ層８は、ＧａＡsに限ら
ず、オーミック接触のとりやすい物質、例えばＩnＧaＡ
s等を用いてもよい。またゲート直下のアンドープＡｌ
ＧａＡｓ層７は、耐圧を小さくしない程度に、１×１０
18／cm3 以下のｎ−ＡｌＧａＡｓを用いてもよい。Ａｌ
ＧａＡｓ層３，７のＡｌ組成は０.２５ を用いたが、
０.１５から０.４程度の値を用いても同様な結果が得ら
れる。またチャネル層４にＧａＡｓを用いたが、０.１
から０.４程度のＩｎ組成のＩｎＧａＡｓで、転位が入
らない程度の厚さにしてもよく、材料もＧａＡｓに限ら
ず、ＧａＡｓＳｂや、これらのうちの複数の半導体層の
組合せにしても良い。
にしてもよい。製造工程におけるエピタキシャル結晶成
長法は、ＭＢＥ法のかわりに原子層単位で成長を制御で
きる方法、例えばＭＯＣＶＤ法等を用いても同様の結果
が得られる。また、キャップ層８は、ＧａＡsに限ら
ず、オーミック接触のとりやすい物質、例えばＩnＧaＡ
s等を用いてもよい。またゲート直下のアンドープＡｌ
ＧａＡｓ層７は、耐圧を小さくしない程度に、１×１０
18／cm3 以下のｎ−ＡｌＧａＡｓを用いてもよい。Ａｌ
ＧａＡｓ層３，７のＡｌ組成は０.２５ を用いたが、
０.１５から０.４程度の値を用いても同様な結果が得ら
れる。またチャネル層４にＧａＡｓを用いたが、０.１
から０.４程度のＩｎ組成のＩｎＧａＡｓで、転位が入
らない程度の厚さにしてもよく、材料もＧａＡｓに限ら
ず、ＧａＡｓＳｂや、これらのうちの複数の半導体層の
組合せにしても良い。
【００１４】また、基板材料もＧａＡｓに限らず、Ｉｎ
Ｐなどを用いてもよい。ＩｎＰ基板を用いた場合は、上
記のＡｌＧａＡｓ層の代わりにＩｎ組成０.３〜０.６の
ＩｎＡｌＡｓを、ＧａＡｓ層の代わりにＩｎ組成０.４
〜０.７のＩｎＧａＡｓを用いると良好な結果が得られ
る。また、本実施例ではＮチャネル電界効果トランジス
タの例を示したが、Ｐチャネルでも良好な結果が得られ
る。この場合、Ｎドープ層をＰドープ層にすることによ
り達成される。また、本実施例ではチャネルにイオン化
不純物を含むＦＥＴについて述べたが、これに限らず、
他のヘテロ接合素子、例えばＨＥＭＴや逆ＨＥＭＴ，キ
ャリア供給層付きドープチャネル型ＦＥＴ等に適用して
も良好な結果が得られることは云うまでもない。
Ｐなどを用いてもよい。ＩｎＰ基板を用いた場合は、上
記のＡｌＧａＡｓ層の代わりにＩｎ組成０.３〜０.６の
ＩｎＡｌＡｓを、ＧａＡｓ層の代わりにＩｎ組成０.４
〜０.７のＩｎＧａＡｓを用いると良好な結果が得られ
る。また、本実施例ではＮチャネル電界効果トランジス
タの例を示したが、Ｐチャネルでも良好な結果が得られ
る。この場合、Ｎドープ層をＰドープ層にすることによ
り達成される。また、本実施例ではチャネルにイオン化
不純物を含むＦＥＴについて述べたが、これに限らず、
他のヘテロ接合素子、例えばＨＥＭＴや逆ＨＥＭＴ，キ
ャリア供給層付きドープチャネル型ＦＥＴ等に適用して
も良好な結果が得られることは云うまでもない。
【００１５】（実施例２）図７に、本発明の実施例２の
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、絶縁
膜５０を蒸着し、通常のホトリソグラフィープロセスに
より所望の位置にソース及びドレイン電極領域のための
開口部を設ける。次にＳｉイオン打ち込み(照射量：３
×１０13／cm2，加速電圧：１２５ｋＶ）を行う。次に
ホトリソグラフィープロセスにより所望の位置にチャネ
ル領域形成のための開口部を設け、Ｓｉイオン打ち込み
(照射量：５×１０12／cm2，加速電圧：８０ｋＶ）とＭ
ｇイオン打ち込み(照射量：５×１０11／cm2，加速電
圧：１５０ｋＶ）とを行う。さらにホトリソグラフィー
プロセスにより所望の位置にＮ′層のための開口部を設
け、Ｓｉイオン打ち込み(照射量：１×１０12／cm2，加
速電圧：２００ｋＶ）を行い、アルシン雰囲気中で熱処
理（８５０℃，２０分）を行う。
断面図を示す。まず半絶縁性ＧａＡｓ基板１上に、絶縁
膜５０を蒸着し、通常のホトリソグラフィープロセスに
より所望の位置にソース及びドレイン電極領域のための
開口部を設ける。次にＳｉイオン打ち込み(照射量：３
×１０13／cm2，加速電圧：１２５ｋＶ）を行う。次に
ホトリソグラフィープロセスにより所望の位置にチャネ
ル領域形成のための開口部を設け、Ｓｉイオン打ち込み
(照射量：５×１０12／cm2，加速電圧：８０ｋＶ）とＭ
ｇイオン打ち込み(照射量：５×１０11／cm2，加速電
圧：１５０ｋＶ）とを行う。さらにホトリソグラフィー
プロセスにより所望の位置にＮ′層のための開口部を設
け、Ｓｉイオン打ち込み(照射量：１×１０12／cm2，加
速電圧：２００ｋＶ）を行い、アルシン雰囲気中で熱処
理（８５０℃，２０分）を行う。
【００１６】次にソース電極５１及びドレイン電極５２
をリフトオフにより形成する。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理（４００℃，５分）を行う。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、絶縁膜に開口を形成したものを用いる。また、絶縁
膜の開口はウエットエッチによりサイドエッチして、リ
フトオフしやすい形状にしておく。次に、通常のホトリ
ソグラフィープロセスにより所望の部分を開口し、ドラ
イエッチングにより絶縁膜をエッチング除去する。次
に、ゲート長１μｍ，ゲート幅１２mmのゲート電極５３
を、リフトオフにより形成する。ゲート電極材料にはＴ
ｉ／Ｐｔ／Ａｕを用いる。このようにして、図７に示し
た構造のＦＥＴを実現した。また、この時の櫛型ゲート
パターンは、図１のようなゲートフィンガー長が中央部
では短く、端になるほど長い分布をとり、ゲートフィン
ガー本数は６０本、平均ゲートフィンガー長は、２００
μｍとした。
をリフトオフにより形成する。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理（４００℃，５分）を行う。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、絶縁膜に開口を形成したものを用いる。また、絶縁
膜の開口はウエットエッチによりサイドエッチして、リ
フトオフしやすい形状にしておく。次に、通常のホトリ
ソグラフィープロセスにより所望の部分を開口し、ドラ
イエッチングにより絶縁膜をエッチング除去する。次
に、ゲート長１μｍ，ゲート幅１２mmのゲート電極５３
を、リフトオフにより形成する。ゲート電極材料にはＴ
ｉ／Ｐｔ／Ａｕを用いる。このようにして、図７に示し
た構造のＦＥＴを実現した。また、この時の櫛型ゲート
パターンは、図１のようなゲートフィンガー長が中央部
では短く、端になるほど長い分布をとり、ゲートフィン
ガー本数は６０本、平均ゲートフィンガー長は、２００
μｍとした。
【００１７】本実施例による装置は、しきい電圧：−３
Ｖ，飽和出力２５ｄＢｍ，効率７８％，熱暴走開始温度
１８５℃と高性能を示した。
Ｖ，飽和出力２５ｄＢｍ，効率７８％，熱暴走開始温度
１８５℃と高性能を示した。
【００１８】尚、本実施例におけるＳｉ及びＭｇイオン
打ち込み条件及びアニール条件、各電極材料等は上記に
限らず、所望のＦＥＴ特性に応じた適当な条件に変えて
も良い。また、Ｎ′層及びＭｇインプラは省いても良
い。さらに、ＭｇイオンやＢｅイオンのようなＰ形とな
るイオンをチャネル形成よりも高エネルギーで打ち込む
ことによりｐ型のバッファ領域を設けても良い。また、
これらの実施例ではＮチャネル電界効果トランジスタの
例を示したが、Ｐチャネルでも良好な結果が得られる。
この場合、Ｎドープ層をＰドープ層にすることにより達
成される。
打ち込み条件及びアニール条件、各電極材料等は上記に
限らず、所望のＦＥＴ特性に応じた適当な条件に変えて
も良い。また、Ｎ′層及びＭｇインプラは省いても良
い。さらに、ＭｇイオンやＢｅイオンのようなＰ形とな
るイオンをチャネル形成よりも高エネルギーで打ち込む
ことによりｐ型のバッファ領域を設けても良い。また、
これらの実施例ではＮチャネル電界効果トランジスタの
例を示したが、Ｐチャネルでも良好な結果が得られる。
この場合、Ｎドープ層をＰドープ層にすることにより達
成される。
【００１９】また、実施例１及び２における条件を以下
のようにしても良い。ゲート金属材料にはＴｉ／Ｐｔ／
Ａｕを用いたが、これに限らずＡｌ，Ｔｉ／Ａｌ，ＷＳ
ｉ等を用いても良い。また、ソース，ドレイン電極材料
もＴｉ／Ａｕ等を用いても良い。プロセスも、ゲートを
リフトオフによって形成する方法をとったが、これに限
らず、ゲートを先に形成し、セルファラインにインプラ
領域を形成する手法をとっても良い。全ゲート幅及び平
均のゲートフィンガー長はそれぞれ１２mm，２００μｍ
としたが、これに限らず、目的に応じた長さにしても良
い。また、ゲートフィンガー長分布を持たせる代わりに
図４のような密度分布の変化する構造でも同様な効果が
得られた。また、これらを併用することで、チップ面積
を小さくしながら同様な効果を得ることもできる。
のようにしても良い。ゲート金属材料にはＴｉ／Ｐｔ／
Ａｕを用いたが、これに限らずＡｌ，Ｔｉ／Ａｌ，ＷＳ
ｉ等を用いても良い。また、ソース，ドレイン電極材料
もＴｉ／Ａｕ等を用いても良い。プロセスも、ゲートを
リフトオフによって形成する方法をとったが、これに限
らず、ゲートを先に形成し、セルファラインにインプラ
領域を形成する手法をとっても良い。全ゲート幅及び平
均のゲートフィンガー長はそれぞれ１２mm，２００μｍ
としたが、これに限らず、目的に応じた長さにしても良
い。また、ゲートフィンガー長分布を持たせる代わりに
図４のような密度分布の変化する構造でも同様な効果が
得られた。また、これらを併用することで、チップ面積
を小さくしながら同様な効果を得ることもできる。
【００２０】（実施例３）図５に本発明の実施例３の高
出力増幅器の回路図を示す。実施例１乃至２記載のＦＥ
Ｔを線路２０７や抵抗２０６，コンデンサ２０８を用い
たマッチング回路と共に半導体基板上に形成する。こう
して得られた高出力増幅器は、FET100のドレイン電圧及
びドレイン電流が各々４.７Ｖ 及び１０ｍＡ，入力信号
パワー100ｍＷ，周波数８００ＭＨｚという条件下で、
出力１.７Ｗ ，熱暴走開始温度175度という良好な性能
が得られた。
出力増幅器の回路図を示す。実施例１乃至２記載のＦＥ
Ｔを線路２０７や抵抗２０６，コンデンサ２０８を用い
たマッチング回路と共に半導体基板上に形成する。こう
して得られた高出力増幅器は、FET100のドレイン電圧及
びドレイン電流が各々４.７Ｖ 及び１０ｍＡ，入力信号
パワー100ｍＷ，周波数８００ＭＨｚという条件下で、
出力１.７Ｗ ，熱暴走開始温度175度という良好な性能
が得られた。
【００２１】尚、本実施例ではマッチング回路が同一基
板上にある、所謂モノリシックＩＣの例を示したが、多
少性能は落ちるが製作の容易なハイブリッドＩＣ、即ち
マッチング回路が同一基板上にないものでも良好な結果
が得られる。また、周波数帯が８００ＭＨｚ帯の回路に
ついて記載したが、マッチング回路の変更で他の周波数
帯でも良好な特性が得られた。また、動作電流や動作電
圧もより小さい用途、例えば自動車電話，携帯電話等の
低消費電力動作が必要なものでも良好な特性が得られ
た。この場合、従来素子を用いたときに実現できたのと
同等な特性を得るために必要なセルサイズは、半分以下
にできた。これは、従来素子よりも本発明によって得ら
れた素子の性能が良いため、少ない素子数で回路を構成
しても高性能な増幅器が得られるからである。また、本
発明のＦＥＴを、他の回路に利用してもよい。
板上にある、所謂モノリシックＩＣの例を示したが、多
少性能は落ちるが製作の容易なハイブリッドＩＣ、即ち
マッチング回路が同一基板上にないものでも良好な結果
が得られる。また、周波数帯が８００ＭＨｚ帯の回路に
ついて記載したが、マッチング回路の変更で他の周波数
帯でも良好な特性が得られた。また、動作電流や動作電
圧もより小さい用途、例えば自動車電話，携帯電話等の
低消費電力動作が必要なものでも良好な特性が得られ
た。この場合、従来素子を用いたときに実現できたのと
同等な特性を得るために必要なセルサイズは、半分以下
にできた。これは、従来素子よりも本発明によって得ら
れた素子の性能が良いため、少ない素子数で回路を構成
しても高性能な増幅器が得られるからである。また、本
発明のＦＥＴを、他の回路に利用してもよい。
【００２２】
【発明の効果】本発明によれば、温度変化に対する特性
変化が小さく、信頼性の高いＦＥＴが得られ、これを用
いた高出力増幅器等は性能が向上する。
変化が小さく、信頼性の高いＦＥＴが得られ、これを用
いた高出力増幅器等は性能が向上する。
【図１】本発明の電界効果トランジスタの櫛型ゲートの
平面構造図。
平面構造図。
【図２】従来の電界効果トランジスタの櫛型ゲートの平
面構造図。
面構造図。
【図３】従来の電界効果トランジスタでの熱分布を表す
図。
図。
【図４】本発明の電界効果トランジスタの櫛型ゲートの
平面構造図。
平面構造図。
【図５】高出力増幅器の回路図。
【図６】本発明の実施例１の電界効果トランジスタの断
面構造図。
面構造図。
【図７】本発明の実施例１の電界効果トランジスタの断
面構造図。
面構造図。
１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓバ
ッファ層、３…アンドープＡｌＧａＡｓチャネル層、４
…アンドープＧａＡｓスペーサ層、５…ｎ−ＧａＡｓチ
ャネル層、６…ｎ−ＧａＡｓ層、７…アンドープＡｌＧ
ａＡｓ層、８…ｎ−ＧａＡｓキャップ層、１１…ｎ−オ
ーミック領域、１２…ｎ−チャネル領域、１３…Ｎ′領
域、５０…絶縁膜、５１…ソース電極、５２…ドレイン
電極、５３…ゲート電極、１０１…ゲートフィンガー、
１０２…ゲートパッド、１０３…温度上昇領域、２００
…ＦＥＴ、２０１…アース、２０２…入力端子、２０３
…出力端子、２０４…ＦＥＴのゲート電圧端子、２０５
…ＦＥＴのドレイン電圧端子、２０６…抵抗、２０７…
ストリップ線路、２０８…コンデンサ。
ッファ層、３…アンドープＡｌＧａＡｓチャネル層、４
…アンドープＧａＡｓスペーサ層、５…ｎ−ＧａＡｓチ
ャネル層、６…ｎ−ＧａＡｓ層、７…アンドープＡｌＧ
ａＡｓ層、８…ｎ−ＧａＡｓキャップ層、１１…ｎ−オ
ーミック領域、１２…ｎ−チャネル領域、１３…Ｎ′領
域、５０…絶縁膜、５１…ソース電極、５２…ドレイン
電極、５３…ゲート電極、１０１…ゲートフィンガー、
１０２…ゲートパッド、１０３…温度上昇領域、２００
…ＦＥＴ、２０１…アース、２０２…入力端子、２０３
…出力端子、２０４…ＦＥＴのゲート電圧端子、２０５
…ＦＥＴのドレイン電圧端子、２０６…抵抗、２０７…
ストリップ線路、２０８…コンデンサ。
Claims (7)
- 【請求項１】櫛型のゲート電極構造を持つ電界効果トラ
ンジスタにおいて、櫛型ゲートの一本当りの長さが不均
一であることを特徴とする電界効果トランジスタ。 - 【請求項２】上記櫛型ゲートの一本当りの長さが、パタ
ーンの中央部で短く、端部で長い分布を持つ請求項１記
載の電界効果トランジスタ。 - 【請求項３】櫛型のゲート電極構造を持つ電界効果トラ
ンジスタにおいて、ゲートフィンガーの密度が不均一で
あることを特徴とする電界効果トランジスタ。 - 【請求項４】上記ゲートフィンガーの密度は、パターン
の中央部で疎であり、パターン端部で密である分布を持
つ請求項３記載の電界効果トランジスタ。 - 【請求項５】電界効果トランジスタの能動領域が、イオ
ン注入により形成されていることを特徴とする請求項１
乃至４のいずれか記載の電界効果トランジスタ。 - 【請求項６】電界効果トランジスタの能動領域が、ヘテ
ロ接合化合物半導体結晶により形成されていることを特
徴とする請求項１乃至４のいずれか記載の電界効果トラ
ンジスタ。 - 【請求項７】請求項１乃至６のいずれか記載の電界効果
トランジスタを利用したことを特徴とする電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7460794A JPH07283235A (ja) | 1994-04-13 | 1994-04-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7460794A JPH07283235A (ja) | 1994-04-13 | 1994-04-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283235A true JPH07283235A (ja) | 1995-10-27 |
Family
ID=13552037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7460794A Pending JPH07283235A (ja) | 1994-04-13 | 1994-04-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8907454B2 (en) | 2012-04-04 | 2014-12-09 | Mitsubishi Electric Corporation | Transistor with heat sink joined to only part of one electrode |
-
1994
- 1994-04-13 JP JP7460794A patent/JPH07283235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8907454B2 (en) | 2012-04-04 | 2014-12-09 | Mitsubishi Electric Corporation | Transistor with heat sink joined to only part of one electrode |
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