JPH07283961A - デジタル補正回路 - Google Patents
デジタル補正回路Info
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- JPH07283961A JPH07283961A JP7028294A JP7028294A JPH07283961A JP H07283961 A JPH07283961 A JP H07283961A JP 7028294 A JP7028294 A JP 7028294A JP 7028294 A JP7028294 A JP 7028294A JP H07283961 A JPH07283961 A JP H07283961A
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Abstract
(57)【要約】
【目的】 デジタル補正回路に使用されるフィルタ回路
の応答特性を同一にする。 【構成】 タイミング制御回路１の制御によって、入力
信号の水平偏向周期の補正点と補正点の間で、第１のア
ナログ・スイッチ６４は時分割でオンおよびオフする。
これにより、第２の抵抗６３が、第１の抵抗６１に並列
接続されたり、されなかったりして、コンデンサ６２を
含め、フィルタ回路６の時定数を水平偏向周期の補正点
と補正点の間で変化させる。
の応答特性を同一にする。 【構成】 タイミング制御回路１の制御によって、入力
信号の水平偏向周期の補正点と補正点の間で、第１のア
ナログ・スイッチ６４は時分割でオンおよびオフする。
これにより、第２の抵抗６３が、第１の抵抗６１に並列
接続されたり、されなかったりして、コンデンサ６２を
含め、フィルタ回路６の時定数を水平偏向周期の補正点
と補正点の間で変化させる。
Description
【０００１】
【産業上の利用分野】本発明は、陰極線管を使用したデ
ィスプレイやプロジェクタ―等の画面歪やコンバ―ゼン
スのずれを補正するデジタル補正回路に関する。
ィスプレイやプロジェクタ―等の画面歪やコンバ―ゼン
スのずれを補正するデジタル補正回路に関する。
【０００２】
【従来の技術】一般に、陰極線管を使用したディスプレ
イやプロジェクタ―等は、画面歪やコンバ―ゼンスのず
れ等が生じる。図４は、画面歪やコンバ―ゼンスのずれ
等を補正するデジタル補正回路を示す。水平及び垂直の
偏向パルスが入力されるタイミング制御回路１は、その
パルスのタイミングで後述のメモリ２，デ―タ作成回路
３，演算回路４及びデジタル−アナログ変換器（ＤＡ
Ｃ）５の動作を制御する。図５に示す如く、受像機画面
９の内外に格子状の交点である複数の補正点１０をまず
設定する。デ―タ作成回路３は、各補正点１０における
補正に必要なデ―タを作成し、その補正デ―タを前記メ
モリ２内の不揮発性メモリ部分に記憶する。演算回路４
は、垂直方向の隣接する２点の補正点の間にくる各走査
線の補正デ―タを、前記不揮発メモリ部分から読み出し
た２つの補正点１０の補正デ―タを基にして演算作成す
る。演算回路４は、その求めた補正デ―タをメモリ２の
バッファ・メモリ部分に記憶させるか、若しくはデジタ
ル−アナログ変換器５に直接送る。デジタル−アナログ
変換器５は、前記補正デ―タをアナログ信号に変換す
る。フィルタ回路６は、前記アナログ信号に対し時間方
向、つまり水平方向に補間を行う。フィルタ回路６で得
られた補正波形は、出力回路７に加えられる。出力回路
７は、その入力の補正波形に応じて、副偏向ヨ―ク等に
設けられた補正用コイル８を駆動する。
イやプロジェクタ―等は、画面歪やコンバ―ゼンスのず
れ等が生じる。図４は、画面歪やコンバ―ゼンスのずれ
等を補正するデジタル補正回路を示す。水平及び垂直の
偏向パルスが入力されるタイミング制御回路１は、その
パルスのタイミングで後述のメモリ２，デ―タ作成回路
３，演算回路４及びデジタル−アナログ変換器（ＤＡ
Ｃ）５の動作を制御する。図５に示す如く、受像機画面
９の内外に格子状の交点である複数の補正点１０をまず
設定する。デ―タ作成回路３は、各補正点１０における
補正に必要なデ―タを作成し、その補正デ―タを前記メ
モリ２内の不揮発性メモリ部分に記憶する。演算回路４
は、垂直方向の隣接する２点の補正点の間にくる各走査
線の補正デ―タを、前記不揮発メモリ部分から読み出し
た２つの補正点１０の補正デ―タを基にして演算作成す
る。演算回路４は、その求めた補正デ―タをメモリ２の
バッファ・メモリ部分に記憶させるか、若しくはデジタ
ル−アナログ変換器５に直接送る。デジタル−アナログ
変換器５は、前記補正デ―タをアナログ信号に変換す
る。フィルタ回路６は、前記アナログ信号に対し時間方
向、つまり水平方向に補間を行う。フィルタ回路６で得
られた補正波形は、出力回路７に加えられる。出力回路
７は、その入力の補正波形に応じて、副偏向ヨ―ク等に
設けられた補正用コイル８を駆動する。
【０００３】さて近年、マルチスキャンといった複数の
異なる偏向周波数の映像信号を受像するディスプレイや
プロジェクタ―が出て来た。画面歪やコンバ―ゼンスの
ずれ等が、画面位置で同じであれば、補正デ―タを画面
位置に対応するようにメモリに記憶並びに読みだせばよ
い。しかしながら、マルチスチャンの場合、入力信号に
よって垂直方向の補正点１０と補正点１０の間に来る走
査線が変化し、次に述べる不具合を生じる。水平偏向周
波数ｆH がｆ0 の時、補正点の水平方向の時間間隔をＡ
とする。フィルタ回路６は、抵抗ＲとコンデンサＣの一
次積分回路で構成されており、その時定数ＲＣはＡとな
っている。図６に、デジタル−アナログ変換器５の出力
とフィルタ回路６の出力の関係を示す。基準よりＡ，２
Ａ，３Ａ後の画面ポイントでの必要量を１，４，９とし
た場合、必要なデジタル−アナログ変換器５の出力波形
は、１１の波形となり、フィルタ回路６の出力波形は１
２となる。そして、水平偏向周波数ｆH がｆ0 の２倍に
なった場合、画面上前記ポイントの基準からの時間は半
分のＡ／２，Ａ，３Ａ／２となってしまう。このとき、
デジタル−アナログ変換器５の出力が同じく１１の波形
のとき、フィルタ回路６の出力は、１３の波形となる。
よって、このフィルタ回路６では、水平偏向周波数が変
われば、同一補正デ―タでは同一の補正ができない。必
要な補正波形を得ようとすれば、補正デ―タを別に記憶
させる必要がある。
異なる偏向周波数の映像信号を受像するディスプレイや
プロジェクタ―が出て来た。画面歪やコンバ―ゼンスの
ずれ等が、画面位置で同じであれば、補正デ―タを画面
位置に対応するようにメモリに記憶並びに読みだせばよ
い。しかしながら、マルチスチャンの場合、入力信号に
よって垂直方向の補正点１０と補正点１０の間に来る走
査線が変化し、次に述べる不具合を生じる。水平偏向周
波数ｆH がｆ0 の時、補正点の水平方向の時間間隔をＡ
とする。フィルタ回路６は、抵抗ＲとコンデンサＣの一
次積分回路で構成されており、その時定数ＲＣはＡとな
っている。図６に、デジタル−アナログ変換器５の出力
とフィルタ回路６の出力の関係を示す。基準よりＡ，２
Ａ，３Ａ後の画面ポイントでの必要量を１，４，９とし
た場合、必要なデジタル−アナログ変換器５の出力波形
は、１１の波形となり、フィルタ回路６の出力波形は１
２となる。そして、水平偏向周波数ｆH がｆ0 の２倍に
なった場合、画面上前記ポイントの基準からの時間は半
分のＡ／２，Ａ，３Ａ／２となってしまう。このとき、
デジタル−アナログ変換器５の出力が同じく１１の波形
のとき、フィルタ回路６の出力は、１３の波形となる。
よって、このフィルタ回路６では、水平偏向周波数が変
われば、同一補正デ―タでは同一の補正ができない。必
要な補正波形を得ようとすれば、補正デ―タを別に記憶
させる必要がある。
【０００４】
【発明が解決しようとする課題】従来のデジタル補正回
路では、複数の水平偏向周波数の入力信号に対する補正
を行う場合、それぞれの水平偏向周波数に適合する補正
デ―タを作る必要があり、そしてそれを記憶するメモリ
が必要であった。
路では、複数の水平偏向周波数の入力信号に対する補正
を行う場合、それぞれの水平偏向周波数に適合する補正
デ―タを作る必要があり、そしてそれを記憶するメモリ
が必要であった。
【０００５】本発明は、入力信号の水平偏向周波数の変
化にかかわらず、水平方向の補正波形の補正量をほぼ同
一にするデジタル補正回路を提供することを目的とす
る。
化にかかわらず、水平方向の補正波形の補正量をほぼ同
一にするデジタル補正回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】異なる水平偏向周波数の
入力信号を受像する受像機の画面の内外に複数の補正点
を設け、その各補正点の補正デ―タを作成するデ―タ作
成回路と、前記デ―タ作成回路が作成した補正デ―タを
記憶するメモリと、２つの前記補正点の補正デ―タを前
記メモリから読みだしその２点のデ―タから前記補正点
と補正点の間の補正デ―タを演算する演算回路と、演算
回路で演算した補正デ―タをアナログ信号に変換するデ
ジタル−アナログ変換と、前記デジタル−アナログ変換
器の出力を時間軸方向に補間するフィルタ―回路と、前
記フィルタ―回路の出力補正波形が入力される出力回路
と、前記出力回路により駆動される補正用コイルを具備
したデジタル補正回路において、前記フィルタ―回路
は、前記デジタル−アナログ変換器の出力端子と前記出
力回路の入力端子に直列に接続される第１の抵抗と、前
記出力回路の入力端子に並列に接続される容量素子と、
前記第１の抵抗に並列に接続される直列接続のスイッチ
及び第２の抵抗とを有し、水平の前記補正点と補正点の
間において前記スイッチを時分割で導通制御し、入力信
号の水平偏向周波数が高くなったとき前記スイッチの導
通期間の割合を非導通期間よりも多くする。
入力信号を受像する受像機の画面の内外に複数の補正点
を設け、その各補正点の補正デ―タを作成するデ―タ作
成回路と、前記デ―タ作成回路が作成した補正デ―タを
記憶するメモリと、２つの前記補正点の補正デ―タを前
記メモリから読みだしその２点のデ―タから前記補正点
と補正点の間の補正デ―タを演算する演算回路と、演算
回路で演算した補正デ―タをアナログ信号に変換するデ
ジタル−アナログ変換と、前記デジタル−アナログ変換
器の出力を時間軸方向に補間するフィルタ―回路と、前
記フィルタ―回路の出力補正波形が入力される出力回路
と、前記出力回路により駆動される補正用コイルを具備
したデジタル補正回路において、前記フィルタ―回路
は、前記デジタル−アナログ変換器の出力端子と前記出
力回路の入力端子に直列に接続される第１の抵抗と、前
記出力回路の入力端子に並列に接続される容量素子と、
前記第１の抵抗に並列に接続される直列接続のスイッチ
及び第２の抵抗とを有し、水平の前記補正点と補正点の
間において前記スイッチを時分割で導通制御し、入力信
号の水平偏向周波数が高くなったとき前記スイッチの導
通期間の割合を非導通期間よりも多くする。
【０００７】
【作用】前記フィルタ回路では、水平方向の前記補正点
と補正点の間において、前記スイッチを導通制御し、時
分割で時定数を変えている。そして、水平偏向周波数が
高くなったとき前記スイッチの導通期間の割合を非導通
期間よりも多くする。
と補正点の間において、前記スイッチを導通制御し、時
分割で時定数を変えている。そして、水平偏向周波数が
高くなったとき前記スイッチの導通期間の割合を非導通
期間よりも多くする。
【０００８】これにより、同一の補正デ―タが入力され
る前記フィルタ回路の出力は、水平偏向周波数が変化し
ても、ほぼ同一となる。従って、本発明のテジタル補正
回路では、同一の補正デ―タを使用しても、水平偏向周
波数の変化にかかわらず、水平方向の補正波形の補正量
をほぼ同一にできる。
る前記フィルタ回路の出力は、水平偏向周波数が変化し
ても、ほぼ同一となる。従って、本発明のテジタル補正
回路では、同一の補正デ―タを使用しても、水平偏向周
波数の変化にかかわらず、水平方向の補正波形の補正量
をほぼ同一にできる。
【０００９】
【実施例】図１に、本発明のデジタル補正回路に使用さ
れるフィルタ回路６の構成を示す。第１の抵抗６１（Ｒ
1 ）は、デジタル−アナログ変換器５の出力端子と、出
力回路７の入力端子との間に直列に接続される。コンデ
ンサ６２（Ｃ）は、出力回路７の入力端子に並列に接続
される。直列接続された第１のアナログ・スイッチ６４
と第２の抵抗６３（Ｒ2 ）は、第１の抵抗Ｒ1 に並列に
接続される。第１のアナログ・スイッチ６４は、タイミ
ング制御回路１の制御によって、入力信号の水平偏向周
期の補正点と補正点の間でオンおよびオフされる。
れるフィルタ回路６の構成を示す。第１の抵抗６１（Ｒ
1 ）は、デジタル−アナログ変換器５の出力端子と、出
力回路７の入力端子との間に直列に接続される。コンデ
ンサ６２（Ｃ）は、出力回路７の入力端子に並列に接続
される。直列接続された第１のアナログ・スイッチ６４
と第２の抵抗６３（Ｒ2 ）は、第１の抵抗Ｒ1 に並列に
接続される。第１のアナログ・スイッチ６４は、タイミ
ング制御回路１の制御によって、入力信号の水平偏向周
期の補正点と補正点の間でオンおよびオフされる。
【００１０】以下に、入力信号の水平偏向周波数の変化
にかかわらずフィルタ回路６の出力がほぼ同一となるた
めの条件を求める。第１のアナログ・スイッチ６４がオ
フのとき、フィルタ回路６の時定数は、Ｒ1 ×Ｃとな
る。第１のアナログ・スイッチ６４がオンの時、フィル
タ回路６の時定数は、（数３）であらわされる。
にかかわらずフィルタ回路６の出力がほぼ同一となるた
めの条件を求める。第１のアナログ・スイッチ６４がオ
フのとき、フィルタ回路６の時定数は、Ｒ1 ×Ｃとな
る。第１のアナログ・スイッチ６４がオンの時、フィル
タ回路６の時定数は、（数３）であらわされる。
【００１１】
【数３】 当然、第１のアナログ・スイッチ６４がオンのときの方
が時定数は短かい。フィルタ回路６の対応可能な最大水
平偏向周期の補正点間の時間をＴmax ，最小水平偏向周
期の補正点間の時間をＴmin としてその比をＢ（＝Ｔ
max ／Ｔmin ）とする。そして、入力信号の水平偏向周
期とフィルタ回路６が対応できる最小の水平偏向周期の
比をＫ（１≦Ｋ≦Ｂ）としたとき、実際に動作する時の
水平偏向周期の補正点間の時間は、ＫＴmin である。最
大水平偏向周期に対応するフィルタ回路の時定数はＲ1
×Ｃとなり、これをＢ×Ａ0 とする。最小の時定数は
（数３）であるため、（数４）の関係がなりたつ。
が時定数は短かい。フィルタ回路６の対応可能な最大水
平偏向周期の補正点間の時間をＴmax ，最小水平偏向周
期の補正点間の時間をＴmin としてその比をＢ（＝Ｔ
max ／Ｔmin ）とする。そして、入力信号の水平偏向周
期とフィルタ回路６が対応できる最小の水平偏向周期の
比をＫ（１≦Ｋ≦Ｂ）としたとき、実際に動作する時の
水平偏向周期の補正点間の時間は、ＫＴmin である。最
大水平偏向周期に対応するフィルタ回路の時定数はＲ1
×Ｃとなり、これをＢ×Ａ0 とする。最小の時定数は
（数３）であるため、（数４）の関係がなりたつ。
【００１２】
【数４】 これにより、第１の抵抗６１（Ｒ1 ）と第２の抵抗６３
（Ｒ2 ）の間には、（数５）の関係がなりたてばよい。
（Ｒ2 ）の間には、（数５）の関係がなりたてばよい。
【００１３】
【数５】 次に抵抗（Ｒ）とコンデンサ（Ｃ）の一次積分回路の応
答性は、（数６）で表わされる。
答性は、（数６）で表わされる。
【００１４】
【数６】 なおＶinは入力電圧である。（数６）の内、残留分は
（数７）となる。
（数７）となる。
【００１５】
【数７】 さて、フィルタ回路６の応答性を一定にするには、（数
７）の残留分を一定にすることである。最小及び最大の
水平偏向周期の補正点間の時間が、Ｔmin とＢＴmin で
あるため、残留分は等しく（数８）であらわされる。
７）の残留分を一定にすることである。最小及び最大の
水平偏向周期の補正点間の時間が、Ｔmin とＢＴmin で
あるため、残留分は等しく（数８）であらわされる。
【００１６】
【数８】 実際の動作時間の補正点間の時間ＫＴmin の間で、第１
のアナログ・スイッチ６４のオンの時間をＴon，オフの
時間Ｔoff とする。ＫＴmin ，Ｔon及びＴoff の間に
は、［数９］の関係がなりたつ。
のアナログ・スイッチ６４のオンの時間をＴon，オフの
時間Ｔoff とする。ＫＴmin ，Ｔon及びＴoff の間に
は、［数９］の関係がなりたつ。
【００１７】
【数９】 第１のアナログ・スイッチ６４がオンの期間の残留分
は、［数１０］となる。
は、［数１０］となる。
【００１８】
【数１０】 第１のアナログ・スイッチ６４がオフの期間の残留分
は、［数１１］
は、［数１１］
【数１１】 ここで第１のアナログ・スイッチ６４のオン、オフがど
ちらが先にきても、後の方の入力電圧は、前の方の残留
分となるので、全期間ＫＴmin では、残留分は（数１
２）となる。
ちらが先にきても、後の方の入力電圧は、前の方の残留
分となるので、全期間ＫＴmin では、残留分は（数１
２）となる。
【００１９】
【数１２】 （数１２）であらわされる残留分が、前述の（数８）で
あらわした最小及び最大の水平偏向周期の補正点間の残
留分と等しければよいため、（数１３）の関係がなりた
つ。
あらわした最小及び最大の水平偏向周期の補正点間の残
留分と等しければよいため、（数１３）の関係がなりた
つ。
【００２０】
【数１３】 （数１３）を整理すれば、（数１４）となる。
【００２１】
【数１４】 （数９）と（数１４）より、第１のアナログ・スイッチ
６４のオンとオフの期間の比が（数１５）となれば、フ
ィルタ回路６の応答性は、ほぼ一定となる。
６４のオンとオフの期間の比が（数１５）となれば、フ
ィルタ回路６の応答性は、ほぼ一定となる。
【００２２】
【数１５】 次に、図１に示したデジタル補正回路の応答特性の一例
を、図２に示す。この応答特性例は、最大及び最小の水
平偏向周期の補正点間の時間の比Ｂを３とし、図６の２
×ｆ0 の水平周波数に相当するＫ＝１．５とした場合の
波形である。このときＴonとＴoff の関係は、（数１
６）となる。
を、図２に示す。この応答特性例は、最大及び最小の水
平偏向周期の補正点間の時間の比Ｂを３とし、図６の２
×ｆ0 の水平周波数に相当するＫ＝１．５とした場合の
波形である。このときＴonとＴoff の関係は、（数１
６）となる。
【００２３】
【数１６】 そして、第１の抵抗６１（Ｒ1 ）と第２の抵抗（Ｒ2 ）
の関係は（数１７）となる。
の関係は（数１７）となる。
【００２４】
【数１７】 図２の波形において、１４の波形は第１のアナログ・ス
イッチ６４のオン期間がオフ期間より先に来た場合であ
り、１５の波形は第１のアナログ・スイッチ６４のオフ
期間がオン期間より先に来た場合のものである。そし
て、図２の波形において１２の波形は、図６で示した１
２の波形（ｆH ＝ｆ0 ）と同じである。この図２の波形
からも分かる様に、フィルタ回路６の入力が同一補正デ
―タであっても、水平偏向周波数の変化にかかわらず、
フィルタ回路６の出力は、補正点間では多少の誤差が生
じるが、補正点での誤差はなくなっている。その補正点
間の誤差については、第１のアナログ・スイッチ６４の
オン，オフの周期をもっと少さくして補正点間で繰返し
切換えれば、波形は１２の波形に近づくことになる。
イッチ６４のオン期間がオフ期間より先に来た場合であ
り、１５の波形は第１のアナログ・スイッチ６４のオフ
期間がオン期間より先に来た場合のものである。そし
て、図２の波形において１２の波形は、図６で示した１
２の波形（ｆH ＝ｆ0 ）と同じである。この図２の波形
からも分かる様に、フィルタ回路６の入力が同一補正デ
―タであっても、水平偏向周波数の変化にかかわらず、
フィルタ回路６の出力は、補正点間では多少の誤差が生
じるが、補正点での誤差はなくなっている。その補正点
間の誤差については、第１のアナログ・スイッチ６４の
オン，オフの周期をもっと少さくして補正点間で繰返し
切換えれば、波形は１２の波形に近づくことになる。
【００２５】図３に、本発明のデジタル補正回路のフィ
ルタ回路６の第２の実施例を示す。この実施例では、図
１の実施例に加えて、更に直列接続された第２のアナロ
グ・スイッチ６６と第３の抵抗６５が、第１の抵抗６１
に並列に接続されている。これは、最大と最小の水平偏
向周期の補正点間の時間の比Ｂが大きい場合の回路例で
ある。第１及び第２の並列抵抗６１，６３とコンデンサ
６２による時定数を最大と最小の水平偏向周波数の間の
適当な周波数に設定する。そして、その特定の周波数よ
り下の周波数では、第２のアナログ・スイッチ６６はオ
フのままとし、第１のアナログ・スイッチ６４をオン・
オフさせる。そして、その特定の周波数より上の周波数
では、第１のアナログ・スイッチ６４をオンのまま、第
２のアナログ・スイッチ６６をオン・オフさせる。これ
により、フィルタ回路６は、同一の特性を持つことがで
きる。なお、オン・オフの期間の比は、タイミング制御
回路１の内部クロックで決った比の分割でしかできない
ので、実際には計算値に近い分割比を選ぶことになるの
が、それでも誤差は小さくなる。
ルタ回路６の第２の実施例を示す。この実施例では、図
１の実施例に加えて、更に直列接続された第２のアナロ
グ・スイッチ６６と第３の抵抗６５が、第１の抵抗６１
に並列に接続されている。これは、最大と最小の水平偏
向周期の補正点間の時間の比Ｂが大きい場合の回路例で
ある。第１及び第２の並列抵抗６１，６３とコンデンサ
６２による時定数を最大と最小の水平偏向周波数の間の
適当な周波数に設定する。そして、その特定の周波数よ
り下の周波数では、第２のアナログ・スイッチ６６はオ
フのままとし、第１のアナログ・スイッチ６４をオン・
オフさせる。そして、その特定の周波数より上の周波数
では、第１のアナログ・スイッチ６４をオンのまま、第
２のアナログ・スイッチ６６をオン・オフさせる。これ
により、フィルタ回路６は、同一の特性を持つことがで
きる。なお、オン・オフの期間の比は、タイミング制御
回路１の内部クロックで決った比の分割でしかできない
ので、実際には計算値に近い分割比を選ぶことになるの
が、それでも誤差は小さくなる。
【００２６】
【発明の効果】本発明のデジタル補正回路のフィルタ回
路では、水平方向の補正点と補正点の間において時定数
を時分割で切り換えており、水平偏向周波数が高くなっ
たときには時定数を小さくする時間の割合を多くしてい
る。このため、フィルタ回路の応答特性がほぼ一定とな
り、水平偏向周波数が変わってもデジタル補正回路の出
力の変化を防ぎ、同一補正デ―タで画面上ほぼ同一の補
正を行うことができる。尚、本発明のデジタル補正回路
は、画面歪やコンバ―ゼンスのずれの補正以外に、ダイ
ナミックフォ―カス，画面全体の色度補正のカラ―ユニ
フォ―ミティ補正，画面全体の輝度バランス補正のホワ
イトユニフォ―ミティ補正など、画面上のあらゆる補正
に利用できる。
路では、水平方向の補正点と補正点の間において時定数
を時分割で切り換えており、水平偏向周波数が高くなっ
たときには時定数を小さくする時間の割合を多くしてい
る。このため、フィルタ回路の応答特性がほぼ一定とな
り、水平偏向周波数が変わってもデジタル補正回路の出
力の変化を防ぎ、同一補正デ―タで画面上ほぼ同一の補
正を行うことができる。尚、本発明のデジタル補正回路
は、画面歪やコンバ―ゼンスのずれの補正以外に、ダイ
ナミックフォ―カス，画面全体の色度補正のカラ―ユニ
フォ―ミティ補正，画面全体の輝度バランス補正のホワ
イトユニフォ―ミティ補正など、画面上のあらゆる補正
に利用できる。
【図１】本発明のデジタル補正回路に使用されるフィル
タ回路の第１の実施例を示す図である。
タ回路の第１の実施例を示す図である。
【図２】図１で示すフィルタ回路の応答特性を示す波形
図である。
図である。
【図３】本発明のデジタル補正回路に使用されるフィル
タ回路の第２の実施例を示す図である。
タ回路の第２の実施例を示す図である。
【図４】デジタル補正回路の一般的構成を示すブロック
図である。
図である。
【図５】受像機の画面の内外に複数の補正点を設けたこ
とを説明する図である。
とを説明する図である。
【図６】従来のデジタル補正回路のフィルタ回路の応答
特性を示す波形図である。
特性を示す波形図である。
１…タイミング制御回路 ２…メモリ ３…デ―タ作成回路 ４…演算回路 ５…デジタル−アナログ変換器 ６…フィルタ回路 ７…出力回路 ８…補正用コイル ６１…第１の抵抗 ６２…コンデンサ ６３…第２の抵抗 ６４…第１のアナログ・スイッチ ６５…第３の抵抗 ６６…第２のアナログ・スイッチ
Claims (2)
- 【請求項１】 異なる水平偏向周波数の入力信号を受像
する受像機の画面の内外に複数の補正点を設け、その各
補正点の補正デ―タを作成するデ―タ作成回路と、前記
デ―タ作成回路が作成した補正デ―タを記憶するメモリ
と、２つの前記補正点の補正デ―タを前記メモリから読
みだしその２つのデ―タから前記補正点と補正点の間の
補正デ―タを演算する演算回路と、演算回路で演算した
補正デ―タをアナログ信号に変換するデジタル−アナロ
グ変換と、前記デジタル−アナログ変換器の出力を時間
軸方向に補間するフィルタ―回路と、前記フィルタ―回
路の出力補正波形が入力される出力回路と、前記出力回
路により駆動される補正用コイルを具備したデジタル補
正回路において、 前記フィルタ―回路は、前記デジタル−アナログ変換器
の出力端子と前記出力回路の入力端子に直列に接続され
る第１の抵抗と、前記出力回路の入力端子に並列に接続
される容量素子と、前記第１の抵抗に並列に接続される
直列接続のスイッチ及び第２の抵抗とを有し、水平方向
の前記補正点と補正点の間において前記スイッチを時分
割で導通制御し、入力信号の水平偏向周波数が高くなっ
たとき前記スイッチの導通期間の割合を非導通期間より
も多くすることを特徴としたデジタル補正回路。 - 【請求項２】 受像可能な信号の最大と最小の水平偏向
周期の補正点間の時間の比をＢ、入力信号の水平偏向周
期と受像可能な信号の最小の水平偏向周期の比をＫ（１
≦Ｋ≦Ｂ）としたとき、前記第１の抵抗の値Ｒ1 と前記
第２の抵抗の値Ｒ2 との関係をほぼ（数１）とし、 【数１】 前記第２の抵抗を前記第１の抵抗に並列接続する前記ス
イッチの導通期間Ｔonと非導通期間Ｔoff の時間の比を
（数２）に近くすることを特徴とした請求項１記載のデ
ジタル補正回路。 【数２】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028294A JPH07283961A (ja) | 1994-04-08 | 1994-04-08 | デジタル補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028294A JPH07283961A (ja) | 1994-04-08 | 1994-04-08 | デジタル補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283961A true JPH07283961A (ja) | 1995-10-27 |
Family
ID=13426985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028294A Pending JPH07283961A (ja) | 1994-04-08 | 1994-04-08 | デジタル補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283961A (ja) |
-
1994
- 1994-04-08 JP JP7028294A patent/JPH07283961A/ja active Pending
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