JPH0728599A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は演算動作にともなうマイクロプロセッ
サの占有時間を増大させることなく、演算誤差を低減し
得るデータ処理装置を提供することを目的とする。 【構成】マイクロプロセッサ５で演算されたデジタル値
の演算データがデータバッファ７を介してＤ／Ａコンバ
ータ８に入力され、Ｄ／Ａコンバータ８で演算データが
アナログ値に変換されて出力される。データバッファ７
にはマイクロプロセッサ５から入力される制御信号に基
づいてＤ／Ａコンバータ８に出力する演算データのビッ
ト位置をシフトして出力するシフト回路２３が備えられ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アナログ信号をデジ
タル信号に変換して演算処理を行い、その演算データを
アナログ信号に変換して出力するデータ処理装置に関す
るものである。

【０００２】近年、マイクロプロセッサにより演算処理
を行うデータ処理装置の一種類であるデジタルシグナル
プロセッサ（ＤＳＰ）として、アナログ値の演算を行う
場合には、アナログ値をＡ／Ｄコンバータでデジタル値
に変換し、そのデジタル値に基づいて所望の演算を行
い、その演算データをＤ／Ａコンバータでアナログ値に
変換して出力する構成としたものがある。

【０００３】このようなデータ処理装置では、その演算
内容が乗算、除算あるいは積和演算等、益々複雑化し、
この結果演算誤差が増大する傾向にある。従って、デー
タ処理効率を低下させることなく、演算誤差を低減する
ことが必要となっている。

【０００４】

【従来の技術】従来のデータ処理装置の一例を図７に従
って説明する。１チップＤＳＰを構成するマイクロプロ
セッサ１はデータバス２に接続され、同データバス２に
はデータバッファ３が接続され、同データバッファ３に
はＤ／Ａコンバータ４が接続されている。

【０００５】このようなデータ処理装置において、例え
ばマイクロプロセッサ１によりデジタル値による積和演
算を繰り返した後、その演算データをアナログ値に変換
して出力する場合には、その演算データはまずマイクロ
プロセッサ１からデータバス２を介してデータバッファ
３に格納される。

【０００６】データバッファ３に格納された演算データ
は、Ｄ／Ａコンバータ４でアナログ値に変換され、アナ
ログ出力信号Ａout として出力される。このような演算
動作において、マイクロプロセッサ１で演算されるデジ
タル値には、Ａ／Ｄコンバータ（図示しない）による量
子化誤差が含まれ、そのデジタル値に基づいて積和演算
を繰り返し行うと、量子化誤差が増幅されて、演算誤差
が大きくなる。

【０００７】すると、マイクロプロセッサ１から出力さ
れる複数ビットの演算データの下位ビットは、演算誤差
により正確な値として取り扱うことはできない。従っ
て、マイクロプロセッサ１は、予め設定されたプログラ
ムに基づいて、演算データのビット位置をシフトしてデ
ータバッファ３に出力するビットシフト動作を行った
り、あるいはワーキングレジスタとの間で演算データを
遣り取りするデータスワップを行うことにより、演算誤
差を低減するためのデータ処理を行っている。

【０００８】

【発明が解決しようとする課題】従って、上記のような
データ処理装置では、演算動作にともなってマイクロプ
ロセッサ１による演算データのシフト動作が必要とな
る。

【０００９】すると、マイクロプロセッサ１が演算デー
タのシフト動作を行っているときには、同マイクロプロ
セッサ１による他のデータ処理動作はできなくなる。従
って、前記演算動作によりマイクロプロセッサ１を占有
する時間が長くなって、データ処理装置の動作効率を低
下させるという問題点がある。

【００１０】この発明の目的は、デジタル値の演算デー
タをＤ／Ａコンバータでアナログ値に変換して出力する
データ処理装置において、演算動作にともなうマイクロ
プロセッサの占有時間を増大させることなく、演算誤差
を低減し得るデータ処理装置を提供することにある。

【００１１】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、マイクロプロセッサ５で演算され
たデジタル値の演算データがデータバッファ７を介して
Ｄ／Ａコンバータ８に入力され、該Ｄ／Ａコンバータ８
で前記演算データがアナログ値に変換されて出力され
る。前記データバッファ７には前記マイクロプロセッサ
５から入力される制御信号に基づいて前記Ｄ／Ａコンバ
ータ８に出力する演算データのビット位置をシフトして
出力するシフト回路２３が備えられる。

【００１２】また、図３に示すように前記シフト回路は
前記演算データを格納するシフトレジスタ９と、前記マ
イクロプロセッサ５から出力される制御信号に基づいて
前記シフトレジスタ９に格納された演算データをシフト
して前記Ｄ／Ａコンバータ８に出力させる制御回路１０
とから構成される。

【００１３】また，図５に示すように前記シフト回路は
前記演算データをラッチするラッチ回路１６と、前記ラ
ッチ回路１６の出力信号がそれぞれ入力される複数のセ
レクタ回路１７と、前記マイクロプロセッサ５から出力
される制御信号に基づいて前記セレクタ回路１７から前
記Ｄ／Ａコンバータ８に出力する演算データを選択する
信号保持回路１８とから構成される。

【００１４】

【作用】マイクロプロセッサ５からデータバッファ７に
出力される演算データは、同データバッファ７内に設け
られたシフト回路２２により、マイクロプロセッサ５か
ら入力される制御信号に基づいてビット位置がシフトさ
れて、Ｄ／Ａコンバータ８に出力される。

【００１５】また、図３に示す構成では、演算データは
シフトレジスタ９に格納され、マイクロプロセッサ５か
ら制御回路１０に出力される制御信号に基づいて、シフ
トレジスタ９の格納データがシフトされてＤ／Ａコンバ
ータ８に出力される。

【００１６】また、図５に示す構成では、演算データは
ラッチ回路１６に格納され、そのラッチ回路１６の格納
データのうち、所望のビット位置のデータがセレクタ回
路１７で選択されてＤ／Ａコンバータ８に出力される。

【００１７】

【実施例】図２は本発明を具体化した一実施例のデータ
処理装置を示し、１チップＤＳＰを構成するマイクロプ
ロセッサ５はデータバス６に接続され、同データバス６
にはデータバッファ７が接続され、同データバッファ７
にはＤ／Ａコンバータ８が接続されている。

【００１８】このようなデータ処理装置において、例え
ばマイクロプロセッサ５によりデジタル値による積和演
算を繰り返した後、その演算データをアナログ値に変換
して出力する場合には、その演算データはまずマイクロ
プロセッサ５からデータバス６を介してデータバッファ
７に格納される。

【００１９】データバッファ７に格納された演算データ
は、Ｄ／Ａコンバータ８でアナログ値に変換され、アナ
ログ出力信号Ａout として出力される。図３に示すよう
に、前記データバッファ７は１６ビット構成のシフトレ
ジスタ９と、制御回路１０とから構成される。シフトレ
ジスタ９の各ビットには前記マイクロプロセッサ５から
演算データが入力され、制御回路１０には同制御回路１
０によりシフトレジスタ９の格納データをシフトするた
めの制御信号がマイクロプロセッサ５から入力される。

【００２０】そして、制御回路１０はマイクロプロセッ
サ５から入力される制御信号に基づいて、シフトレジス
タ９の格納データをシフトさせる。前記シフトレジスタ
９の上位８ビットの格納データは前記Ｄ／Ａコンバータ
８に出力され、同Ｄ／Ａコンバータ８でＤ／Ａ変換され
て、アナログ信号Ａout として出力される。

【００２１】前記シフトレジスタ９及び制御回路１０の
具体的構成を図４に従って説明する。シフトレジスタ９
は１６段のＤフリップフロップ回路１１が直列に接続さ
れ、初段のＤフリップフロップ回路１１には入力データ
ＤとしてグランドＧＮＤレベルが入力され、各Ｄフリッ
プフロップ回路１１の出力信号Ｑが次段のＤフリップフ
ロップ回路１１に入力データＤとして入力されている。

【００２２】各Ｄフリップフロップ回路１１にはそれぞ
れＮＡＮＤ回路１２の出力信号が入力され、同ＮＡＮＤ
回路１２の一方の入力端子には前記マイクロプロセッサ
５からデータバス６を介して前記デジタル値の演算デー
タが１ビットずつ入力される。

【００２３】そして、各Ｄフリップフロップ回路１１は
各ＮＡＮＤ回路１２の出力信号がＬレベルとなった時に
限り、出力データＱをＨレベルにリセットするように動
作する。

【００２４】前記ＮＡＮＤ回路１２の他方の入力端子に
は、前記マイクロプロセッサ５から共通のストローブ信
号ＳＴＢが入力される。従って、前記ストローブ信号Ｓ
ＴＢがＨレベルとなると、前記データバス６から各ＮＡ
ＮＤ回路１２に入力される演算データが各Ｄフリップフ
ロップ回路１１に入力される。

【００２５】また、前記ストローブ信号ＳＴＢがＬレベ
ルとなると、各ＮＡＮＤ回路１２の出力信号はＨレベル
に固定され、各ＮＡＮＤ回路１２は前記データバス６か
ら各ＮＡＮＤ回路１２に入力される演算データを受け付
けない状態となる。

【００２６】前記Ｄフリップフロップ回路１１の内、上
位８ビットのＤフリップフロップ回路１１の出力信号Ｑ
は前記Ｄ／Ａコンバータ８に出力される。前記Ｄ／Ａコ
ンバータ８は前記Ｄフリップフロップ回路１１のシフト
動作中は同Ｄフリップフロップ回路１１の出力信号Ｑを
取り込まず、同Ｄフリップフロップ回路１１のシフト動
作が終了した後に、同Ｄフリップフロップ回路１１の出
力信号Ｑをラッチするように設定されている。

【００２７】前記制御回路１０はレジスタ１３と、４ビ
ット構成のダウンカウンタ回路１４と、発振回路１５と
から構成される。前記レジスタ１３にはマイクロプロセ
ッサ５から４ビットのシフト量設定信号が格納される。

【００２８】前記レジスタ１３に格納されたシフト量設
定信号は前記ダウンカウンタ回路１４に入力される。ま
た、ダウンカウンタ回路１４には発振回路１５から所定
のクロック信号ＣＬＫと、前記ストローブ信号ＳＴＢが
入力されている。

【００２９】ダウンカウンタ回路１４は前記ストローブ
信号ＳＴＢがＨレベルとなると、クロック信号ＣＬＫに
基づいて前記シフト量設定信号のダウンカウントを開始
し、そのカウント動作毎にクロック信号ＣＬＫを前記各
Ｄフリップフロップ回路１１に出力する。

【００３０】そして、前記クロック信号ＣＬＫに基づい
て各Ｄフリップフロップ回路１１は出力信号Ｑを次段の
Ｄフリップフロップ回路１１に出力し、前記シフト量設
定信号のダウンカウントが終了すると、ダウンカウンタ
回路１４はクロック信号ＣＬＫの出力を停止する。

【００３１】次に、上記のように構成されたデータ処理
装置の動作を説明する。さて、マイクロプロセッサ５か
らシフトレジスタ９への演算データに先立って、まずマ
イクロプロセッサ５からデータバス６を介して４ビット
のシフト量設定信号がデータバッファ７のレジスタ１３
に格納される。

【００３２】次いで、マイクロプロセッサ５で演算され
た演算データはデータバス６を介してデータバッファ７
の各ＮＡＮＤ回路１２に入力され、ストローブ信号ＳＴ
ＢがＨレベルとなると、その演算データが各Ｄフリップ
フロップ回路１１に格納される。また、このシフト量設
定信号は各Ｄフリップフロップ回路１１の出力信号Ｑの
シフト量を設定するものであり、例えば各Ｄフリップフ
ロップ回路１１の出力信号Ｑを３ビットだけシフトする
場合には、「０１０１」の設定値がレジスタ１３に格納
される。

【００３３】そして、この設定値はマイクロプロセッサ
５の演算により演算データに生じるビットずれに基づい
て、マイクロプロセッサ５にあらかじめ設定されてい
る。この状態で、ストローブ信号ＳＴＢがＨレベルとな
ると、各Ｄフリップフロップ回路１１への新たな演算デ
ータの取り込みは停止され、ダウンカウンタ回路１４で
のダウンカウント動作が開始される。

【００３４】そして、レジスタ１３に「０１０１」の設
定値がシフト量設定信号として格納されていると、ダウ
ンカウンタ回路１４から各Ｄフリップフロップ回路１１
にクロック信号ＣＬＫが３パルス出力される。すると、
各Ｄフリップフロップ回路１１の出力信号Ｑは３ビット
シフトされる。

【００３５】各Ｄフリップフロップ回路１１のシフト動
作が終了すると、上位８ビットのＤフリップフロップ回
路１１の出力信号ＱがＤ／Ａコンバータ８にラッチされ
てＤ／Ａ変換が行われ、同Ｄ／Ａコンバータ８からアナ
ログ出力信号Ａout が出力される。

【００３６】以上のようにこのデータ処理装置では、マ
イクロプロセッサ５による演算データのシフト動作を、
同マイクロプロセッサ５によるプログラム処理を行うこ
となく、データバッファ７内のシフトレジスタ９及び制
御回路１０により行うことができる。

【００３７】従って、演算データのシフト動作を行うた
めのマイクロプロセッサ５の占有時間を削減して、デー
タ処理効率を向上させることができるとともに、演算デ
ータを適当にシフト動作してＤ／Ａ変換することによ
り、演算誤差を低減することができる。

【００３８】次に、この発明を具体化した第二の実施例
を図５及び図６に従って説明する。なお、前記第一の実
施例と同一構成部分は同一符号を付して説明する。デー
タバス６には１６ビットのラッチ回路１６が接続され、
前記マイクロプロセッサ５から出力される演算データが
同ラッチ回路１６に格納される。そして、前記ラッチ回
路１６から１６ビットの出力信号Ｑ１〜Ｑ１６が出力さ
れる。

【００３９】前記ラッチ回路１６には１６個のセレクタ
回路１７が接続され、各セレクタ回路１７には同ラッチ
回路１６の１６ビットの出力信号Ｑ１〜Ｑ１６がそれぞ
れ入力されている。

【００４０】前記データバス６には信号保持回路１８が
接続され、前記各セレクタ回路１７に入力される前記入
力信号Ｑ１〜Ｑ１６の中からいずれか１ビットの入力信
号を出力信号として出力するための選択信号が前記マイ
クロプロセッサ５から入力される。

【００４１】そして、前記信号保持回路１８から各セレ
クタ回路１７に出力される選択信号に基づいて同セレク
タ回路１７では前記入力信号Ｑ１〜Ｑ１６のうち、いず
れか１ビットの出力信号が出力されるか、あるいは入力
信号Ｑ１〜Ｑ１６がいずれも出力されないかが選択され
る。

【００４２】前記セレクタ回路１７の出力信号はＤ／Ａ
コンバータ８に出力される。前記Ｄ／Ａコンバータ８は
前記セレクタ回路１７から入力される最高１６ビットの
入力信号をＤ／Ａ変換して、アナログ信号Ａout として
出力する。

【００４３】前記セレクタ回路１７及び前記信号保持回
路１８の具体的構成を図６に従って説明する。なお、前
記各セレクタ回路１７は同一構成であるので、その一つ
についてその具体的構成を図６に従って説明する。

【００４４】前記ラッチ回路１６から出力される１６ビ
ットの出力信号Ｑ１〜Ｑ１６は、１６個のＡＮＤ回路１
９の一方の入力端子に入力され、同ＡＮＤ回路１９の他
方の入力端子には、デコーダ２０の出力信号がそれぞれ
入力されている。

【００４５】前記ＡＮＤ回路１９の出力信号はＯＲ回路
２１に入力され、同ＯＲ回路２１の出力信号は前記Ｄ／
Ａコンバータ８に出力される。従って、各セレクタ回路
１７は、前記ＡＮＤ回路１９と、ＯＲ回路２１と、デコ
ーダ２０とから構成される。

【００４６】前記信号保持回路１８は４個のラッチ回路
２２から構成される。各ラッチ回路２２には前記マイク
ロプロセッサ５から４ビットの選択信号Ｓ１〜Ｓ４と、
１ビットのラッチ信号Ｌとが入力され、ラッチ信号Ｌの
入力に基づいて選択信号Ｓ１〜Ｓ４がラッチされて前記
デコーダ２０に出力される。

【００４７】そして、前記デコーダ２０は前記選択信号
Ｓ１〜Ｓ４に基づいて、前記ＡＮＤ回路１９のいずれか
一つだけにＨレベルの信号を出力するように構成され
る。次に、上記のように構成されたデータ処理装置の動
作を説明する。

【００４８】さて、マイクロプロセッサ５で演算された
演算データはラッチ回路１６に入力され、同ラッチ回路
１６でラッチされて各セレクタ回路１７に出力される。
一方、マイクロプロセッサ５から信号保持回路１８には
選択信号Ｓ１〜Ｓ４が入力され、同マイクロプロセッサ
５から出力されるラッチ信号Ｌにより同選択信号Ｓ１〜
Ｓ４が信号保持回路１８にラッチされてセレクタ回路１
７に出力される。

【００４９】すると、各セレクタ回路１７のデコーダ２
０ではいずれか一つのＡＮＤ回路１９にだけＨレベルの
信号が出力されるか、あるいは全てのＡＮＤ回路１９に
Ｌレベルの信号が出力される。

【００５０】この結果、各セレクタ回路１７ではＨレベ
ルの信号が入力されるＡＮＤ回路１９に入力される演算
データだけがＯＲ回路２１を介してＤ／Ａコンバータ８
に入力される。

【００５１】以上のようにこのデータ処理装置では、ラ
ッチ回路１６にラッチされる最高１６ビットの演算デー
タの中から、信号保持回路１８に設定される選択信号に
基づいて、任意のビット数の演算データをＤ／Ａコンバ
ータ８に出力することができる。

【００５２】すなわち、セレクタ回路１７でＤ／Ａコン
バータ８に出力する演算データを選択することにより、
実質的に演算データのシフト動作を行うことができる。
従って、演算データのシフト動作を、マイクロプロセッ
サ５によるプログラム処理を行うことなく、データバッ
ファ７内のラッチ回路１６、セレクト回路１７及び信号
保持回路１８の動作により行うことができる。

【００５３】この結果、演算データのシフト動作を行う
ためのマイクロプロセッサ５の占有時間を削減して、デ
ータ処理効率を向上させることができるとともに、演算
データを適当にシフト動作してＤ／Ａ変換することによ
り、演算誤差を低減することができる。

【００５４】

【発明の効果】以上詳述したように、この発明はデジタ
ル値の演算データをＤ／Ａコンバータでアナログ値に変
換して出力するデータ処理装置において、演算動作にと
もなうマイクロプロセッサの占有時間を増大させること
なく、演算誤差を低減し得るデータ処理装置を提供する
ことができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明のデータ処理装置の概要を示すブロック
図である。

【図３】第一の実施例のデータバッファを示すブロック
図である。

【図４】第一の実施例のデータバッファの具体的構成を
示す回路図である。

【図５】第二の実施例のデータバッファを示すブロック
図である。

【図６】第二の実施例のデータバッファの具体的構成を
示す回路図である。

【図７】従来のデータ処理装置の概要を示すブロック図
である。

【符号の説明】

５ マイクロプロセッサ ７ データバッファ ８ Ｄ／Ａコンバータ ２３ シフト回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ（５）で演算された
   デジタル値の演算データをデータバッファ（７）を介し
   てＤ／Ａコンバータ（８）に入力し、該Ｄ／Ａコンバー
   タ（８）で前記演算データをアナログ値に変換して出力
   するデータ処理装置であって、 前記データバッファ（７）には前記マイクロプロセッサ
   （５）から入力される制御信号に基づいて前記Ｄ／Ａコ
   ンバータ（８）に出力する演算データのビット位置をシ
   フトして出力するシフト回路（２３）を備えたことを特
   徴とするデータ処理装置。
2. 【請求項２】 前記シフト回路は前記演算データを格納
   するシフトレジスタ（９）と、前記マイクロプロセッサ
   （５）から出力される制御信号に基づいて前記シフトレ
   ジスタ（９）に格納された演算データをシフトして前記
   Ｄ／Ａコンバータ（８）に出力させる制御回路（１０）
   とから構成したことを特徴とする請求項１記載のデータ
   処理装置。
3. 【請求項３】 前記シフト回路は前記演算データをラッ
   チするラッチ回路（１６）と、前記ラッチ回路（１６）
   の出力信号がそれぞれ入力される複数のセレクタ回路
   （１７）と、前記マイクロプロセッサ（５）から出力さ
   れる制御信号に基づいて前記セレクタ回路（１７）から
   前記Ｄ／Ａコンバータ（８）に出力する演算データを選
   択する信号保持回路（１８）とから構成したことを特徴
   とする請求項１記載のデータ処理装置。