JPH0728665A - マイクロコンピュータ用エミュレーション装置 - Google Patents
マイクロコンピュータ用エミュレーション装置Info
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- JPH0728665A JPH0728665A JP5191790A JP19179093A JPH0728665A JP H0728665 A JPH0728665 A JP H0728665A JP 5191790 A JP5191790 A JP 5191790A JP 19179093 A JP19179093 A JP 19179093A JP H0728665 A JPH0728665 A JP H0728665A
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- chip
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- operation mode
- cpu
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3652—Debugging of software using additional hardware in-circuit-emulation [ICE] arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】ユーザロジックに対応するゲートアレイ等を必
要とせず完全なエミュレーション環境を実現するエミュ
レーション装置の提供。 【構成】中央処理部と汎用の周辺機能部と専用ロジック
部とを同一のチップ上に集積化して成るマイクロコンピ
ュータ用のエミュレーション装置であって、中央処理部
をエミュレーションする第１の集積回路と、周辺機能部
をエミュレーションする第１の動作モードで動作する少
くとも一の第２の集積回路と、専用ロジック部をエミュ
レーションする第２の動作モードで動作する少くとも一
の第２の集積回路とを相互に接続し、第２の集積回路
が、第１の動作モードと第２の動作モードとを切り換え
るモード指定手段を備える。
要とせず完全なエミュレーション環境を実現するエミュ
レーション装置の提供。 【構成】中央処理部と汎用の周辺機能部と専用ロジック
部とを同一のチップ上に集積化して成るマイクロコンピ
ュータ用のエミュレーション装置であって、中央処理部
をエミュレーションする第１の集積回路と、周辺機能部
をエミュレーションする第１の動作モードで動作する少
くとも一の第２の集積回路と、専用ロジック部をエミュ
レーションする第２の動作モードで動作する少くとも一
の第２の集積回路とを相互に接続し、第２の集積回路
が、第１の動作モードと第２の動作モードとを切り換え
るモード指定手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、エミュレーション装置
に関し、特にエミュレーションチップセットの構築を容
易化するマイクロコンピュータ用エミュレーション装置
に関する。
に関し、特にエミュレーションチップセットの構築を容
易化するマイクロコンピュータ用エミュレーション装置
に関する。
【０００２】
【従来の技術】近時、家庭電化製品、ＯＡ機器等を始め
としてマイクロコンピュータを応用した電子機器の需要
が急速に増大している。これらの電子機器は高度化、高
機能化が進展し、さらに多様化が著しいため、マイクロ
コンピュータに要求されるスペックも、メーカ毎、機器
毎に特化した対応が要求されている。
としてマイクロコンピュータを応用した電子機器の需要
が急速に増大している。これらの電子機器は高度化、高
機能化が進展し、さらに多様化が著しいため、マイクロ
コンピュータに要求されるスペックも、メーカ毎、機器
毎に特化した対応が要求されている。
【０００３】また、メーカ相互の開発競争もますます激
化しているなか、製品開発のＴＡＴ（ターンアラウンド
タイム）を短縮するためにも、マイクロコンピュータ応
用システム開発においては、ユーザのプログラム開発、
デバッグを支援するためのマイクロコンピュータのエミ
ュレーション装置を始めとする開発ツールの重要性が高
まっている。
化しているなか、製品開発のＴＡＴ（ターンアラウンド
タイム）を短縮するためにも、マイクロコンピュータ応
用システム開発においては、ユーザのプログラム開発、
デバッグを支援するためのマイクロコンピュータのエミ
ュレーション装置を始めとする開発ツールの重要性が高
まっている。
【０００４】ところで、応用分野、応用システムに特化
したマイクロコンピュータとしては、高性能なＣＰＵを
コアとして、メーカすなわちユーザの要求に適合した各
種周辺機能を１チップに集積化した、所謂ＡＳＩＣ（Ap
plication Specific IC）指向のマイクロコンピュータ
が主流になっている。
したマイクロコンピュータとしては、高性能なＣＰＵを
コアとして、メーカすなわちユーザの要求に適合した各
種周辺機能を１チップに集積化した、所謂ＡＳＩＣ（Ap
plication Specific IC）指向のマイクロコンピュータ
が主流になっている。
【０００５】従来、上述のマイクロコンピュータのエミ
ュレーション装置は、開発したマイクロコンピュータ毎
に、エミュレーション装置に内蔵するための全く同一の
動作を行う専用のエバリュエーション・チップに併せて
開発されていた。従って、上述のＡＳＩＣ指向マイクロ
コンピュータにおいても同様のエバリュエーション・チ
ップを提供する必要がある。
ュレーション装置は、開発したマイクロコンピュータ毎
に、エミュレーション装置に内蔵するための全く同一の
動作を行う専用のエバリュエーション・チップに併せて
開発されていた。従って、上述のＡＳＩＣ指向マイクロ
コンピュータにおいても同様のエバリュエーション・チ
ップを提供する必要がある。
【０００６】これを効率良く実現するために、各製品で
共通に使用されるＣＰＵコア部分で構成されるＣＰＵエ
バリュエーション・チップと、製品毎に異なる周辺機能
部分からなる周辺エバリュエーション・チップを開発
し、チップ・セット構成で提供する方法が知られてい
る。
共通に使用されるＣＰＵコア部分で構成されるＣＰＵエ
バリュエーション・チップと、製品毎に異なる周辺機能
部分からなる周辺エバリュエーション・チップを開発
し、チップ・セット構成で提供する方法が知られてい
る。
【０００７】図３を参照して、この種の従来のチップ・
セット構成によるエミュレーション装置の構成を以下に
説明する。図３に示すエミュレーション装置１００にお
いて、ＣＰＵエバリュエーション・チップ１０１はＣＰ
Ｕ１０４−１を内蔵しており、実際のマイクロコンピュ
ータ製品（以下、「本チップ」という）のＣＰＵと同一
の動作を行う。
セット構成によるエミュレーション装置の構成を以下に
説明する。図３に示すエミュレーション装置１００にお
いて、ＣＰＵエバリュエーション・チップ１０１はＣＰ
Ｕ１０４−１を内蔵しており、実際のマイクロコンピュ
ータ製品（以下、「本チップ」という）のＣＰＵと同一
の動作を行う。
【０００８】ＣＰＵエバリュエーション・チップ１０１
は周辺バス１０２を介して周辺エバリュエーション・チ
ップ１０３と接続される。周辺エバリュエーション・チ
ップ１０３に対する周辺バス１０２の動作タイミング
は、本チップの内部のＣＰＵと周辺機器とを接続する内
部バスと全く同一である。
は周辺バス１０２を介して周辺エバリュエーション・チ
ップ１０３と接続される。周辺エバリュエーション・チ
ップ１０３に対する周辺バス１０２の動作タイミング
は、本チップの内部のＣＰＵと周辺機器とを接続する内
部バスと全く同一である。
【０００９】図３に示す周辺エバリュエーション・チッ
プ１０３は、本チップと兼用されている。
プ１０３は、本チップと兼用されている。
【００１０】即ち、本チップは、周辺エバリュエーショ
ン・チップ１０３内部のＣＰＵ１０４−２と周辺機能１
０５とから構成され、本チップ動作モード及びエバリュ
エーション動作モードの２種類の動作モードを備えてい
る。
ン・チップ１０３内部のＣＰＵ１０４−２と周辺機能１
０５とから構成され、本チップ動作モード及びエバリュ
エーション動作モードの２種類の動作モードを備えてい
る。
【００１１】本チップ動作モードにおいては、内部バス
１０６によりＣＰＵ１０４−２は周辺機能１０５と接続
され、通常動作を行う。一方、エバリュエーション動作
モードにおいては、内部バス１０６からＣＰＵ１０４−
２が電気的に切り離され、さらに端子の一部が周辺バス
１０２用に切り替わり、内部バス１０６に接続される。
１０６によりＣＰＵ１０４−２は周辺機能１０５と接続
され、通常動作を行う。一方、エバリュエーション動作
モードにおいては、内部バス１０６からＣＰＵ１０４−
２が電気的に切り離され、さらに端子の一部が周辺バス
１０２用に切り替わり、内部バス１０６に接続される。
【００１２】本チップにおける本チップ動作モードとエ
バリュエーション動作モードは、モード端子１０７を介
して選択的に指定される。即ち、モード端子１０７が、
例えばグランド側に接続され論理値“０”にセットされ
た場合、本チップ動作モードとなる。また、モード端子
１０７が電源側に接続され論理値“１”にセットされた
場合にはエバリュエーション動作モードとなり、これは
図３に示す周辺エバリュエーション・チップ１０３に相
当する。
バリュエーション動作モードは、モード端子１０７を介
して選択的に指定される。即ち、モード端子１０７が、
例えばグランド側に接続され論理値“０”にセットされ
た場合、本チップ動作モードとなる。また、モード端子
１０７が電源側に接続され論理値“１”にセットされた
場合にはエバリュエーション動作モードとなり、これは
図３に示す周辺エバリュエーション・チップ１０３に相
当する。
【００１３】エバリュエーション動作モードにおいて
は、本チップのＣＰＵ１０４−２から周辺機能に対する
データのリード／ライト等の各種制御は、エミュレーシ
ョン装置１００において、ＣＰＵエバリュエーション・
チップ１０１側のＣＰＵ１０４−１の命令処理により、
周辺バス１０２及び内部バス１０６を介して、周辺エバ
リュエーション・チップ１０３内部の周辺機能１０５に
対するアクセスにより、エミュレートされる。
は、本チップのＣＰＵ１０４−２から周辺機能に対する
データのリード／ライト等の各種制御は、エミュレーシ
ョン装置１００において、ＣＰＵエバリュエーション・
チップ１０１側のＣＰＵ１０４−１の命令処理により、
周辺バス１０２及び内部バス１０６を介して、周辺エバ
リュエーション・チップ１０３内部の周辺機能１０５に
対するアクセスにより、エミュレートされる。
【００１４】ここで、不図示の外部メモリ、Ｉ／Ｏ等へ
の接続及びアクセスは、ＣＰＵエバリュエーション・チ
ップ１０１側に備えられたシステムバス１０８を介して
行われ、また、周辺機能１０５に対応する端子機能は周
辺エバリュエーション・チップ１０３の周辺機能信号１
０９を用いて実現される。
の接続及びアクセスは、ＣＰＵエバリュエーション・チ
ップ１０１側に備えられたシステムバス１０８を介して
行われ、また、周辺機能１０５に対応する端子機能は周
辺エバリュエーション・チップ１０３の周辺機能信号１
０９を用いて実現される。
【００１５】システムバス１０８及び周辺機器１０９
は、それぞれエミュレーション装置１００のシステムバ
ス端子１１０、周辺機能端子１１１を介して外部と接続
される。これらの端子機能は、本チップとしての端子機
能と全く等価に動作するものである。
は、それぞれエミュレーション装置１００のシステムバ
ス端子１１０、周辺機能端子１１１を介して外部と接続
される。これらの端子機能は、本チップとしての端子機
能と全く等価に動作するものである。
【００１６】周辺エバリュエーション・チップ１０３
は、本チップに対して周辺機能１０５のみを有効に作動
させるようにしたものであり、本チップにおいて、周辺
バス１０２用に切り換えた端子に相当する機能は、ＣＰ
Ｕエバリュエーション・チップ１０１側に備えられたも
ので代替されている。
は、本チップに対して周辺機能１０５のみを有効に作動
させるようにしたものであり、本チップにおいて、周辺
バス１０２用に切り換えた端子に相当する機能は、ＣＰ
Ｕエバリュエーション・チップ１０１側に備えられたも
ので代替されている。
【００１７】上述のチップ・セット構成によるエミュレ
ーション装置１００では、応用分野毎に本チップのみを
開発するだけでよく、専用のエバリュエーション・チッ
プを併せて開発する必要がないため、効率的にユーザの
開発環境を提供できるという利点があった。
ーション装置１００では、応用分野毎に本チップのみを
開発するだけでよく、専用のエバリュエーション・チッ
プを併せて開発する必要がないため、効率的にユーザの
開発環境を提供できるという利点があった。
【００１８】一方、最近では、半導体製造技術の急速な
進歩により、０．５μｍ相当の製造プロセスの適用も可
能となりつつあり、従来ユーザが基板上で構築していた
数千〜数万ゲート規模のユーザ専用のロジック回路をも
マイクロコンピュータと同一チップ上に集積化すること
が行なわれようとしている。
進歩により、０．５μｍ相当の製造プロセスの適用も可
能となりつつあり、従来ユーザが基板上で構築していた
数千〜数万ゲート規模のユーザ専用のロジック回路をも
マイクロコンピュータと同一チップ上に集積化すること
が行なわれようとしている。
【００１９】この種のマイクロコンピュータとしては、
例えば特開平３−５８１４１に提案されるユーザ用ロジ
ック付き集積回路がある。この集積回路は、既存のマイ
クロコンピュータと追加のユーザ用ロジックを接続する
場合に、各々を独立して選択的に所定の外部端子に接続
できるように構成したものである。
例えば特開平３−５８１４１に提案されるユーザ用ロジ
ック付き集積回路がある。この集積回路は、既存のマイ
クロコンピュータと追加のユーザ用ロジックを接続する
場合に、各々を独立して選択的に所定の外部端子に接続
できるように構成したものである。
【００２０】ここで、ユーザ専用のロジック回路とは、
その種類、機能の多用性は従来のマイクロコンピュータ
が備えていた各種周辺機能のような分野指向レベルの比
ではなく、ユーザ毎のみならず機器毎に異なるレベルの
ものであり、これに対応したエミュレーション装置を如
何に提供するかが問題となっている。
その種類、機能の多用性は従来のマイクロコンピュータ
が備えていた各種周辺機能のような分野指向レベルの比
ではなく、ユーザ毎のみならず機器毎に異なるレベルの
ものであり、これに対応したエミュレーション装置を如
何に提供するかが問題となっている。
【００２１】従来、この問題に対処すべく、ユーザ専用
のロジック回路と等価な動作をするゲートアレイ、ＰＬ
Ｄ(Programmable Logic Device)等を作成し、これを従
来のエミュレーション装置と組み合わせたものを提供す
ることが行なわれている。
のロジック回路と等価な動作をするゲートアレイ、ＰＬ
Ｄ(Programmable Logic Device)等を作成し、これを従
来のエミュレーション装置と組み合わせたものを提供す
ることが行なわれている。
【００２２】図４には、図３に示したエミュレーション
装置１００に対して、更に、ユーザ専用のロジック回路
用ゲートアレイ２０１を追加して構成したエミュレーシ
ョン装置の内部構成のブロック図が示されている。図４
のエミュレーション装置２００において、ゲートアレイ
２０１は、本チップとは別に新規に開発するものであ
り、且つユーザ毎、機器毎に本チップに内蔵される専用
ロジック回路に対応したものがその都度開発される。
装置１００に対して、更に、ユーザ専用のロジック回路
用ゲートアレイ２０１を追加して構成したエミュレーシ
ョン装置の内部構成のブロック図が示されている。図４
のエミュレーション装置２００において、ゲートアレイ
２０１は、本チップとは別に新規に開発するものであ
り、且つユーザ毎、機器毎に本チップに内蔵される専用
ロジック回路に対応したものがその都度開発される。
【００２３】ゲートアレイ２０１は、ＣＰＵエバリュエ
ーション・チップ１０１とシステムバス１０８を介して
接続され、ＣＰＵの命令実行により内部のハードウェア
に対してデータのリード／ライト等を含む各種制御が行
われる。
ーション・チップ１０１とシステムバス１０８を介して
接続され、ＣＰＵの命令実行により内部のハードウェア
に対してデータのリード／ライト等を含む各種制御が行
われる。
【００２４】ゲートアレイ２０１の内部回路は本チップ
内蔵のユーザロジック回路と等価な動作をするよう構成
され、またユーザロジック信号２０２の入出力のための
ユーザロジック端子２０３を設け、本チップのうちユー
ザロジックに係る機能をエミュレートする。
内蔵のユーザロジック回路と等価な動作をするよう構成
され、またユーザロジック信号２０２の入出力のための
ユーザロジック端子２０３を設け、本チップのうちユー
ザロジックに係る機能をエミュレートする。
【００２５】
【発明が解決しようとする課題】しかしながら、前記従
来のエミュレーション装置では、同一チップ上にユーザ
専用のロジック回路を備えたＡＳＩＣマイクロコンピュ
ータのエミュレーションを実現するには、ユーザロジッ
ク回路に相当する部分をゲートアレイ等を用いて新たに
用意する必要があった。
来のエミュレーション装置では、同一チップ上にユーザ
専用のロジック回路を備えたＡＳＩＣマイクロコンピュ
ータのエミュレーションを実現するには、ユーザロジッ
ク回路に相当する部分をゲートアレイ等を用いて新たに
用意する必要があった。
【００２６】即ち、新規にマイクロコンピュータを開発
する毎に、そのマイクロコンピュータに追加されたユー
ザ専用ロジック回路に対応して固有のゲートアレイを開
発しなければならず、設計・製造・評価のための開発工
数、開発費用が発生する。この問題はマイクロコンピュ
ータの開発・製造業者、又はユーザ即ちマイクロコンピ
ュータの開発依頼業者にとって、ユーザロジック回路を
備えたＡＳＩＣマイクロコンピュータを利用する上で解
決すべき重要課題とされていた。
する毎に、そのマイクロコンピュータに追加されたユー
ザ専用ロジック回路に対応して固有のゲートアレイを開
発しなければならず、設計・製造・評価のための開発工
数、開発費用が発生する。この問題はマイクロコンピュ
ータの開発・製造業者、又はユーザ即ちマイクロコンピ
ュータの開発依頼業者にとって、ユーザロジック回路を
備えたＡＳＩＣマイクロコンピュータを利用する上で解
決すべき重要課題とされていた。
【００２７】また、一般に、論理的には同一な回路構成
であっても、ゲートアレイ上でこれを展開した場合と、
１チップのマイクロコンピュータ上で展開した場合とで
は、トランジスタ素子の物理的な配置及び配線方法を完
全に一致させることは極めて困難であり、端子の入出力
をも含めて電気的に全く同一条件で動作することは実質
的に不可能である。
であっても、ゲートアレイ上でこれを展開した場合と、
１チップのマイクロコンピュータ上で展開した場合とで
は、トランジスタ素子の物理的な配置及び配線方法を完
全に一致させることは極めて困難であり、端子の入出力
をも含めて電気的に全く同一条件で動作することは実質
的に不可能である。
【００２８】その結果、このようなエミュレーション装
置では完全なエミュレーション環境を提供することがで
きない、という極めて重大な問題を有していた。
置では完全なエミュレーション環境を提供することがで
きない、という極めて重大な問題を有していた。
【００２９】従って、本発明は、前記従来のエミュレー
ション装置における問題点を解消するために提案される
ものであって、特別のゲートアレイ等の集積回路を必要
とせずハードウェア資源を効率的に利用すると共に、完
全なエミュレーション環境を実現し、しかも、安価で実
用性の高いエミュレーション装置を提供することを目的
とする。
ション装置における問題点を解消するために提案される
ものであって、特別のゲートアレイ等の集積回路を必要
とせずハードウェア資源を効率的に利用すると共に、完
全なエミュレーション環境を実現し、しかも、安価で実
用性の高いエミュレーション装置を提供することを目的
とする。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、命令処理を実行する中央処理部と、各種
応用機器の制御を行うための汎用の周辺機能部と、該応
用機器において固有の制御を行うための専用ロジック部
とを同一の半導体チップ上に集積化して成るマイクロコ
ンピュータをエミュレーションするための装置であっ
て、該装置は、前記中央処理部をエミュレーションする
第１の集積回路と、前記周辺機能部をエミュレーション
するため第１の動作モードで動作する少くとも一の第２
の集積回路と、前記専用ロジック部をエミュレーション
するため第２の動作モードで動作する少くとも一の第２
の集積回路とを相互に接続して構成され、前記第２の集
積回路が、前記第１の動作モードと前記第２の動作モー
ドとを切り換えるためのモード指定手段を備えたマイク
ロコンピュータ用エミュレーション装置を提供する。
め、本発明は、命令処理を実行する中央処理部と、各種
応用機器の制御を行うための汎用の周辺機能部と、該応
用機器において固有の制御を行うための専用ロジック部
とを同一の半導体チップ上に集積化して成るマイクロコ
ンピュータをエミュレーションするための装置であっ
て、該装置は、前記中央処理部をエミュレーションする
第１の集積回路と、前記周辺機能部をエミュレーション
するため第１の動作モードで動作する少くとも一の第２
の集積回路と、前記専用ロジック部をエミュレーション
するため第２の動作モードで動作する少くとも一の第２
の集積回路とを相互に接続して構成され、前記第２の集
積回路が、前記第１の動作モードと前記第２の動作モー
ドとを切り換えるためのモード指定手段を備えたマイク
ロコンピュータ用エミュレーション装置を提供する。
【００３１】また、本発明は、モード指定手段が外部か
ら動作モード指定するための少くとも一のモード指定端
子を含むエミュレーション装置を提供する。
ら動作モード指定するための少くとも一のモード指定端
子を含むエミュレーション装置を提供する。
【００３２】さらに、本発明においては、前記第２の集
積回路が、前記中央処理部と、前記周辺機能部と、前記
専用ロジック部とを備え、前記第１の動作モードにおい
ては、前記中央処理部及び専用ロジック部が内部バスか
ら電気的に切り離され、第２動作モードにおいては、前
記中央処理装置及び周辺機能が内部バスから電気的に切
り離されるよう構成されて成るエミュレーション装置を
提供する。
積回路が、前記中央処理部と、前記周辺機能部と、前記
専用ロジック部とを備え、前記第１の動作モードにおい
ては、前記中央処理部及び専用ロジック部が内部バスか
ら電気的に切り離され、第２動作モードにおいては、前
記中央処理装置及び周辺機能が内部バスから電気的に切
り離されるよう構成されて成るエミュレーション装置を
提供する。
【００３３】さらにまた、本発明においては、第２の集
積回路が、更に、通常動作モードを備え、該モードにお
いて前記中央処理部が、前記周辺機能部及び専用ロジッ
ク部と電気的に接続されるエミュレーション装置を提供
する。
積回路が、更に、通常動作モードを備え、該モードにお
いて前記中央処理部が、前記周辺機能部及び専用ロジッ
ク部と電気的に接続されるエミュレーション装置を提供
する。
【００３４】
【実施例】以下に、本発明の一実施例について図面を参
照して説明する。
照して説明する。
【００３５】図１に、本発明の一実施例のエミュレーシ
ョン装置の内部構成を示す。図１に示すとおり、エミュ
レーション装置１はＣＰＵエバリュエーション・チップ
２、周辺エバリュエーション・チップ４−１，４−２か
ら構成される。ＣＰＵエバリュエーション・チップ２は
ＣＰＵ５−１を内蔵しており、実際のマイクロコンピュ
ータ製品（「本チップ」という）のＣＰＵと同一の動作
を行う。
ョン装置の内部構成を示す。図１に示すとおり、エミュ
レーション装置１はＣＰＵエバリュエーション・チップ
２、周辺エバリュエーション・チップ４−１，４−２か
ら構成される。ＣＰＵエバリュエーション・チップ２は
ＣＰＵ５−１を内蔵しており、実際のマイクロコンピュ
ータ製品（「本チップ」という）のＣＰＵと同一の動作
を行う。
【００３６】ＣＰＵエバリュエーション・チップ２は、
周辺バス３を介して周辺エバリュエーション・チップ４
−１及び周辺エバリュエーション・チップ４−２と接続
される。周辺エバリュエーション・チップ４−１，４−
２に対する周辺バス３の動作タイミングは、本チップの
内部のＣＰＵと周辺機能とを接続する内部バスと全く同
一である。
周辺バス３を介して周辺エバリュエーション・チップ４
−１及び周辺エバリュエーション・チップ４−２と接続
される。周辺エバリュエーション・チップ４−１，４−
２に対する周辺バス３の動作タイミングは、本チップの
内部のＣＰＵと周辺機能とを接続する内部バスと全く同
一である。
【００３７】本実施例においては、図１に示す周辺エバ
リュエーション・チップ４−１，４−２は、それぞれ本
チップと兼用される。
リュエーション・チップ４−１，４−２は、それぞれ本
チップと兼用される。
【００３８】本チップは、内部のＣＰＵ５−２と周辺機
能６及びユーザロジック１５とから構成され、本チップ
動作モード、周辺機能エバリュエーションモード及びユ
ーザロジックエバリュエーションモードの３種類の動作
モードを備える。各動作モードは、二つのモード端子８
−１，８−２のそれぞれの電源（ＶＣＣ）、グランド
（ＧＮＤ）への接続状態により表１の様に指定される。
能６及びユーザロジック１５とから構成され、本チップ
動作モード、周辺機能エバリュエーションモード及びユ
ーザロジックエバリュエーションモードの３種類の動作
モードを備える。各動作モードは、二つのモード端子８
−１，８−２のそれぞれの電源（ＶＣＣ）、グランド
（ＧＮＤ）への接続状態により表１の様に指定される。
【００３９】
【表１】
【００４０】図２は、周辺エバリュエーション・チップ
４−１及び周辺エバリュエーション・チップ４−２に共
通するモード切り換え制御に係る回路構成を示してい
る。モード切り換え制御回路１６はＡＮＤゲート１７，
１８と反転（ＩＮＶ）ゲート１９とから構成され、モー
ド端子８−１，８−２のそれぞれの電源（ＶＣＣ）、グ
ランド（ＧＮＤ）への接続状態により（あるいはＨｉ，
Ｌｏの電圧レベルの入力により）、表２の条件で各モー
ド制御信号を生成する。
４−１及び周辺エバリュエーション・チップ４−２に共
通するモード切り換え制御に係る回路構成を示してい
る。モード切り換え制御回路１６はＡＮＤゲート１７，
１８と反転（ＩＮＶ）ゲート１９とから構成され、モー
ド端子８−１，８−２のそれぞれの電源（ＶＣＣ）、グ
ランド（ＧＮＤ）への接続状態により（あるいはＨｉ，
Ｌｏの電圧レベルの入力により）、表２の条件で各モー
ド制御信号を生成する。
【００４１】
【表２】
【００４２】モード制御信号ＩＮＨＣが論理値“１”の
時は、ＣＰＵ５−２が動作禁止状態になり、内部バス７
に対する駆動は行われない。同様に、モード制御信号Ｉ
ＮＨＰ、ＩＮＨＵが論理値“１”の場合は、周辺機能
６、ユーザロジック１５がそれぞれ動作禁止状態にな
る。
時は、ＣＰＵ５−２が動作禁止状態になり、内部バス７
に対する駆動は行われない。同様に、モード制御信号Ｉ
ＮＨＰ、ＩＮＨＵが論理値“１”の場合は、周辺機能
６、ユーザロジック１５がそれぞれ動作禁止状態にな
る。
【００４３】図１において、本チップ動作モードでは、
内部バス７によりＣＰＵ５−２、周辺機能６、ユーザロ
ジック１５が相互に接続され、通常動作を行う。
内部バス７によりＣＰＵ５−２、周辺機能６、ユーザロ
ジック１５が相互に接続され、通常動作を行う。
【００４４】周辺機能エバリュエーションモードにおい
ては、内部バス７からＣＰＵ５−２、ユーザロジック１
５が電気的に切り離され、さらに端子の一部が周辺バス
３用に切り替わり、内部バス７が接続される。
ては、内部バス７からＣＰＵ５−２、ユーザロジック１
５が電気的に切り離され、さらに端子の一部が周辺バス
３用に切り替わり、内部バス７が接続される。
【００４５】一方、ユーザロジックエバリュエーション
モードにおいては、内部バス７からＣＰＵ５−２、周辺
機能６が電気的に切り離され、さらに端子の一部が周辺
バス３用に切り替わり、内部バス７に接続される。
モードにおいては、内部バス７からＣＰＵ５−２、周辺
機能６が電気的に切り離され、さらに端子の一部が周辺
バス３用に切り替わり、内部バス７に接続される。
【００４６】以上説明したとおり、本チップは、モード
端子８−１，８−２によりその動作モードが選択的に指
定され、周辺機能、ユーザロジックの各エバリュエーシ
ョン動作モードに切り替わる。
端子８−１，８−２によりその動作モードが選択的に指
定され、周辺機能、ユーザロジックの各エバリュエーシ
ョン動作モードに切り替わる。
【００４７】本実施例のエミュレーション装置１におけ
る周辺エバリュエーション・チップ４−１は、本チップ
に対して周辺機能６のみを有効に作動するようにしたも
のである。また、周辺エバリュエーション・チップ４−
２は、本チップに対してユーザロジック１５のみを有効
に作動するようにしたものである。
る周辺エバリュエーション・チップ４−１は、本チップ
に対して周辺機能６のみを有効に作動するようにしたも
のである。また、周辺エバリュエーション・チップ４−
２は、本チップに対してユーザロジック１５のみを有効
に作動するようにしたものである。
【００４８】本チップにおけるＣＰＵから周辺機能に対
するデータのリード／ライト等を含む各種制御は、エミ
ュレーション装置１において、ＣＰＵエバリュエーショ
ン・チップ２側のＣＰＵ５−２の命令処理による周辺バ
ス３及び内部バス７を介しての周辺エバリュエーション
・チップ４−１の内部の周辺機能６に対するアクセスに
より、完全にエミュレートされる。
するデータのリード／ライト等を含む各種制御は、エミ
ュレーション装置１において、ＣＰＵエバリュエーショ
ン・チップ２側のＣＰＵ５−２の命令処理による周辺バ
ス３及び内部バス７を介しての周辺エバリュエーション
・チップ４−１の内部の周辺機能６に対するアクセスに
より、完全にエミュレートされる。
【００４９】同様に、ＣＰＵからユーザロジックに１５
対するデータのリード／ライト等を含む各種制御は、エ
ミュレーション装置１において、ＣＰＵ５−２の命令処
理による周辺バス３及び内部バス７を介しての周辺エバ
リュエーション・チップ４−２の内部のユーザロジック
１５に対するアクセスにより、完全にエミュレートされ
る。
対するデータのリード／ライト等を含む各種制御は、エ
ミュレーション装置１において、ＣＰＵ５−２の命令処
理による周辺バス３及び内部バス７を介しての周辺エバ
リュエーション・チップ４−２の内部のユーザロジック
１５に対するアクセスにより、完全にエミュレートされ
る。
【００５０】ここで不図示の外部メモリ、Ｉ／Ｏ等への
接続及びアクセスはＣＰＵエバリュエーション・チップ
２側に備えるシステムバス９を介して行われ、一方、周
辺機能６に対応する端子機能は周辺エバリュエーション
・チップ４−１の周辺機能信号１０を用いて実現され
る。
接続及びアクセスはＣＰＵエバリュエーション・チップ
２側に備えるシステムバス９を介して行われ、一方、周
辺機能６に対応する端子機能は周辺エバリュエーション
・チップ４−１の周辺機能信号１０を用いて実現され
る。
【００５１】また、ユーザロジック１５に対応する端子
機能は周辺エバリュエーション・チップ４−２のユーザ
ロジック信号１１を用いて実現される。システムバス
９、周辺機能信号１０及びユーザロジック信号１１は、
それぞれエミュレーション装置１のシステムバス端子１
２、周辺機能端子１３、ユーザロジック端子１４として
外部に提供される。
機能は周辺エバリュエーション・チップ４−２のユーザ
ロジック信号１１を用いて実現される。システムバス
９、周辺機能信号１０及びユーザロジック信号１１は、
それぞれエミュレーション装置１のシステムバス端子１
２、周辺機能端子１３、ユーザロジック端子１４として
外部に提供される。
【００５２】これらの端子機能は、本チップとしての端
子機能と全く等価に動作するものである。ここで、周辺
エバリュエーション・チップ４−１，４−２即ち本チッ
プで周辺バス３用に切り換えた端子に相当する機能は、
ＣＰＵエバリュエーション・チップ２側に備えられた端
子で代替される。
子機能と全く等価に動作するものである。ここで、周辺
エバリュエーション・チップ４−１，４−２即ち本チッ
プで周辺バス３用に切り換えた端子に相当する機能は、
ＣＰＵエバリュエーション・チップ２側に備えられた端
子で代替される。
【００５３】以上、本実施例におけるエミュレーション
装置１では、本チップ即ちエバリュエーション・チップ
としての動作モードをモード端子８−１，８−２の指定
により切り換える構成が開示されているが、本発明の実
施例はこれに限定されるものでなく、エミュレーション
装置１内に設けたモードレジスタへのソフトウェアによ
る設定で切り換え動作を実現することも可能であり、更
に、モード設定は、複数端子からのパラレル入力、又は
１端子からのシリアル入力いずれであってもよい。
装置１では、本チップ即ちエバリュエーション・チップ
としての動作モードをモード端子８−１，８−２の指定
により切り換える構成が開示されているが、本発明の実
施例はこれに限定されるものでなく、エミュレーション
装置１内に設けたモードレジスタへのソフトウェアによ
る設定で切り換え動作を実現することも可能であり、更
に、モード設定は、複数端子からのパラレル入力、又は
１端子からのシリアル入力いずれであってもよい。
【００５４】また、本発明においては、動作モードは２
種に限定されず、周辺機能、ユーザロジック部分をさら
に細分化して、３種類以上の動作モードによる周辺エバ
リュエーション・チップの使い分けによって構成された
エミュレーション装置も含んでいる。
種に限定されず、周辺機能、ユーザロジック部分をさら
に細分化して、３種類以上の動作モードによる周辺エバ
リュエーション・チップの使い分けによって構成された
エミュレーション装置も含んでいる。
【００５５】
【発明の効果】以上説明したとおり、本発明のエミュレ
ーション装置によれば、同一チップ上にユーザ専用のロ
ジック回路を備えたＡＳＩＣマイクロコンピュータのエ
ミュレーションを実現する上で、ユーザロジック回路に
相当する部分にゲートアレイ等を設ける必要がなくな
り、本発明は、本チップをユーザロジック用のエバリュ
エーション・チップとして流用することにより、マイク
ロコンピュータを開発する毎にそのマイクロコンピュー
タに対応する固有のゲートアレイ等を開発する必要性を
解消したもので、ゲートアレイ等の設計・製造・評価の
ための開発工数、開発費用を不要にするという特段の効
果を有する。
ーション装置によれば、同一チップ上にユーザ専用のロ
ジック回路を備えたＡＳＩＣマイクロコンピュータのエ
ミュレーションを実現する上で、ユーザロジック回路に
相当する部分にゲートアレイ等を設ける必要がなくな
り、本発明は、本チップをユーザロジック用のエバリュ
エーション・チップとして流用することにより、マイク
ロコンピュータを開発する毎にそのマイクロコンピュー
タに対応する固有のゲートアレイ等を開発する必要性を
解消したもので、ゲートアレイ等の設計・製造・評価の
ための開発工数、開発費用を不要にするという特段の効
果を有する。
【００５６】また、本発明は、本チップと電気的に全く
同一条件で動作するエミュレーション環境を提供すると
いう利点を有し、更に、ハードウェア資源を効率的に利
用すると共に、完全なエミュレーション環境を達成した
ものであり、その実用効果は極めて高い。
同一条件で動作するエミュレーション環境を提供すると
いう利点を有し、更に、ハードウェア資源を効率的に利
用すると共に、完全なエミュレーション環境を達成した
ものであり、その実用効果は極めて高い。
【図１】本発明の実施例のエミュレーション装置の内部
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の実施例における周辺エバリュエーショ
ン・チップ４−１，４−２のモードの切り換え制御回路
の構成を示す回路図である。
ン・チップ４−１，４−２のモードの切り換え制御回路
の構成を示す回路図である。
【図３】従来のエミュレーション装置の内部構成を示す
ブロック図である。
ブロック図である。
【図４】従来のエミュレーション装置の内部構成を示す
ブロック図である。
ブロック図である。
１，１００，２００ エミュレーション装置 ２，１０１ ＣＰＵエバリュエーション・チップ ３，１０２ 周辺バス ４−１，４−２，１０３ 周辺エバリュエーション・チ
ップ ５−１，５−２，１０４−１，１０４−２ ＣＰＵ ６，１０５ 周辺機能 ７，１０６ 内部バス ８−１，８−２，１０７ モード端子 ９，１０８ システムバス １０，１０９ 周辺機能信号 １１，２０２ ユーザロジック信号 １２，１１０ システムバス端子 １３，１１１ 周辺機能端子 １４，２０３ ユーザロジック端子 １５ ユーザロジック １６ モード切り換え制御回路 １７，１８ ＡＮＤゲート １９ ＩＮＶゲート ２０１ ゲートアレイ
ップ ５−１，５−２，１０４−１，１０４−２ ＣＰＵ ６，１０５ 周辺機能 ７，１０６ 内部バス ８−１，８−２，１０７ モード端子 ９，１０８ システムバス １０，１０９ 周辺機能信号 １１，２０２ ユーザロジック信号 １２，１１０ システムバス端子 １３，１１１ 周辺機能端子 １４，２０３ ユーザロジック端子 １５ ユーザロジック １６ モード切り換え制御回路 １７，１８ ＡＮＤゲート １９ ＩＮＶゲート ２０１ ゲートアレイ
Claims (4)
- 【請求項１】命令処理を実行する中央処理部と、各種応
用機器の制御を行うための汎用の周辺機能部と、該応用
機器において固有の制御を行うための専用ロジック部と
を同一の半導体チップ上に集積化して成るマイクロコン
ピュータをエミュレーションするための装置であって、
該装置は、前記中央処理部をエミュレーションする第１
の集積回路と、前記周辺機能部をエミュレーションする
ため第１の動作モードで動作する少くとも一の第２の集
積回路と、前記専用ロジック部をエミュレーションする
ため第２の動作モードで動作する少くとも一の第２の集
積回路とを相互に接続して構成され、前記第２の集積回
路が、前記第１の動作モードと前記第２の動作モードと
を切り換えるためのモード指定手段を備えたマイクロコ
ンピュータ用エミュレーション装置。 - 【請求項２】前記モード指定手段が、外部から動作モー
ド指定するための少くとも一のモード指定端子を含むこ
とを特徴とする請求項１記載のエミュレーション装置。 - 【請求項３】前記第２の集積回路が、前記中央処理部
と、前記周辺機能部と、前記専用ロジック部とを備え、
前記第１の動作モードにおいては、前記中央処理部及び
専用ロジック部が内部バスから電気的に切り離され、第
２動作モードにおいては、前記中央処理装置及び周辺機
能が内部バスから電気的に切り離されるよう構成されて
成る請求項１又は２記載のエミュレーション装置。 - 【請求項４】前記第２の集積回路が、更に通常動作モー
ドを備え、該モードにおいては前記中央処理部が、前記
周辺機能部及び専用ロジック部と電気的に接続される請
求項３記載のエミュレーション装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191790A JPH0728665A (ja) | 1993-07-07 | 1993-07-07 | マイクロコンピュータ用エミュレーション装置 |
| DE69417809T DE69417809T2 (de) | 1993-07-07 | 1994-07-07 | Emulationssystem für Mikrorechner |
| EP94110607A EP0633529B1 (en) | 1993-07-07 | 1994-07-07 | Emulation system for microcomputer |
| US08/271,506 US5546566A (en) | 1993-07-07 | 1994-07-07 | Emulation system for microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191790A JPH0728665A (ja) | 1993-07-07 | 1993-07-07 | マイクロコンピュータ用エミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728665A true JPH0728665A (ja) | 1995-01-31 |
Family
ID=16280585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191790A Pending JPH0728665A (ja) | 1993-07-07 | 1993-07-07 | マイクロコンピュータ用エミュレーション装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5546566A (ja) |
| EP (1) | EP0633529B1 (ja) |
| JP (1) | JPH0728665A (ja) |
| DE (1) | DE69417809T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793540B2 (ja) * | 1995-12-27 | 1998-09-03 | 日本電気アイシーマイコンシステム株式会社 | エミュレーション装置 |
| JP3026299B2 (ja) * | 1996-07-09 | 2000-03-27 | 日本電気株式会社 | エミュレーション装置 |
| US6618775B1 (en) | 1997-08-15 | 2003-09-09 | Micron Technology, Inc. | DSP bus monitoring apparatus and method |
| EP0957431A1 (en) * | 1998-05-11 | 1999-11-17 | Alcatel | Processor system and method for testing a processor system |
| GB9814014D0 (en) | 1998-06-29 | 1998-08-26 | Sgs Thomson Microelectronics | Design of an application specific processor (ASP) |
| GB9814017D0 (en) * | 1998-06-29 | 1998-08-26 | Sgs Thomson Microelectronics | Design of an application specific processor (ASP) |
| EP1365325B1 (de) * | 2002-05-23 | 2011-01-19 | Infineon Technologies AG | Anordnung zur In-Circuit-Emulation einer programmgesteuerten Einheit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282377A (ja) * | 1988-09-19 | 1990-03-22 | Nec Corp | 半導体集積回路 |
| JPH0310335A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | エミュレーションチップ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527234A (en) * | 1982-08-02 | 1985-07-02 | Texas Instruments Incorporated | Emulator device including a semiconductor substrate having the emulated device embodied in the same semiconductor substrate |
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| NL8602849A (nl) * | 1986-11-11 | 1988-06-01 | Philips Nv | Inrichting voor het emuleren van een microcontroller, middels gebruik maken van een moedermicrocontroller en een dochtermicrocontroller, moedermicrocontroller, respektievelijk dochtermicrocontroller voor gebruik in zo een inrichting, geintegreerde schakeling voor gebruik in zo een dochtermicrocontroller en microcontroller bevattende zo een geintegreerde schakeling. |
| US5101498A (en) * | 1987-12-31 | 1992-03-31 | Texas Instruments Incorporated | Pin selectable multi-mode processor |
| JPH0358141A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | ユーザ用ロジックつき集積回路 |
| FR2691817B1 (fr) * | 1992-05-27 | 1997-01-31 | Sgs Thomson Microelectronics | Procede et carte electronique pour le developpement d'un circuit integre. |
| US5339262A (en) * | 1992-07-10 | 1994-08-16 | Lsi Logic Corporation | Method and apparatus for interim, in-situ testing of an electronic system with an inchoate ASIC |
| US5331571A (en) * | 1992-07-22 | 1994-07-19 | Nec Electronics, Inc. | Testing and emulation of integrated circuits |
| FR2696561B1 (fr) * | 1992-10-02 | 1994-12-23 | Sgs Thomson Microelectronics | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
| US5432708A (en) * | 1992-10-08 | 1995-07-11 | Aptix Corporation | Multichip module integrated circuit device having maximum input/output capability |
-
1993
- 1993-07-07 JP JP5191790A patent/JPH0728665A/ja active Pending
-
1994
- 1994-07-07 US US08/271,506 patent/US5546566A/en not_active Expired - Lifetime
- 1994-07-07 EP EP94110607A patent/EP0633529B1/en not_active Expired - Lifetime
- 1994-07-07 DE DE69417809T patent/DE69417809T2/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282377A (ja) * | 1988-09-19 | 1990-03-22 | Nec Corp | 半導体集積回路 |
| JPH0310335A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | エミュレーションチップ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5546566A (en) | 1996-08-13 |
| EP0633529B1 (en) | 1999-04-14 |
| EP0633529A1 (en) | 1995-01-11 |
| DE69417809D1 (de) | 1999-05-20 |
| DE69417809T2 (de) | 1999-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960910 |