JPH0728700A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0728700A JPH0728700A JP17396593A JP17396593A JPH0728700A JP H0728700 A JPH0728700 A JP H0728700A JP 17396593 A JP17396593 A JP 17396593A JP 17396593 A JP17396593 A JP 17396593A JP H0728700 A JPH0728700 A JP H0728700A
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- JP
- Japan
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- storage device
- cpu
- interface
- access
- hdd
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Abstract
(57)【要約】
【目的】ＣＰＵ，ＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭで構成
する二次記憶装置を、ＨＤＤインタフェース経由でシス
テムのバスに接続する構成の情報処理システムにおい
て、実行速度の遅い、ＣＰＵのＩ／Ｏ命令をできるだけ
使用することなく、同等の結果を得る手段を提供するこ
とで、二次記憶装置へのアクセス処理時間を短縮するこ
と。 【構成】ＥＥＰＲＯＭで構成する記憶装置を二次記憶装
置として、従来のＨＤＤ用インタフェースに接続する方
式に加え、情報処理システムのバスに直接接続するため
のインタフェースを設け、ＣＰＵのメモリ空間に配置す
ることで直接ＣＰＵがアクセスすることを可能にする。
する二次記憶装置を、ＨＤＤインタフェース経由でシス
テムのバスに接続する構成の情報処理システムにおい
て、実行速度の遅い、ＣＰＵのＩ／Ｏ命令をできるだけ
使用することなく、同等の結果を得る手段を提供するこ
とで、二次記憶装置へのアクセス処理時間を短縮するこ
と。 【構成】ＥＥＰＲＯＭで構成する記憶装置を二次記憶装
置として、従来のＨＤＤ用インタフェースに接続する方
式に加え、情報処理システムのバスに直接接続するため
のインタフェースを設け、ＣＰＵのメモリ空間に配置す
ることで直接ＣＰＵがアクセスすることを可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置のアクセス時
間短縮に関するものである。
間短縮に関するものである。
【０００２】
【従来の技術】小型情報機器等に用いられる記憶装置と
しＥＥＰＲＯＭがある。ＥＥＰＲＯＭを記憶装置として
使う時には、（１）可動部分がないのでＨＤＤ（ハード
ディスクドライブ）よりもはるかに衝撃に強い、（２）
メモリなので読み出しアクセスが速い、（３）基本的に
はＲＯＭであるのでＳＲＡＭよりも安く作れる、という
利点と、（４）書き込むときは、事前にメモリ全体また
はあるブロック単位で一度消去してやらなければならな
い、（５）（４）の理由もあり書き込みにかなり時間を
要する、（６）書き換え回数に寿命がある、などの欠点
がある。
しＥＥＰＲＯＭがある。ＥＥＰＲＯＭを記憶装置として
使う時には、（１）可動部分がないのでＨＤＤ（ハード
ディスクドライブ）よりもはるかに衝撃に強い、（２）
メモリなので読み出しアクセスが速い、（３）基本的に
はＲＯＭであるのでＳＲＡＭよりも安く作れる、という
利点と、（４）書き込むときは、事前にメモリ全体また
はあるブロック単位で一度消去してやらなければならな
い、（５）（４）の理由もあり書き込みにかなり時間を
要する、（６）書き換え回数に寿命がある、などの欠点
がある。
【０００３】利点のうち、対衝撃性に優れる面の応用と
して従来のハードディスク（ＨＤＤ）の置き換えがあ
る。システムと接続するとき、従来のＨＤＤと互換性が
あるインタフェースとすることで、特別な制御ソフトウ
ェアを新たに開発することなしにこの記憶装置を扱え
る。また欠点のうち、ブロック単位での消去はＨＤＤ互
換として使う場合はアクセス単位をブロック単位と一致
させることができるので問題にはならないことが多い。
また、書き換え回数についてはあらかじめ代替メモリブ
ロックを用意し、不良ブロックが発生したときには順次
置き換えていくことで、通常の使用環境においても実用
上問題ない寿命を持つことができる。
して従来のハードディスク（ＨＤＤ）の置き換えがあ
る。システムと接続するとき、従来のＨＤＤと互換性が
あるインタフェースとすることで、特別な制御ソフトウ
ェアを新たに開発することなしにこの記憶装置を扱え
る。また欠点のうち、ブロック単位での消去はＨＤＤ互
換として使う場合はアクセス単位をブロック単位と一致
させることができるので問題にはならないことが多い。
また、書き換え回数についてはあらかじめ代替メモリブ
ロックを用意し、不良ブロックが発生したときには順次
置き換えていくことで、通常の使用環境においても実用
上問題ない寿命を持つことができる。
【０００４】ＥＥＰＲＯＭで構成する記憶装置をこのＨ
ＤＤ互換でシステムに接続した場合の構成を図１に示
す。図１において１はＣＰＵ、２はＲＡＭ、３はＲＯ
Ｍ、４はバス、５はＨＤＤインタフェースである。ＣＰ
Ｕ１，ＲＡＭ２，ＲＯＭ３，ＨＤＤインタフェース５は
バス４を介して接続している。１０は記憶ユニットであ
り、この中にＨＤＤインタフェース５と接続するための
インタフェースである６のＨＤＤ用インタフェース、Ｈ
ＤＤ用インタフェースとＥＥＰＲＯＭで構成する８の記
憶装置の間に入り、制御を行う７の制御回路を含んでい
る。この場合、ＣＰＵ１は入出力命令（Ｉ／Ｏ命令）を
用いて、バス４を介し、ＨＤＤインタフェース５を経由
して、記憶装置８にアクセスする。しかしＩ／Ｏ命令は
その性質上、パイプライン処理などに向かないので、一
般に高性能といわれるＣＰＵでも性能が向上していな
い。図２は、図１の構成の場合のＣＰＵ１で実行される
読み出し処理アルゴリズムの例を示している。このアル
ゴリズムを、よく用いられるセクタ長５１２バイトのと
きを例にとって考えてみる。図２において、目的のトラ
ックにヘッドを移動するためのＳＥＥＫコマンドとトラ
ック番号をＨＤＤインタフェース５に対して発行する処
理１０２で２回、処理１０２が正常に実行できたかを判
定する処理１０３で最低１回、読み出しのきっかけとな
るＲＥＡＤコマンドと、目的のセクタ番号を指定する処
理１０４で２回、処理１０４が正常に実行できたかを判
定する処理１０５で１回、実際にデータを読み出すこと
ができるかどうかの確認を行う処理１０６の判定と１バ
イトのデータを読み出す処理１０７で各１回がセクタ長
分繰り返されることになるので、Ｉ／Ｏアクセス回数は
最低（３＋１０２７＊セクタ数）回となる。処理１０６
の判定が必要ない場合でも（３＋５１５＊セクタ長）回
も発生する。このようにＨＤＤ互換として使用する場合
には一度のデータブロック転送に、データ転送量にほぼ
比例して、数多くの入出力命令を実行する必要があり、
そのためＣＰＵの性能を十分に生かすことができないこ
とになる。
ＤＤ互換でシステムに接続した場合の構成を図１に示
す。図１において１はＣＰＵ、２はＲＡＭ、３はＲＯ
Ｍ、４はバス、５はＨＤＤインタフェースである。ＣＰ
Ｕ１，ＲＡＭ２，ＲＯＭ３，ＨＤＤインタフェース５は
バス４を介して接続している。１０は記憶ユニットであ
り、この中にＨＤＤインタフェース５と接続するための
インタフェースである６のＨＤＤ用インタフェース、Ｈ
ＤＤ用インタフェースとＥＥＰＲＯＭで構成する８の記
憶装置の間に入り、制御を行う７の制御回路を含んでい
る。この場合、ＣＰＵ１は入出力命令（Ｉ／Ｏ命令）を
用いて、バス４を介し、ＨＤＤインタフェース５を経由
して、記憶装置８にアクセスする。しかしＩ／Ｏ命令は
その性質上、パイプライン処理などに向かないので、一
般に高性能といわれるＣＰＵでも性能が向上していな
い。図２は、図１の構成の場合のＣＰＵ１で実行される
読み出し処理アルゴリズムの例を示している。このアル
ゴリズムを、よく用いられるセクタ長５１２バイトのと
きを例にとって考えてみる。図２において、目的のトラ
ックにヘッドを移動するためのＳＥＥＫコマンドとトラ
ック番号をＨＤＤインタフェース５に対して発行する処
理１０２で２回、処理１０２が正常に実行できたかを判
定する処理１０３で最低１回、読み出しのきっかけとな
るＲＥＡＤコマンドと、目的のセクタ番号を指定する処
理１０４で２回、処理１０４が正常に実行できたかを判
定する処理１０５で１回、実際にデータを読み出すこと
ができるかどうかの確認を行う処理１０６の判定と１バ
イトのデータを読み出す処理１０７で各１回がセクタ長
分繰り返されることになるので、Ｉ／Ｏアクセス回数は
最低（３＋１０２７＊セクタ数）回となる。処理１０６
の判定が必要ない場合でも（３＋５１５＊セクタ長）回
も発生する。このようにＨＤＤ互換として使用する場合
には一度のデータブロック転送に、データ転送量にほぼ
比例して、数多くの入出力命令を実行する必要があり、
そのためＣＰＵの性能を十分に生かすことができないこ
とになる。
【０００５】
【発明が解決しようとする課題】性能向上には実行速度
の遅いＩ／Ｏ命令をできる限り使用しないことが重要で
ある。これを実現するにはＥＥＰＲＯＭで構成する記憶
装置を直接バスに接続しＣＰＵから直接アクセスできる
ことが望ましい。その上で、従来インタフェースで開発
されていたソフトウェアに対して互換性を保つ必要があ
る。ところがメモリとしてシステムに接続する場合、シ
ステムのメモリ空間はＲＡＭ，ＲＯＭなどで使用されて
いるので、ＥＥＰＲＯＭで構成する記憶装置をこれらと
重複しない空間に配置することが問題となる。
の遅いＩ／Ｏ命令をできる限り使用しないことが重要で
ある。これを実現するにはＥＥＰＲＯＭで構成する記憶
装置を直接バスに接続しＣＰＵから直接アクセスできる
ことが望ましい。その上で、従来インタフェースで開発
されていたソフトウェアに対して互換性を保つ必要があ
る。ところがメモリとしてシステムに接続する場合、シ
ステムのメモリ空間はＲＡＭ，ＲＯＭなどで使用されて
いるので、ＥＥＰＲＯＭで構成する記憶装置をこれらと
重複しない空間に配置することが問題となる。
【０００６】本発明の目的は、ＥＥＰＲＯＭをＨＤＤと
互換接続が可能な記憶装置に対して、新たに直接バスに
接続するインタフェースを提供することにより、アクセ
スを高速にしながらも従来と互換性を維持した記憶装置
を提供することである。
互換接続が可能な記憶装置に対して、新たに直接バスに
接続するインタフェースを提供することにより、アクセ
スを高速にしながらも従来と互換性を維持した記憶装置
を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、図３に示すようにＥＥＰＲＯＭで構成される記憶装
置８、ＣＰＵ１，ＲＡＭ２，ＲＯＭ３がバス４に接続し
て構成するシステムを提供する。ＣＰＵ１は記憶装置８
にアクセスするとき、バス４に直接接続するＣＰＵ用イ
ンタフェース９を経由してアクセスする。従来の方法で
あるバス４に接続しているＨＤＤインタフェース５から
ＨＤＤ用インタフェース６を経由してアクセスすること
もできる。制御回路７はＨＤＤ用インタフェース５とＣ
ＰＵ用インタフェース９の両方で生成される、ＥＥＰＲ
ＯＭに対するアドレス、データなどの信号を調停、切り
替えることで、アクセスを制御する役割を持つ。さらに
書込み時には事前にＥＥＰＲＯＭの目的のブロックの消
去も行う。
に、図３に示すようにＥＥＰＲＯＭで構成される記憶装
置８、ＣＰＵ１，ＲＡＭ２，ＲＯＭ３がバス４に接続し
て構成するシステムを提供する。ＣＰＵ１は記憶装置８
にアクセスするとき、バス４に直接接続するＣＰＵ用イ
ンタフェース９を経由してアクセスする。従来の方法で
あるバス４に接続しているＨＤＤインタフェース５から
ＨＤＤ用インタフェース６を経由してアクセスすること
もできる。制御回路７はＨＤＤ用インタフェース５とＣ
ＰＵ用インタフェース９の両方で生成される、ＥＥＰＲ
ＯＭに対するアドレス、データなどの信号を調停、切り
替えることで、アクセスを制御する役割を持つ。さらに
書込み時には事前にＥＥＰＲＯＭの目的のブロックの消
去も行う。
【０００８】図４にこのシステムにおけるメモリ配置を
示す。記憶装置はシステムのＲＡＭ１，ＲＯＭ２などと
重ならないよう、メモリ空間の空き領域に配置する。Ｃ
ＰＵ１が管理できるメモリ空間に対して記憶装置の記憶
容量が小さい場合には、記憶装置をメモリ空間に連続し
て配置するリニアマッピング方式を採用し、システムの
都合により十分なメモリ空間が確保できない場合は、一
定の大きさの複数のメモリブロックに分割し同じアドレ
スを共有するバンクメモリ方式を採用する。
示す。記憶装置はシステムのＲＡＭ１，ＲＯＭ２などと
重ならないよう、メモリ空間の空き領域に配置する。Ｃ
ＰＵ１が管理できるメモリ空間に対して記憶装置の記憶
容量が小さい場合には、記憶装置をメモリ空間に連続し
て配置するリニアマッピング方式を採用し、システムの
都合により十分なメモリ空間が確保できない場合は、一
定の大きさの複数のメモリブロックに分割し同じアドレ
スを共有するバンクメモリ方式を採用する。
【０００９】図３の構成において、複数セクタの読み出
し処理を、先に述べたＨＤＤ互換接続の場合と比較す
る。図５はこの時のアルゴリズムの例である。アプリケ
ーションインタフェース部２００で論理レコード番号と
レコード数は、記憶装置内のオフセット、転送バイト数
に変換される。その後ＣＰＵ１が処理２０３において、
メモリブロックを転送することにより一度に読み出す。
この結果、記憶装置８の全てがリニアにメモリ空間に配
置される場合には、実行速度の遅いＩ／Ｏ命令を一度も
使用することなく図１の構成の場合と同等の結果を得る
ことができる。バンク方式を採用していたとしても、処
理２０２において論理レコードからバンク番号を求め、
メモリバンクを切り替える処理のみでよいので、せいぜ
い１回のＩ／Ｏ命令で良い。このように、ＨＤＤ互換で
の接続に比べて、その多くのＩ／Ｏ命令を省略すること
ができる。
し処理を、先に述べたＨＤＤ互換接続の場合と比較す
る。図５はこの時のアルゴリズムの例である。アプリケ
ーションインタフェース部２００で論理レコード番号と
レコード数は、記憶装置内のオフセット、転送バイト数
に変換される。その後ＣＰＵ１が処理２０３において、
メモリブロックを転送することにより一度に読み出す。
この結果、記憶装置８の全てがリニアにメモリ空間に配
置される場合には、実行速度の遅いＩ／Ｏ命令を一度も
使用することなく図１の構成の場合と同等の結果を得る
ことができる。バンク方式を採用していたとしても、処
理２０２において論理レコードからバンク番号を求め、
メモリバンクを切り替える処理のみでよいので、せいぜ
い１回のＩ／Ｏ命令で良い。このように、ＨＤＤ互換で
の接続に比べて、その多くのＩ／Ｏ命令を省略すること
ができる。
【００１０】図２のアプリケーションインタフェース部
１００と、図５のアプリケーションインタフェース部２
００の、アプリケーションに対するインタフェースを完
全に互換性のあるものとすることにより、すでに存在す
るアプリケーションソフトウェアをそのまま動作させる
ことができる。
１００と、図５のアプリケーションインタフェース部２
００の、アプリケーションに対するインタフェースを完
全に互換性のあるものとすることにより、すでに存在す
るアプリケーションソフトウェアをそのまま動作させる
ことができる。
【００１１】
【作用】上記システムでは、ＥＥＰＲＯＭで構成される
記憶装置に対するアクセスは、従来のＨＤＤインタフェ
ースに接続するＨＤＤ用インタフェースを経由する方法
に加え、ＣＰＵが直接アクセスできるよう設けた、バス
に接続するＣＰＵ用インタフェースを経由する方法の両
方で行える。ＣＰＵ用インタフェースを経由するアクセ
スではＩ／Ｏ命令をほとんど使う必要がないため、従来
に比べて処理時間を短縮できるのと同時に、ＣＰＵの性
能向上がこの処理時間を短縮するのに貢献できる。シス
テムに対する接続方式が変更されたことによる互換性へ
の問題は、ＣＰＵが実行する制御ソフトウェアのアプリ
ケーションインタフェース部の仕様を完全に互換性を保
つことにより従来の制御ソフトウェアを対象にしたアプ
リケーションを変更なくそのまま実行できる。
記憶装置に対するアクセスは、従来のＨＤＤインタフェ
ースに接続するＨＤＤ用インタフェースを経由する方法
に加え、ＣＰＵが直接アクセスできるよう設けた、バス
に接続するＣＰＵ用インタフェースを経由する方法の両
方で行える。ＣＰＵ用インタフェースを経由するアクセ
スではＩ／Ｏ命令をほとんど使う必要がないため、従来
に比べて処理時間を短縮できるのと同時に、ＣＰＵの性
能向上がこの処理時間を短縮するのに貢献できる。シス
テムに対する接続方式が変更されたことによる互換性へ
の問題は、ＣＰＵが実行する制御ソフトウェアのアプリ
ケーションインタフェース部の仕様を完全に互換性を保
つことにより従来の制御ソフトウェアを対象にしたアプ
リケーションを変更なくそのまま実行できる。
【００１２】
【実施例】図６に本発明を用いた第１の実施例を示す。
このシステムが起動したとき、ＣＰＵ１は従来のインタ
フェースであるＨＤＤインタフェース５を経由してアク
セスする。この時はまだＣＰＵ用インタフェース９は無
効状態であり、ＣＰＵ１は利用できない。その後ＣＰＵ
用インタフェース９を有効にするため、特定のパラメー
タ設定、例えば物理的に存在しないトラック番号、セク
タ番号もしくはその組み合わせを一連の手順で行う。こ
れにより制御回路７はＣＰＵ用インタフェース制御信号
７４を発生し、ＣＰＵ用インタフェース９はこれ以後Ｃ
ＰＵ１が利用できる。
このシステムが起動したとき、ＣＰＵ１は従来のインタ
フェースであるＨＤＤインタフェース５を経由してアク
セスする。この時はまだＣＰＵ用インタフェース９は無
効状態であり、ＣＰＵ１は利用できない。その後ＣＰＵ
用インタフェース９を有効にするため、特定のパラメー
タ設定、例えば物理的に存在しないトラック番号、セク
タ番号もしくはその組み合わせを一連の手順で行う。こ
れにより制御回路７はＣＰＵ用インタフェース制御信号
７４を発生し、ＣＰＵ用インタフェース９はこれ以後Ｃ
ＰＵ１が利用できる。
【００１３】ＣＰＵ１が記憶装置８をアクセスすると
き、ＣＰＵ用インタフェース９を使用した場合はＣＰＵ
アクセス信号９１が、ＨＤＤ用インタフェース６を使用
した場合にはＩ／Ｏアクセス信号６１が発生し制御回路
７に入力される。制御回路７ではこの２つのアクセス信
号を調停し、アクセス切り替え信号７２を発生しアクセ
ス切り替え回路７１に入力することで記憶装置８に対し
てアクセスに必要なアドレス信号、データ信号を切り替
える。
き、ＣＰＵ用インタフェース９を使用した場合はＣＰＵ
アクセス信号９１が、ＨＤＤ用インタフェース６を使用
した場合にはＩ／Ｏアクセス信号６１が発生し制御回路
７に入力される。制御回路７ではこの２つのアクセス信
号を調停し、アクセス切り替え信号７２を発生しアクセ
ス切り替え回路７１に入力することで記憶装置８に対し
てアクセスに必要なアドレス信号、データ信号を切り替
える。
【００１４】制御回路７はＣＰＵアクセス信号９１とＩ
／Ｏアクセス信号６１を調停した後、記憶装置８に対し
て読み出し、書き込みの制御を行い、書き込みならば事
前に目的のメモリブロックを消去して、以後に続く書き
込み処理に備える。
／Ｏアクセス信号６１を調停した後、記憶装置８に対し
て読み出し、書き込みの制御を行い、書き込みならば事
前に目的のメモリブロックを消去して、以後に続く書き
込み処理に備える。
【００１５】図７に本発明を用いた第２の実施例を示
す。この例は、第１の実施例において、ＣＰＵ用インタ
フェース９を有効／無効にするためのＣＰＵ用インタフ
ェース制御信号発生回路７５を制御回路７から分離し、
記憶ユニット１０の外部に設けている。この場合、Ｉ／
Ｏ空間の適当な場所にＨＤＤインタフェース５とは別に
レジスタを設け、ＣＰＵ１がこのレジスタの特定のビッ
トをオン／オフすることでこの制御信号を発生できる。
す。この例は、第１の実施例において、ＣＰＵ用インタ
フェース９を有効／無効にするためのＣＰＵ用インタフ
ェース制御信号発生回路７５を制御回路７から分離し、
記憶ユニット１０の外部に設けている。この場合、Ｉ／
Ｏ空間の適当な場所にＨＤＤインタフェース５とは別に
レジスタを設け、ＣＰＵ１がこのレジスタの特定のビッ
トをオン／オフすることでこの制御信号を発生できる。
【００１６】
【発明の効果】本発明では、従来多くのＩ／Ｏ命令が必
要だったＥＥＰＲＯＭを用いた記憶装置へのアクセスが
せいぜい一度でよい。記憶装置へのアクセス方法が非常
に単純になるので、ＣＰＵの命令実行ステップも減らせ
る効果がある。従って、ＨＤＤ互換アクセスに比べて実
行時間を大幅に短縮できる。また、ＣＰＵの性能向上に
比例して、アクセスの高速化が期待できる。図５のアプ
リケーションインタフェース部２００のインタフェース
仕様を、従来のアプリケーションインタフェース部１０
０と互換性を保つことができるので、過去に開発された
アプリケーションに何ら手を加えることなく動作させる
ことができる。
要だったＥＥＰＲＯＭを用いた記憶装置へのアクセスが
せいぜい一度でよい。記憶装置へのアクセス方法が非常
に単純になるので、ＣＰＵの命令実行ステップも減らせ
る効果がある。従って、ＨＤＤ互換アクセスに比べて実
行時間を大幅に短縮できる。また、ＣＰＵの性能向上に
比例して、アクセスの高速化が期待できる。図５のアプ
リケーションインタフェース部２００のインタフェース
仕様を、従来のアプリケーションインタフェース部１０
０と互換性を保つことができるので、過去に開発された
アプリケーションに何ら手を加えることなく動作させる
ことができる。
【図１】ＨＤＤ互換接続時のシステムの構成図である。
【図２】図１の構成において複数のレコードを読み出す
アルゴリズムを示す図である。
アルゴリズムを示す図である。
【図３】本発明を実現するシステムの構成図である。
【図４】図３の構成におけるＣＰＵ側から見たメモリ配
置と記憶ユニットとの関係を示す図である。
置と記憶ユニットとの関係を示す図である。
【図５】図３の構成において図１の場合と同等の処理を
行うアルゴリズムを示す図である。
行うアルゴリズムを示す図である。
【図６】本発明の第一の実施例を示す図である。
【図７】本発明の第二の実施例を示す図である。
１…ＣＰＵ、 ２…ＲＡＭ、 ３…ＲＯＭ、 ４…バス、 ５…インタフェース、 ６…インタフェース、 ７…制御回路、 ８…記憶装置、 ９…インタフェース、 １０…記憶ユニット、 ６１…ＨＤＤアクセス要求信号、 ７１…アクセス切り替え回路、 ７２…ＣＰＵアクセス要求信号、 ７３…ブロック消去を行う要求信号、 ７４…インタフェース制御信号、 ７５…インタフェース制御回路、 ９１…アクセス要求信号、 １００…アプリケーションインタフェース部、 １０１…有効性を判定する処理、 １０２…ヘッドを移動する処理、 １０３…判定を行う処理、 １０４…セクタを指定する処理、 １０５…判定を行う処理、 １０６…判定を行う処理、 １０７…データを読み出す処理、 １０８…判定する処理、 １０９…判定する処理、 １１０…エラー処理、 ２００…アプリケーションインタフェース部、 ２０１…判定する処理、 ２０２…切り替え処理、 ２０３…メモリブロック転送を行う処理、 ２０４…エラー処理。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北原 潤 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内
Claims (4)
- 【請求項１】ＣＰＵと、一次記憶装置と、データを書き
込む際に、一旦該当する領域を消去する必要があるが、
電源が切れてもその内容を保持し続ける記憶装置を二次
記憶装置として採用し、構成する情報処理システムに、
従来と互換性を有する方式で接続しているメモリシステ
ムを、情報処理システムのＣＰＵが、直接アクセスする
手段を設けたことを特徴とする記憶装置。 - 【請求項２】請求項１の情報処理システムにおいて、二
次記憶装置へのアクセス手段が従来の方法とＣＰＵから
直接行う方法の両方を同時に使用できることを特徴とす
る記憶装置。 - 【請求項３】請求項１の情報処理システムにおいて、二
次記憶装置をＣＰＵのメモリ空間に割り当てることによ
り、直接ＣＰＵがアクセスできることを特徴とする記憶
装置。 - 【請求項４】請求項１の情報処理システムにおいて、二
次記憶装置へのアクセスを一次記憶装置と同じＣＰＵ命
令で行うことを特徴とした記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17396593A JPH0728700A (ja) | 1993-07-14 | 1993-07-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17396593A JPH0728700A (ja) | 1993-07-14 | 1993-07-14 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728700A true JPH0728700A (ja) | 1995-01-31 |
Family
ID=15970324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17396593A Pending JPH0728700A (ja) | 1993-07-14 | 1993-07-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728700A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001512258A (ja) * | 1997-07-28 | 2001-08-21 | メラー ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 小型制御部におけるメモリ占有面積マネージメント及びユーザプログラムの処理のための回路装置 |
| US6795915B2 (en) | 2000-10-19 | 2004-09-21 | Samsung Electronics Co., Ltd. | Computer system and method for setting up information on an operating system thereof |
| US7606993B2 (en) | 2003-06-10 | 2009-10-20 | Tdk Corporation | Flash memory controller, memory control circuit, flash memory system, and method for controlling data exchange between host computer and flash memory |
-
1993
- 1993-07-14 JP JP17396593A patent/JPH0728700A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001512258A (ja) * | 1997-07-28 | 2001-08-21 | メラー ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 小型制御部におけるメモリ占有面積マネージメント及びユーザプログラムの処理のための回路装置 |
| US6795915B2 (en) | 2000-10-19 | 2004-09-21 | Samsung Electronics Co., Ltd. | Computer system and method for setting up information on an operating system thereof |
| US7606993B2 (en) | 2003-06-10 | 2009-10-20 | Tdk Corporation | Flash memory controller, memory control circuit, flash memory system, and method for controlling data exchange between host computer and flash memory |
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