JPH0728737Y2 - パルス幅変調器 - Google Patents
パルス幅変調器Info
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- JPH0728737Y2 JPH0728737Y2 JP1988075358U JP7535888U JPH0728737Y2 JP H0728737 Y2 JPH0728737 Y2 JP H0728737Y2 JP 1988075358 U JP1988075358 U JP 1988075358U JP 7535888 U JP7535888 U JP 7535888U JP H0728737 Y2 JPH0728737 Y2 JP H0728737Y2
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- Japan
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- control
- cycle
- basic
- duty ratio
- pulse
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Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は電子制御装置に用いられるパルス幅変調器に関
し、特に制御対象によって周期の異なる複数の種類の制
御パルス信号を発生するようにしたパルス幅変調器に関
する。
し、特に制御対象によって周期の異なる複数の種類の制
御パルス信号を発生するようにしたパルス幅変調器に関
する。
（従来技術） 現在、車両用内燃エンジンにおいてはエンジンの各種機
器の作動を電子制御装置により制御することが一般に行
なわれ、斯かる電子制御装置による作動制御の１つとし
て制御用アクチュエータを前記電子制御装置からの制御
パルス信号の制御デューティ比に基づいてデューティ制
御する手法が知られている。
器の作動を電子制御装置により制御することが一般に行
なわれ、斯かる電子制御装置による作動制御の１つとし
て制御用アクチュエータを前記電子制御装置からの制御
パルス信号の制御デューティ比に基づいてデューティ制
御する手法が知られている。
例えば、内燃エンジンの電子制御装置の場合、吸入空気
量制御用ソレノイドバルブ，排気還流制御用ソレノイド
バルブ，オートクルーズ制御用ソレノイドバルブ等の制
御用アクチュエータ（電磁弁）が用いられている。とこ
ろで斯かる制御用アクチュエータをオン／オフ制御する
ためのデューティ制御パルス信号の要求周期は当該アク
チュエータが用いられる制御対象毎に異なるため、デュ
ーティ制御パルス信号の周期を決定する手法（基準クロ
ックパルス発生器，分周回路等）も各制御対象の要求周
期に応じて複数個備える必要があった。
量制御用ソレノイドバルブ，排気還流制御用ソレノイド
バルブ，オートクルーズ制御用ソレノイドバルブ等の制
御用アクチュエータ（電磁弁）が用いられている。とこ
ろで斯かる制御用アクチュエータをオン／オフ制御する
ためのデューティ制御パルス信号の要求周期は当該アク
チュエータが用いられる制御対象毎に異なるため、デュ
ーティ制御パルス信号の周期を決定する手法（基準クロ
ックパルス発生器，分周回路等）も各制御対象の要求周
期に応じて複数個備える必要があった。
（考案が解決しようとする課題） しかし、制御対象の増加に伴いハードウェアが複雑化す
る傾向にあるこの種の電子制御装置に於て、上述の如く
制御対象毎の要求周期を得るために夫々別個の周期決定
手段（基準クロックパルス発生器，分周回路等）を備え
るハードウェア又はソフトウェアを用いた場合には（例
えば特開昭54−59509号公報）、制御装置の部品点数が
増えコストアップする。
る傾向にあるこの種の電子制御装置に於て、上述の如く
制御対象毎の要求周期を得るために夫々別個の周期決定
手段（基準クロックパルス発生器，分周回路等）を備え
るハードウェア又はソフトウェアを用いた場合には（例
えば特開昭54−59509号公報）、制御装置の部品点数が
増えコストアップする。
又、電子制御装置を製造する場合にも制御対象毎に異な
る要求周期を得るために、基準クロックパルス発生器，
分周回路等を個々に設計する必要があり生産コストの上
昇を来たす。
る要求周期を得るために、基準クロックパルス発生器，
分周回路等を個々に設計する必要があり生産コストの上
昇を来たす。
（考案の目的） 本考案は上記事情に鑑みて為されたもので、単一の基本
周期のデューティ制御パルス信号を発生するハードウェ
アを用いて複数の制御対象の夫々に対応する、互いに異
なる周期を有するデューティ制御パルス信号を生成する
ことが出来るパルス幅変調器を提供することを目的とす
る。
周期のデューティ制御パルス信号を発生するハードウェ
アを用いて複数の制御対象の夫々に対応する、互いに異
なる周期を有するデューティ制御パルス信号を生成する
ことが出来るパルス幅変調器を提供することを目的とす
る。
（課題を解決するための手段） 上記目的を達成するため本考案のパルス幅変調器は、所
定の基本周期毎に供給される制御データに応じたデュー
ティ比の制御パルス信号を発生するパルス幅変調器にお
いて、制御対象を制御すべき前記制御パルス信号の前記
基本周期の整数倍の周期を有する要求周期を表わす信号
を発生する要求周期発生手段と、前記要求周期内での制
御デューティ比を表わす信号を発生する制御デューティ
比信号発生手段と、前記要求周期を表わす信号と前記制
御デューティ比を表わす信号と前記所定の基本周期とに
基づいて、前記制御対象を制御する制御デューティパル
スを演算する制御デューティパルス演算手段とを備えた
パルス幅変調器であって、前記制御デューティパルス演
算手段は、前記制御対象をオン状態又はオフ状態に維持
すべき前記基本周期の回数を決定する回数決定手段と、
当該回数の基本周期に引き続いて起こる前記基本周期内
でのデューティ比を決定する基本周期内デューティ比決
定手段とからなることを特徴とする。
定の基本周期毎に供給される制御データに応じたデュー
ティ比の制御パルス信号を発生するパルス幅変調器にお
いて、制御対象を制御すべき前記制御パルス信号の前記
基本周期の整数倍の周期を有する要求周期を表わす信号
を発生する要求周期発生手段と、前記要求周期内での制
御デューティ比を表わす信号を発生する制御デューティ
比信号発生手段と、前記要求周期を表わす信号と前記制
御デューティ比を表わす信号と前記所定の基本周期とに
基づいて、前記制御対象を制御する制御デューティパル
スを演算する制御デューティパルス演算手段とを備えた
パルス幅変調器であって、前記制御デューティパルス演
算手段は、前記制御対象をオン状態又はオフ状態に維持
すべき前記基本周期の回数を決定する回数決定手段と、
当該回数の基本周期に引き続いて起こる前記基本周期内
でのデューティ比を決定する基本周期内デューティ比決
定手段とからなることを特徴とする。
（作用） 上記構成のパルス幅変調器は、単一の所定の基本周期を
有するデューティ制御パルス信号を発生する簡単なハー
ドウェアでありながら、前記所定の基本周期の整数倍の
周期を有する複数種類のデューティ制御パルス信号を発
生することが可能になる。
有するデューティ制御パルス信号を発生する簡単なハー
ドウェアでありながら、前記所定の基本周期の整数倍の
周期を有する複数種類のデューティ制御パルス信号を発
生することが可能になる。
（実施例） 以下、本考案の一実施例を図面に基づき説明する。
第１図は本考案のパルス幅変調器（PWM）１のハードウ
ェア構成を示すブロック図である。該変調器１は分周回
路101,PWMカウンタ102,PWMレジスタ103,フリップフロッ
プ回路104及び中央演算処理装置（CPU）105から成り、
基準クロックパルス発生器２からの基準クロックパルス
信号（CLK），各種制御パラメータセンサ３からの各種
制御パラメータ信号を受け、これらの信号に基づいて制
御用アクチュエータ４をオン／オフ制御するためのデュ
ーティ制御パルスを発生する。
ェア構成を示すブロック図である。該変調器１は分周回
路101,PWMカウンタ102,PWMレジスタ103,フリップフロッ
プ回路104及び中央演算処理装置（CPU）105から成り、
基準クロックパルス発生器２からの基準クロックパルス
信号（CLK），各種制御パラメータセンサ３からの各種
制御パラメータ信号を受け、これらの信号に基づいて制
御用アクチュエータ４をオン／オフ制御するためのデュ
ーティ制御パルスを発生する。
前記分周回路101は基準クロックパルス発生器２からの
基準クロックパルス信号（CLK）を所定の比率（1/N）で
分周して後述の基本周期T0を有する基本制御パルス信号
（T0）を発生するもので、該基本制御パルス信号はフリ
ップフロップ回路104の入力端子Ｓに入力されるように
なっている。
基準クロックパルス信号（CLK）を所定の比率（1/N）で
分周して後述の基本周期T0を有する基本制御パルス信号
（T0）を発生するもので、該基本制御パルス信号はフリ
ップフロップ回路104の入力端子Ｓに入力されるように
なっている。
PWMカウンタ102は、前記基準クロックパルス発生器２か
らの基準クロックパルス信号（CLK）及び前記PWMレジス
タ103からの、後述するカウント値を夫々入力し、該ク
ロックパルス信号発生毎に該カウント値よりカウントダ
ウンを開始し、カウント値が０になったとき前記フリッ
プフロップ回路104のリセット入力端子に“1"信号を出
力する。
らの基準クロックパルス信号（CLK）及び前記PWMレジス
タ103からの、後述するカウント値を夫々入力し、該ク
ロックパルス信号発生毎に該カウント値よりカウントダ
ウンを開始し、カウント値が０になったとき前記フリッ
プフロップ回路104のリセット入力端子に“1"信号を出
力する。
CPU105は、前記基本制御パルス信号（T0）発生毎に前記
パラメータセンサ３からの制御パラメータ信号に基づい
て後述の制御プログラム（第３図のフローチャート）を
実行して前記カウント数値データを決定し、該データを
表わす信号を前記基本制御パルス信号発生毎に前記PWM
レジスタ103に供給する。
パラメータセンサ３からの制御パラメータ信号に基づい
て後述の制御プログラム（第３図のフローチャート）を
実行して前記カウント数値データを決定し、該データを
表わす信号を前記基本制御パルス信号発生毎に前記PWM
レジスタ103に供給する。
尚、本実施例においては、CPU105が後述の要求周期発生
手段と、制御デューティ比信号発生手段と、制御デュー
ティパルス演算手段とを構成している。
手段と、制御デューティ比信号発生手段と、制御デュー
ティパルス演算手段とを構成している。
第２図は上述したハードウェアのパルス幅変調器１の基
本的な作動、即ち、アクチュエータ４の要求周期と分周
回路101により得られた基本パルス信号（T0）の基本周
期T0とが一致したときの前記変調器１の作動を説明する
ためのタイミングチャートである。
本的な作動、即ち、アクチュエータ４の要求周期と分周
回路101により得られた基本パルス信号（T0）の基本周
期T0とが一致したときの前記変調器１の作動を説明する
ためのタイミングチャートである。
第２図中矢印で示すタイミングで基本制御パルス信号
（T0）が発生すると（t0，t2，t4，t6時点）、CPU105は
制御パラメータセンサ３からのパラメータ信号に基づい
て今回の基本制御パルスからの次回の基本制御パルスま
での周期内でのデューティ比を演算し、該演算したデュ
ーティ比に相当するカウント値を表わす信号をPWMレジ
スタ103に供給する（第２図（ａ）のd1〜d4に相当する
信号）。
（T0）が発生すると（t0，t2，t4，t6時点）、CPU105は
制御パラメータセンサ３からのパラメータ信号に基づい
て今回の基本制御パルスからの次回の基本制御パルスま
での周期内でのデューティ比を演算し、該演算したデュ
ーティ比に相当するカウント値を表わす信号をPWMレジ
スタ103に供給する（第２図（ａ）のd1〜d4に相当する
信号）。
PWMカウンタ102はPWMレジスタ103にセットされたカウン
ト値よりカウントダウンを開始し、カウント値が０にな
ったとき（第２図t1，t3，t5，t7時点）フリップフロッ
プ回路104のリセット入力端子Ｒに“1"信号を出力す
る。従って、フリップフロップ回路104は基本パルス信
号発生時にセットされ、PWMカウンタ102のカウント値が
０になったときリセットされるのでその出力端子Q,か
ら前記PWMレジスタ103によってセットされるカウント値
（第２図（ａ）のd1〜d4）の大きさに応じたデューティ
比を有するデューティ制御パルス（第２図（ｂ），
（ｃ））を出力する。
ト値よりカウントダウンを開始し、カウント値が０にな
ったとき（第２図t1，t3，t5，t7時点）フリップフロッ
プ回路104のリセット入力端子Ｒに“1"信号を出力す
る。従って、フリップフロップ回路104は基本パルス信
号発生時にセットされ、PWMカウンタ102のカウント値が
０になったときリセットされるのでその出力端子Q,か
ら前記PWMレジスタ103によってセットされるカウント値
（第２図（ａ）のd1〜d4）の大きさに応じたデューティ
比を有するデューティ制御パルス（第２図（ｂ），
（ｃ））を出力する。
次に前記CPU105の要求周期発生手段，制御デューティ比
信号発生手段及び制御デューティパルス演算手段として
の作動について説明する。
信号発生手段及び制御デューティパルス演算手段として
の作動について説明する。
CPU105は前述の各種制御パラメータセンサ３からの信号
に応じて、図示しない制御プログラムに基づいて、制御
対象であるアクチュエータ４が要求する制御周期（要求
周期）を表わす信号、並びに該周期内でのオン／オフデ
ューティ比（制御デューティ比）を表わす信号を発生す
る。更にCPU105はこれら２つの信号と、前記分周回路10
1より発生する基本制御パルス信号の基本周期T0とに基
づいて第３図に示す制御プログラムを実行し、アクチュ
エータ４の制御デューティ比としてオン状態又はオフ状
態に維持すべき基本制御パルス信号の発生回数と、それ
に引き続いて発生する基本制御パルス信号の基本周期内
でのデューティ比とを演算する。
に応じて、図示しない制御プログラムに基づいて、制御
対象であるアクチュエータ４が要求する制御周期（要求
周期）を表わす信号、並びに該周期内でのオン／オフデ
ューティ比（制御デューティ比）を表わす信号を発生す
る。更にCPU105はこれら２つの信号と、前記分周回路10
1より発生する基本制御パルス信号の基本周期T0とに基
づいて第３図に示す制御プログラムを実行し、アクチュ
エータ４の制御デューティ比としてオン状態又はオフ状
態に維持すべき基本制御パルス信号の発生回数と、それ
に引き続いて発生する基本制御パルス信号の基本周期内
でのデューティ比とを演算する。
以下、第３図の制御プログラムによる上記変換の手法に
ついて第４図を参照して説明する。尚、本プログラムは
前記基本制御パルス信号（T0）の発生毎にCPU105内で実
行される。又、第４図の（ｃ′）に示すデューティ制御
パルス信号は第１図のフリップフロップ回路104の端
子からの出力である。
ついて第４図を参照して説明する。尚、本プログラムは
前記基本制御パルス信号（T0）の発生毎にCPU105内で実
行される。又、第４図の（ｃ′）に示すデューティ制御
パルス信号は第１図のフリップフロップ回路104の端
子からの出力である。
今、仮に制御対象（アクチュエータ４）の要求周期TNが
基本周期T0の５倍、要求周期内での制御デューティ比が
30％である場合を考える（第４図）。
基本周期T0の５倍、要求周期内での制御デューティ比が
30％である場合を考える（第４図）。
先ず要求周期TN内の最初の基本制御パルス信号が発生す
ると（第４図t10時点）、ステップ31に於て制御変数DN
が０であるか否かを判別する。この制御変数DNは基本制
御パルス信号の要求周期TN内での発生回数を表わすよう
に後述のステップ38乃至40に於て順次書き換えられ、要
求周期TN内の最初の基本制御パルス信号発生時には０に
設定される。
ると（第４図t10時点）、ステップ31に於て制御変数DN
が０であるか否かを判別する。この制御変数DNは基本制
御パルス信号の要求周期TN内での発生回数を表わすよう
に後述のステップ38乃至40に於て順次書き換えられ、要
求周期TN内の最初の基本制御パルス信号発生時には０に
設定される。
従って、今回ループではこのステップ31の答は肯定（Ye
s）となり次のステップ32に進む。
s）となり次のステップ32に進む。
ステップ32では今回の要求周期TN内での制御デューティ
比を表わす値Ｘを次式（１）に基づいて演算する。
比を表わす値Ｘを次式（１）に基づいて演算する。
ここでTNは要求周期,DUTYは要求周期内での制御デュー
ティ比，T0は基本周期である。上記演算式で得られる値
Ｘの整数部分をNON，小数点以下の値に100を乗算したも
のをDHNPとする。例えば、T0を1.024msec,TNをT0の５倍
の5.12msecとすると、制御デューティ比DUTYが30％であ
るので、上記式（１）は、 で表わされ、Ｘの値は1.5となり、夫々NON＝1,DHNP＝50
（％）となる。
ティ比，T0は基本周期である。上記演算式で得られる値
Ｘの整数部分をNON，小数点以下の値に100を乗算したも
のをDHNPとする。例えば、T0を1.024msec,TNをT0の５倍
の5.12msecとすると、制御デューティ比DUTYが30％であ
るので、上記式（１）は、 で表わされ、Ｘの値は1.5となり、夫々NON＝1,DHNP＝50
（％）となる。
上述の如くステップ32でNON（＝１），DHNP（50％）の
値が演算されると続くステップ33に進み、前記制御変数
DNが値NONと等しいか否かが判別され、等しくないとき
はステップ34に於て該変数DNが値NONより大きいか否か
が判別される。
値が演算されると続くステップ33に進み、前記制御変数
DNが値NONと等しいか否かが判別され、等しくないとき
はステップ34に於て該変数DNが値NONより大きいか否か
が判別される。
要求周期TN内の最初の基本制御パルス信号発生時（第４
図t10時点）では前述したように制御変数DNが０なので
ステップ33,34の答が共に否定（No）となり、今回の基
本周期（第４図t10〜t11時点間）内でのデューティ比Du
tyを100％に設定して（ステップ35）、該デューティ比D
utyに相当するカウント値をPWMレジスタ103に送った
後、ステップ38以降に進む。
図t10時点）では前述したように制御変数DNが０なので
ステップ33,34の答が共に否定（No）となり、今回の基
本周期（第４図t10〜t11時点間）内でのデューティ比Du
tyを100％に設定して（ステップ35）、該デューティ比D
utyに相当するカウント値をPWMレジスタ103に送った
後、ステップ38以降に進む。
ステップ38では制御変数DNが４であるか否か、即ち今回
発生した基本制御パルス信号が要求周期TN内の最後のパ
ルス信号であったか否かを判別する。今回ループではこ
の答は否定（No）となり、次のステップ39に進んでこの
時点での制御変数DN（＝０）に１を加えて本プログラム
を終了する。
発生した基本制御パルス信号が要求周期TN内の最後のパ
ルス信号であったか否かを判別する。今回ループではこ
の答は否定（No）となり、次のステップ39に進んでこの
時点での制御変数DN（＝０）に１を加えて本プログラム
を終了する。
続いて要求周期TN内の２番目の基本制御パルス信号が発
生すると（第４図t11時点）、このときの制御変数DNは
１となっているので前記ステップ31の答が否定（No）と
なり、ステップ32をスキップして前記ステップ33に進
み、該制御変数DN（＝１）が値NONと等しいか否かを判
別する。第４図の例では前述したように制御デューティ
比DUTYが30％のときにはNON＝１となるので、このステ
ップ33の答は肯定（Yes）となり、続くステップ36で今
回の基本周期（t11〜t12時点間）内でのデューティ比Du
tyをDHNP（＝50％）に設定して該デューティ比Dutyに相
当するカウント値をPWMレジスタ103に送った後、前記ス
テップ38に進む。
生すると（第４図t11時点）、このときの制御変数DNは
１となっているので前記ステップ31の答が否定（No）と
なり、ステップ32をスキップして前記ステップ33に進
み、該制御変数DN（＝１）が値NONと等しいか否かを判
別する。第４図の例では前述したように制御デューティ
比DUTYが30％のときにはNON＝１となるので、このステ
ップ33の答は肯定（Yes）となり、続くステップ36で今
回の基本周期（t11〜t12時点間）内でのデューティ比Du
tyをDHNP（＝50％）に設定して該デューティ比Dutyに相
当するカウント値をPWMレジスタ103に送った後、前記ス
テップ38に進む。
今回ループでは該ステップ38の答は否定（No）となり、
制御変数DN（＝１）に１を加えて（ステップ39）本プロ
グラムを終了する。
制御変数DN（＝１）に１を加えて（ステップ39）本プロ
グラムを終了する。
要求周期TN内の３番目及び４番目の基本制御パルス信号
発生時（第４図t12，t13時点）には、前記ステップ31,3
3の答が共に否定（No）、続くステップ34の答が肯定（Y
es）となり、このときの基本周期（第４図t12〜t13時点
間；t13〜t14時点間）内でのデューティ比Dutyは０％に
設定され（ステップ37）該デューティ比Dutyに相当する
カウント値をPWMレジスタ103に送った後、前記ステップ
38,39を実行し、本プログラムを終了する。
発生時（第４図t12，t13時点）には、前記ステップ31,3
3の答が共に否定（No）、続くステップ34の答が肯定（Y
es）となり、このときの基本周期（第４図t12〜t13時点
間；t13〜t14時点間）内でのデューティ比Dutyは０％に
設定され（ステップ37）該デューティ比Dutyに相当する
カウント値をPWMレジスタ103に送った後、前記ステップ
38,39を実行し、本プログラムを終了する。
要求周期TN内の最後の基本パルス信号発生時（第４図t
14時点）、即ち制御変数DNが４のときには、前記ステッ
プ31,33の答が共に否定（No）、ステップ34の答が肯定
（Yes）となって基本周期（第４図t14〜t15時点間）内
でのデューティ比を０％に設定して（ステップ37）、該
デューティ比Dutyに相当するカウント値をPWMレジスタ1
03に送った後、続くステップ38に進む。今回ループでは
このステップ38の答が肯定（Yes）となり次のステップ4
0で前記制御変数DNを０にリセットして本プログラムを
終了する。
14時点）、即ち制御変数DNが４のときには、前記ステッ
プ31,33の答が共に否定（No）、ステップ34の答が肯定
（Yes）となって基本周期（第４図t14〜t15時点間）内
でのデューティ比を０％に設定して（ステップ37）、該
デューティ比Dutyに相当するカウント値をPWMレジスタ1
03に送った後、続くステップ38に進む。今回ループでは
このステップ38の答が肯定（Yes）となり次のステップ4
0で前記制御変数DNを０にリセットして本プログラムを
終了する。
以上のようにアクチュエータ４の要求周期TNが基本周期
T0のＮ（＝５）倍のときには、基本制御パルス信号発生
毎にカウントアップする制御カウンタが０からＮ−１
（＝４）の値になるまでのＮ回の基本周期毎に一連の制
御が繰り返される。そして、要求周期TN内での制御デュ
ーティ比DUTY（30％）が、オン状態を維持する基本周期
（100％Dutyの制御パルス信号）の回数NON（＝１），該
回数NONの基本周期に引き続いて起こる基本周期（t11〜
t12時点間）内での基本制御パルス信号のデューティ比D
HNP（＝50％）に換算されるようにしたので、実際には
基本制御パルス信号のみを発生するハードウェアの装置
を用いて要求周期TNの前記アクチュエータ４のオン／オ
フ制御を行なうことが出来る。従って要求周期が、分周
回路101の分周の比率（1/N）によって決定される基本周
期T0の整数倍である全ての制御対象（アクチュエータ）
に対し本考案のパルス幅変調器を適用することが出来
る。
T0のＮ（＝５）倍のときには、基本制御パルス信号発生
毎にカウントアップする制御カウンタが０からＮ−１
（＝４）の値になるまでのＮ回の基本周期毎に一連の制
御が繰り返される。そして、要求周期TN内での制御デュ
ーティ比DUTY（30％）が、オン状態を維持する基本周期
（100％Dutyの制御パルス信号）の回数NON（＝１），該
回数NONの基本周期に引き続いて起こる基本周期（t11〜
t12時点間）内での基本制御パルス信号のデューティ比D
HNP（＝50％）に換算されるようにしたので、実際には
基本制御パルス信号のみを発生するハードウェアの装置
を用いて要求周期TNの前記アクチュエータ４のオン／オ
フ制御を行なうことが出来る。従って要求周期が、分周
回路101の分周の比率（1/N）によって決定される基本周
期T0の整数倍である全ての制御対象（アクチュエータ）
に対し本考案のパルス幅変調器を適用することが出来
る。
尚、第１図に示すようにパルス幅変調器１の最終出力時
にフリップフロップ回路104を用いた場合、デューティ
比が０％となる基本周期毎に瞬間的に立上り／立下りを
行なうパルスが発生するが（第４図のt12，t13，
t14）、実際のアクチュエータの制御には影響を与える
ことはない。
にフリップフロップ回路104を用いた場合、デューティ
比が０％となる基本周期毎に瞬間的に立上り／立下りを
行なうパルスが発生するが（第４図のt12，t13，
t14）、実際のアクチュエータの制御には影響を与える
ことはない。
（考案の効果） 以上詳述した本考案のパルス幅変調器は、所定の基本周
期毎に供給される制御データに応じたデューティ比の制
御パルス信号を発生するパルス幅変調器において、制御
対象を制御すべき前記制御パルス信号の前記基本周期の
整数倍の周期を有する要求周期を表わす信号を発生する
要求周期発生手段と、前記要求周期内での制御デューテ
ィ比を表わす信号を発生する制御デューティ比信号発生
手段と、前記要求周期を表わす信号と前記制御デューテ
ィ比を表わす信号と前記所定の基本周期とに基づいて、
前記制御対象を制御する制御デューティパルスを演算す
る制御デューティパルス演算手段とを備えたパルス幅変
調器であって、前記制御デューティパルス演算手段は、
前記制御対象をオン状態又はオフ状態に維持すべき前記
基本周期の回数を決定する回数決定手段と、当該回数の
基本周期に引き続いて起こる前記基本周期内でのデュー
ティ比を決定する基本周期内デューティ比決定手段とか
らなるから、要求周期の異なる複数の制御対象をオン／
オフ制御するための複数種類の制御パルスを構成簡単な
ハードウェアにより発生することが出来、制御装置が簡
略化される。又、パルス幅変調器を製造する際に制御対
象毎にハードウェアを設計する必要がなくなり生産コス
トの低減を図ることが出来る。
期毎に供給される制御データに応じたデューティ比の制
御パルス信号を発生するパルス幅変調器において、制御
対象を制御すべき前記制御パルス信号の前記基本周期の
整数倍の周期を有する要求周期を表わす信号を発生する
要求周期発生手段と、前記要求周期内での制御デューテ
ィ比を表わす信号を発生する制御デューティ比信号発生
手段と、前記要求周期を表わす信号と前記制御デューテ
ィ比を表わす信号と前記所定の基本周期とに基づいて、
前記制御対象を制御する制御デューティパルスを演算す
る制御デューティパルス演算手段とを備えたパルス幅変
調器であって、前記制御デューティパルス演算手段は、
前記制御対象をオン状態又はオフ状態に維持すべき前記
基本周期の回数を決定する回数決定手段と、当該回数の
基本周期に引き続いて起こる前記基本周期内でのデュー
ティ比を決定する基本周期内デューティ比決定手段とか
らなるから、要求周期の異なる複数の制御対象をオン／
オフ制御するための複数種類の制御パルスを構成簡単な
ハードウェアにより発生することが出来、制御装置が簡
略化される。又、パルス幅変調器を製造する際に制御対
象毎にハードウェアを設計する必要がなくなり生産コス
トの低減を図ることが出来る。
第１図は本考案のパルス幅変調器の全体構成を示すブロ
ック図、第２図は第１図のパルス幅変調器の基本的な作
動を示すタイミングチャート、第３図は第１図のアクチ
ュエータ４のデューティ制御パルス信号を基本制御パル
ス信号で表わす制御プログラムのフローチャート、第４
図は第３図のプログラムによる制御パルス信号の発生を
説明するためのタイミングチャートである。 １…パルス幅変調器、２…基準クロックパルス発生器、
４…アクチュエータ、101…分周回路、102…PWMカウン
タ、105…中央演算処理装置（CPU）。
ック図、第２図は第１図のパルス幅変調器の基本的な作
動を示すタイミングチャート、第３図は第１図のアクチ
ュエータ４のデューティ制御パルス信号を基本制御パル
ス信号で表わす制御プログラムのフローチャート、第４
図は第３図のプログラムによる制御パルス信号の発生を
説明するためのタイミングチャートである。 １…パルス幅変調器、２…基準クロックパルス発生器、
４…アクチュエータ、101…分周回路、102…PWMカウン
タ、105…中央演算処理装置（CPU）。
Claims (1)
- 【請求項１】所定の基本周期毎に供給される制御データ
に応じたデューティ比の制御パルス信号を発生するパル
ス幅変調器において、制御対象を制御すべき前記制御パ
ルス信号の前記基本周期の整数倍の周期を有する要求周
期を表わす信号を発生する要求周期発生手段と、前記要
求周期内での制御デューティ比を表わす信号を発生する
制御デューティ比信号発生手段と、前記要求周期を表わ
す信号と前記制御デューティ比を表わす信号と前記所定
の基本周期とに基づいて、前記制御対象を制御する制御
デューティパルスを演算する制御デューティパルス演算
手段とを備えたパルス幅変調器であって、 前記制御デューティパルス演算手段は、前記制御対象を
オン状態又はオフ状態に維持すべき前記基本周期の回数
を決定する回数決定手段と、当該回数の基本周期に引き
続いて起こる前記基本周期内でのデューティ比を決定す
る基本周期内デューティ比決定手段とからなることを特
徴とするパルス幅変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988075358U JPH0728737Y2 (ja) | 1988-06-07 | 1988-06-07 | パルス幅変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988075358U JPH0728737Y2 (ja) | 1988-06-07 | 1988-06-07 | パルス幅変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179632U JPH01179632U (ja) | 1989-12-22 |
| JPH0728737Y2 true JPH0728737Y2 (ja) | 1995-06-28 |
Family
ID=31300428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988075358U Expired - Lifetime JPH0728737Y2 (ja) | 1988-06-07 | 1988-06-07 | パルス幅変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728737Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5487721B2 (ja) * | 2009-05-20 | 2014-05-07 | トヨタ自動車株式会社 | パルス密度変復調回路及び該変復調回路を用いたインバータ制御装置 |
| JP2014007455A (ja) * | 2012-06-21 | 2014-01-16 | Auto Network Gijutsu Kenkyusho:Kk | Ｐｗｍ信号作成方法及びｐｗｍ信号作成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783923A (en) * | 1980-11-12 | 1982-05-26 | Mitsubishi Electric Corp | Controller for pulse width modulation |
| JPS62222710A (ja) * | 1986-03-25 | 1987-09-30 | Canon Inc | パルス発生装置 |
-
1988
- 1988-06-07 JP JP1988075358U patent/JPH0728737Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01179632U (ja) | 1989-12-22 |
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