JPH0728738Y2

JPH0728738Y2 - パルス幅変調信号発生回路

Info

Publication number: JPH0728738Y2
Application number: JP1989047905U
Authority: JP
Inventors: 陽沢村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1989-04-24
Filing date: 1989-04-24
Publication date: 1995-06-28
Anticipated expiration: 2004-04-24
Also published as: JPH02138925U

Description

【考案の詳細な説明】［産業上の利用分野］この考案は、パルス幅変調信号発生（以下PWM）回路に
関し、詳しくは、鋸歯状波（これをデジタル的に発生す
るPWMカウンタ）と変動する比較値とを比較して、これ
らの一致を検出してPWM信号を発生するPWM回路におい
て、安定した一致検出ができ、IC化に適するPWM回路に
関する。

［従来の技術］デジタル処理でPWM信号を発生するPWM回路は、外部から
与えられる検出信号や制御信号に対して、その変動に対
応するパルス幅のパルスを発生させるときなどに使用さ
れ、その出力は、その平均値を採ったり、検出信号に対
応する周波数のパルスを発生することで各種の回路が制
御される。ところで、デジタル処理のPWM回路は、クロ
ックを受けてこれをカウントし、そのカウント値をカウ
ントアップして循環するｎ進カウンタ（ｎは２以上の整
数）をPWM変調信号発生回路のデジタル的に鋸歯状波を
発生する回路として用い、外部からの制御信号あるいは
入力信号の入力タイミングに応じたデジタル値の比較デ
ータを比較データ発生回路で発生させてデジタル比較を
する。これらが一致すると入力信号の入力タイミングあ
るは制御内容に対応した分のカウント値（タイミング信
号）が得られる。このカウント値をパルス幅としてPWM
のパルスを発生せるものである。このようなPWM回路
は、各種のデジタル処理回路に利用されるが、例えば、
特開昭60−223227にある。これは、例えば、VTRのモー
タのサーボシステムにおいて、シリンダモータの回転数
の検出信号を受けて、シリンダモータ等の回転数を制御
信号する制御信号を発生する回路の一部として利用され
る。この種のPWM発生回路は、通常、内部にPWMカウンタ
と一致検出回路を有していて、アップカウント型のPWM
カウンタのカウント値と外部から与えられた比較値（検
出値）を示すデジタルで比較してこれらの一致を一致検
出回路により検出し、PWMカウンタのカウント値が比較
値以下（逆に、比較値以上でも可）となっているタイミ
ングでHIGHレベル（以下“H"又は“1"）或いはLOWレベ
ル（以下“L"又は“0"）の信号を発生させ、比較値の変
化に対応するパルス幅のPWMパルス、すなわち、検出値
に応じたパルス幅のパルスを発生するものである。

なお、このような場合の一致検出回路は、IC化し易い一
致検出回路として、PWMカウンタの各桁の値をＡとし、
比較値の各桁対応のビット値をＢとしたときにＣ＝Ａ＋
の論理操作をしてＣの出力を発生する論理操作回路を
各桁対応に設け、これら論理操作回路の論理値の出力Ｃ
の論理積の出力を発生する回路が採用されることが多
い。

第３図は、このような一致検出回路を用いたPWM回路の
動作の説明図である。そのグラフ10は、ｎ進のカウンタ
であるPWMカウンタのカウント値であって、これが鋸歯
状波として示されている。このグラフは、実際には、連
続する線ではなく、階段状の波形となる。一方、グラフ
11は、比較値であって、これは、外部からの信号の入力
タイミングに応じてそのタイミングあるいは外部からの
制御信号に応じた制御内容をデジタル値で表す比較デー
タ発生回路から送出されるデータ値である。そこで、鋸
歯状波とこのグラフ11の交点が一致検出回路で一致検出
される点である。この交点に対応してPWMのパルス幅の
立上がりあるいは立下がりのタイミング信号が発生す
る。図示するように、PWM出力は、PWMカウンタのｎ進カ
ウント終了信号を受けて、PWMカウンタのカウント値
“0"から同時にスタートしているので、前記の立上がり
あるいは立下がりのタイミング信号でPWMカウンタでカ
ウントされたカウント値に対応するパルス幅のパルスに
なる。、12がこの場合に発生するPWMのパルス出力であ
る。

［解決しようとする課題］ところで、前記のＣ＝Ａ＋の論理操作による一致検出
について、ここで、少し詳しく説明すると、デジタル的
に鋸歯状波を発生するｎ進カウンタのカウント値は、一
方向に増加あるいは減少する。通常は増加するものであ
る。一致検出は、比較対象となるそれぞれの桁が“0"と
“0"のときと“1"と“1"のときに一致信号を発生する回
路である。一方をＡとし他方をＢとすれば“0"と“0"の
ときにＣ＝Ａ＋の演算をすればＢが“1"となるので一
致検出信号“1"が得られる。また、“1"と“1"のときに
Ｃ＝Ａ＋の演算をすればＢが“0"でＡが“1"となるの
で一致検出信号“1"が得られる。そして、“0"と“1"の
ときは、演算結果は“0"不一致になる。“1"と“0"のと
きには、演算結果は“1"になるが、カウンタが一方向の
増加カウントのときには、各桁が“0"から“1"に変化す
るいずれかで一致が採れればよく、Ｂが“0"のときに
は、“0"と“0"の状態で一致検出信号が発生するので、
“1"と“0"の不一致信号は不要である。このような回路
は、“1"と“0"の不一致信号が発生しないので、完全な
一致検出回路ではない。そこで、比較値側の値が変化し
たときに誤動作する問題があるが、素子数が少なく、集
積化した場合に回路規模を低減できる一致検出回路にな
る利点がある。

第３図の中央付近に示すように、PWMカウンタのカウン
ト値と比較値との一致を検出する一致検出回路で一致検
出の瞬間に外部から与えられる比較値が変化した場合、
例えば、それが低い方に変化した場合には、前記のよう
なＣ＝Ａ＋Ｂの論理操作による一致検出回路とアップカ
ウント式で一致を採る一致検出回路では、そのタイミン
グで一致検出信号がでないことがあって、それによりPW
M波形が１波形分欠落或は連続してしまう問題が発生す
る。

このようなことを回避するために、一致検出回路を使用
することなく、大小比較をすることで解決することもで
きるが、大小比較回路と前記のような一致検出回路とで
は、回路素子の構成数に差があって、前者の方がはるか
に多くの素子を必要とすることから、大小比較回路は、
IC化した場合にチップ内での面積占有率を増加させ、集
積率を低下させる欠点がある。

この考案は、このような従来技術の問題点を解決するも
のであって、大小の比較回路を用いなくても、簡単な回
路でそれと同等な機能を持たせることができ、IC化に適
し、安定した一致検出ができるPWM回路を提供すること
を目的とする。

［課題を解決するために手段］ところで、前記の問題は、具体的には、第３図に示すよ
に、鋸歯状波の中央付近で多く発生する。これをさらに
調べると、上に上位の桁がある桁の場合には、その上位
の桁がすべてが一致するまでは、桁全体の一致検出信号
は発生しない。問題となるのは、上位の桁が上に存在し
ない最上位桁である。この最上位の桁が一致している
と、下位の桁の一致するか否かで桁全体の一致検出信号
が出たり、出なかったりする。すなわち、最上位桁の一
致，不一致の状態が全体の一致不一致の状態に大きな影
響を与える。

そこで、最上桁の値が変化するカウント値全体の1/2の
カウント時点の近傍の一致検出が問題になる。この付近
で最上位の桁の値が変化するからである。増加方向の変
化はカウントアップする点で一致検出が後になるので問
題は発生し難い。問題は、比較データの値がある時点
“10000…000"であったものが次の時点で“10000…000"
の値から低い側の“01000…000"の値になったときであ
る。高い側に変化したときには、アップカウントである
ので、一致検出はできるが、低い側のときには、一致状
態から不一致状態になってします。こうなると、次の周
期で一致するまでPWMパルスの立下げあるいは立上げを
またなければならなくなる。

そこで、前記の目的を達成するためのこの考案のPWM回
路の特徴は、クロックを受けてこれをカウントし、その
カウント値をカウントアップして循環するｎ進カウンタ
（ｎは２以上の整数）をPWM変調信号発生回路のデジタ
ル的に鋸歯状波を発生する回路として用い、外部からの
制御信号あるいは入力タイミング等の信号に応じて前記
カウンタに対する比較データをデジタル値で発生してこ
の比較データとｎ進カウンタの値の一致検出することで
デジタル的にPWMのパルス幅の立上がりあるいは立下が
りのタイミング信号を得てそれに応じたパルス幅のパル
スを発生するパルス幅変調信号発生回路において、ｎ進
カウンタの選択された連続する各桁に対応してビットパ
ラレルに比較データを発生する比較データ発生回路と、
ｎ進カウンタの選択された連続する各桁の値をＡとし、
比較データ発生回路の各桁対応のビット値をＢとしたと
きＣ＝Ａ＋の論理操作をしてＣの出力を発生する論理
操作回路を前記各桁対応に有していてこれら論理操作回
路の論理値の出力Ｃの論理積の出力を発生する第１の論
理回路と、ｎ進カウンタの選択された桁のうちの最上位
桁の出力の値をＤとし、比較データ発生回路の最上位桁
の出力の値をＥとしたときＦ＝Ｄ・の論理操作をして
Ｆの出力を発生する論理操作回路を有し、この論理操作
回路の出力Ｆと第１の論理回路の出力との論理和の出力
を前記の立上がりあるいは立下がりのタイミング信号と
して発生する第２の論理回路と、この第２の論理回路の
出力とｎ進カウンタの出力とを受けて比較データがｎ進
カウンタの値以下のとき及び以上のときのいずれか一方
に対応する期間の間、論理レベルで“1"或は“0"となる
PWM信号を発生するパルス発生回路とを備えるものであ
る。

［作用］このように、カウントアップ型のｎ進カウンタのカウン
ト値に対して通常使用されるIC化に適する一致検出回路
として、Ｃ＝Ａ＋の論理操作をしてＣの出力の論理積
を各桁対応に採る第１の論理回路の他に、さらに、ｎ進
カウンタの選択された桁のうちの最上位桁の出力の値Ｄ
と、比較データの最上位桁の値Ｅとについて、Ｆ＝Ｄ・
の論理操作をしてＦの出力を発生させ、これと第１の
論理回路の出力との論理和の出力を発生する第２の論理
回路を設けているので、前記のようなＣ＝Ａ＋の論理
操作の一致検出回路を用いても、最上位桁に対して比較
データ側を反転させて一致を採るＦ＝Ｄ・の論理操作
の補正回路が挿入され、これの出力がPWMの立上がりあ
るいは立下がりのタイミング信号として発生するので、
最上位桁の比較値が“10000…000"の値から低い側の“0
1000…000"の値になったときも一致信号が発生しつづけ
る。その結果、次の周期の一致信号を待つまでPWMパル
スの幅が延びることはない。すなわち、Ｆ＝Ｄ・の論
理操作により比較データに対してはその一致検出範囲を
最上位桁の一致検出に限定せずに、最上位桁の手前の桁
まで拡げてこの考案は一致検出を行っている。これによ
り一致検出信号の欠落する中間期間がほとんどなくな
り、途中で比較データの値が変化してもタイミングのず
れがほとんどなく一致検出信号を得ることができる。

その結果、PWM信号の欠落や連続が発生し難く、より正
確なPWM信号を生成することができ、かつ、回路素子が
少なくて済むので、IC化に適したPWM発生回路を実現で
きる。しかも、従来の一致検出回路と同様に集積率を低
下させないで済む。

［実施例］以下、この考案の一実施例について図面を参照して詳細
に説明する。

第１図は、この考案を適用した一実施例のPWM信号発生
回路のブロック図であり、第２図は、その動作のタイミ
ングチャートである。

第１図において、１は、PWM信号発生回路であって、２
は、そのPWMカウンタ、３は、その比較データ発生回
路、４は、そのＣ＝Ａ＋の論理操作をするアップカウ
ント型のカウンタに対する一致検出回路、５は、その補
正出力回路、そして、６は、PWM信号生成回路である。

ここで、PWMカウンタ２は、制御端子2aに起動信号を受
け、クロック端子（CK）2bに外部から供給されるクロッ
クをカウントし、それがｎ（ｎは２以上の整数）になっ
たとき一巡してゼロから再カウントをするｎ進のカウン
タである。その各桁のビット値は、この桁対応に設けら
れた一致検出回路４のそれぞれの２入力論理回路の一方
にビットパラレルに加えられる。なお、桁数は、後述す
る比較データ値等との関係で決定され、ここでは、説明
の都合上、選択する桁を連続する５桁とし、この５桁の
各桁（最上位桁FSC5、次の桁をFSC4、以下、FSC3,FSC2,
そして最下位桁FSC1とする）が一致検出回路の各桁対応
の論理回路に送出される。

比較データ発生回路３は、制御端子3aに制御信号或はモ
ータ等の回転機から得られる回転状態の検出信号を受け
て、それに対応するダジタルデータを発生してビットパ
ラレルに一致検出回路４の各桁に送出する。なお、この
出力は、PWMカウンタ２とは非同期で送出される。ま
た、ここでは、先の前記PWMカウンタ２の選択した桁に
対応して比較データ値を５桁のデータとし、この５桁の
各桁（最上位桁MSB、次の桁をD4、以下D3,D2、そして最
下位桁LSBとする）が一致検出回路４の前記のそれぞれ
の２入力論理回路の他方に加えられるものとする。

そこで、PWMカウンタ２の各桁の値をＡとし、比較デー
タ発生回路３の各桁の値をＢとすると、一致検出回路４
は、これら各桁の出力をそれぞれ受け、Ｃ＝Ａ＋の論
理操作出力Ｃを発生する各桁対応に設けられたNAND回路
＋インバータからなる、前記の２入力の論理回路41,42,
43,44,45と、これら論理回路の出力を受けるAND回路46
とから構成されている。

補正出力回路５は、PWMカウンタ２のFSC5の出力Ｄと比
較データ発生回路３のMSBの出力Ｅとを受け、Ｆ＝Ｄ・
の論理操作出力Ｆを発生するこれらの桁出力を受け
る、NAND回路＋インバータからなる論理回路51と、この
論理回路51の出力と前記AND回路46の出力を受けてこれ
らの論理和を採るOR回路52とから構成されていて、OR回
路52の出力が出力端子53を経てPWM生成回路６に送出さ
れる。

その結果、この出力端子53に補正された一致検出信号が
発生して、それがPWM生成回路６に入力され、この補正
された一致検出信号をラッチするPWM生成回路６がPWM信
号を出力端子７に発生する。

なお、PWM生成回路６は、一致検出回路４とPWMカウンタ
２の出力とを受けて、一致検出信号を所定のタイミング
でラッチし、PWMカウンタ２の値が“0"となったときか
ら補正された一致検出信号が発生（その最初の立上がり
時点）するまでの間“H"の信号を発生する。

以下、その動作について第２図のタイミングチャートに
従って説明する。

タイミングチャートの上部に示す波形がPWMカウンタ２
の各桁の出力波形であり、一致検出回路４の論理回路4
1,42,43,44,45にこれらがそれぞれ桁対応に入力され
る。この波形は、“H"が“1",“L"が“0"のデータに対
応している。また、図面左側に示すデータが比較データ
発生回路３から一致検出回路４に入力されるデータであ
って、それに続く右側の波形が出力端子53から得られる
補正された一致検出信号の波形である。

この波形に見るように、Ｃ＝Ａ＋の論理操作を行う論
理回路41,42,43,44,45の論理積では、比較データの桁の
値が“1"となっているPWMカウンタ２の対応する桁の値
のAND条件で“H"の波形が発生する。したがって、各比
較データに対する波形は実線で示すようになり、これが
AND回路46の出力として得られる。一方、Ｆ＝Ｄ・の
論理操作を行う論理回路51では、比較データのFSC5の値
が“0"となっているときのPWMカウンタ２のMSBの値が
“1"に対応する“H"の波形がそのまま発生し、これが点
線で示す状態となる。その結果、出力端子53には、これ
らの論理和が補正出力回路５の出力として現れ、それが
第２図で示す、点線と実線の和の出力波形である。

この波形図のMSBが“0"の状態の各出力波形に示される
ように、一致検出回路４が実線で示すような一致検出信
号を発生した場合には、一致検出回路４が“H"になって
から途中で“L"になる期間が長い。したがって、この
“L"の期間の間に比較データ発生回路３のデータが変化
した場合には、実線で示される状態では、次に一致検出
信号が出るまでのパルス間隔が長くなり、それまでに時
間がかかり、この間、波形の欠落が発生したり、波形が
連続したりする。

特に、このようなことが問題となるのは、比較データ値
が“10000"から“01111"に変わったときである。しか
も、VTRのモータの回転数の制御等でPWM発生回路を用い
る場合には、比較データ値がこのような値で入れ替わる
ことが多い。そのようなときには、制御出力電圧の変動
が大きくなり、安定した回転数の制御ができなくなる。

しかし、点線で示すように、補正出力回路５を設けるこ
とにより中間状態で比較データの変動が生じても一致検
出信号が“H"レベルに維持されているために安定したPW
Mパルスを発生することができる。

以上説明してきたが、この考案では、実施例で示した一
致検出回路をはじめとして各種の論理回路は、他の論理
で同様な論理を実現してもよいことはもちろんである。

また、ｎ進カウンタの桁位置は、初段から採る必要はな
く、途中の桁位置であっても連続して各桁が採られれば
よいことはもちろんである。

［考案の効果］以上の説明から理解できるように、この考案では、カウ
ントアップ型のｎ進カウンタのカウント値に対して通常
使用されるIC化に適する一致検出回路として、Ｃ＝Ａ＋
の論理操作をしてＣの出力の論理積を各桁対応に採る
第１の論理回路の他に、さらに、ｎ進カウンタの選択さ
れた桁のうちの最上位桁の出力の値Ｄと、比較データの
最上位桁の値Ｅとについて、Ｆ＝Ｄ・の論理操作をし
てＦの出力を発生させ、これと第１の論理回路の出力と
の論理和の出力を発生する第２の論理回路を設けている
ので、前記のようなＣ＝Ａ＋の論理操作の一致検出回
路を用いても、最上位桁に対して比較データ側を反転さ
せて一致を採るＦ＝Ｄ・の論理操作の補正回路が挿入
され、これの出力がPWMの立上がりあるいは立下がりの
タイミング信号として発生するので、最上位桁の比較値
が“10000…000"の値から低い側の“01000…000"の値に
なったときも一致信号が発生しつづける。その結果、次
の周期の一致信号を待つまでPWMパルスの幅が延びるこ
とはなく、一致検出信号の欠落する中間期間がほとんど
なくなり、途中で比較データの値が変化してもタイミン
グのずれがほとんどなく一致検出信号を得ることができ
る。

【図面の簡単な説明】

第１図は、この考案を適用した一実施例のパルス幅変調
信号発生回路のブロック図、第２図は、その動作のタイ
ミングチャート、第３図は、従来のパルス幅変調信号発
生回路の動作の一例の説明図である。１…PWM信号発生回路、２…PWMカウンタ、３…比較デー
タ発生回路、４…一致検出回路、５…補正出力回路、６
…PWM信号生成回路。

Claims

【実用新案登録請求の範囲】

【請求項１】クロックを受けてこれをカウントし、その
カウント値をカウントアップして循環するｎ進カウンタ
（ｎは２以上の整数）をPWM変調信号発生回路のデジタ
ル的に鋸歯状波を発生する回路として用い、外部からの
制御信号あるいは入力タイミング等の信号に応じて前記
カウンタに対する比較データをデジタル値で発生してこ
の比較データと前記ｎ進カウンタの値の一致検出するこ
とでデジタル的にPWMのパルス幅の立上がりあるいは立
下がりのタイミング信号を得てそれに応じたパルス幅の
パルスを発生するパルス幅変調信号発生回路において、
前記ｎ進カウンタの選択された連続する各桁に対応して
ビットパラレルに前記比較データを発生する比較データ
発生回路と、前記ｎ進カウンタの選択された連続する各
桁の値をＡとし、前記比較データ発生回路の前記各桁対
応のビット値をＢとしたときＣ＝Ａの論理操作をして
Ｃの出力を発生する論理操作回路を前記各桁対応に有し
ていてこれら論理操作回路の論理値の出力Ｃの論理積の
出力を発生する第１の論理回路と、前記ｎ進カウンタの
選択された桁のうちの最上位桁の出力の値をＤとし、前
記比較データ発生回路の最上位桁の出力の値をＥとした
ときＦ＝Ｄ・の論理操作をしてＦの出力を発生する論
理操作回路を有し、この論理操作回路の出力Ｆと第１の
論理回路の出力との論理和の出力を前記立上がりあるい
は立下がりのタイミング信号として発生する第２の論理
回路と、この第２の論理回路の出力と前記ｎ進カウンタ
の出力とを受けて前記比較データがｎ進カウンタの値以
下のとき及び以上のときのいずれか一方に対応する期間
の間、論理レベルで“1"或は“0"となるPWM信号を発生
するパルス発生回路とを備えることを特徴とするパルス
幅変調信号発生回路。