JPH0728745A - プロセッサバス使用のためのシステムおよび方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】外部メモリに接続されたマイクロプロセッサの
プロセッサ動作の能率を向上させる。 【構成】外部バス２２を介して外部メモリ２４に接続可
能なマイクロプロセッサにおいて、マイクロプロセッサ
が外部バス２２を使用してない間、内部メモリを用いて
マイクロプロセッサが動作することが許容される。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

【０００２】

【発明の分野】この発明はマイクロプロセッサアーキテ
クチャに関するものであり、かつさらに特定的には、マ
イクロプロセッサバス制御を果たすためのシステムおよ
び方法に関するものである。

【０００３】

【関連技術の説明】先行技術は、プロセッサ、システム
メモリならびに、プロセッサおよびシステムメモリを相
互接続するバスを含む、コンピュータを使用するシステ
ムを備えている。先行技術はまた、上記に述べたプロセ
ッサ、メモリおよびバスに加えて、［ダイレクトメモリ
アクセス（「ＤＭＡ」）制御装置のような］周辺装置を
含むコンピュータを使用するシステムを備えており、そ
の周辺装置はバスの制御を一時的に引き受けることによ
りシステムメモリにアクセスを行なう。

【０００４】これまでに開発された従来のコンピュータ
システムにおいて、プロセッサが周辺装置にバスの制御
を譲渡するまでずっと、プロセッサはバスの「マスタ」
として指名され、かつ（たとえば、システムメモリをア
クセスするため）バスの独占的な使用を許容される。そ
れゆえ、このように、システムメモリをアクセスする必
要がある周辺装置はプロセッサにバスの使用を要求しな
ければならなかった。もしプロセッサが周辺装置にバス
の使用を譲渡する用意ができると、プロセッサは一時的
な使用の譲渡を行なう。

【０００５】上記に記述されたタイプのシステムの欠点
および欠陥は、周辺装置がシステムバスの制御を有する
時間期間の間のプロセッサ動作の能率に関するものであ
る。これまで、プロセッサがバスの制御を有さなかった
時間期間の間、それは「ホールド」または「オフ」状態
であった。このように、システムバスの制御を有さない
とき、先行技術プロセッサは実際上まったく作業を行な
わない。

【０００６】上記で認められた欠点および欠陥は、（た
とえば、プロセッサが動作するためにシステムメモリを
アクセスしなければならないとき）システムバスなしに
プロセッサによって何も達成されない状況では理解可能
でありかつ許容可能であるかもしれないが、しかしこの
欠点および欠陥は、プロセッサがシステムバスを使用す
ることなしに有効な機能を達成することができる状況で
はシステム動作の能率を直接的に低下させる。

【０００７】後者のタイプの状況の主要な例は、プロセ
ッサが（たとえば、実際にプロセッサチップ上に）内部
メモリを有し、その内部メモリは内部バスを介してアク
セス可能であり、かつそこではプロセッサはいかなる外
部システムバスのどのような使用を要求することなしに
動作し得る場合である。

【０００８】

【発明の概要】この発明は、内部メモリおよび種々のサ
ブコンポーネントを含むマイクロプロセッサであって、
その種々のサブコンポーネントは外部バスの使用を有さ
ない時間の期間の間、内部メモリを用いてマイクロプロ
セッサが動作することを許容する、マイクロプロセッサ
を提供することにより、上記で議論された先行技術の短
所および欠陥を克服する。

【０００９】したがって、この発明の目的は、外部バス
が譲渡されたとき、必ずしもプロセッサに動作を一時的
に停止することを引起こすことのないプロセッサバスの
使用のための改良されたシステムおよび方法を提供する
ことである。

【００１０】この発明の目的はまた、増大されたシステ
ム性能を有するマイクロプロセッサアーキテクチャを提
供することである。

【００１１】さらにこの発明のもう１つの目的は、選択
的に能動化されまたは不能動化され得るプロセッサバス
の使用のための改良されたシステムおよび方法を提供す
ることである。

【００１２】この発明の他の目的、利点および新規の特
徴は、添付の図面を併せて参照されるとき、次の発明の
詳細な説明から明らかになるであろう。

【００１３】

【詳細な説明】図面を、より特定的には、図１を参照す
ると、この発明の譲受人によって製造される８０５１マ
イクロコントローラファミリーの一般的なアーキテクチ
ャの構造のブロック図が示される。マイクロコントロー
ラのこのファミリーの種々の局面は以下に直ちに論議さ
れる。この論議の目的は、この発明の教示が有効に応用
される環境を記述することであり、かつ先行技術マイク
ロコントローラの動作に関する一般的な背景を提供する
ことである。この論議は、この発明の範囲を制限するも
のとして意図されず、さらにまたいずれにしてもそのよ
うに解釈されるべきではない。

【００１４】図１を参照して、８０５１ファミリー製品
はＣＰＵ２、発振器およびタイミング回路４、リードオ
ンリメモリ／電気的にプログラム可能なリードオンリメ
モリ（「ＲＯＭ／ＥＰＲＯＭ」）６、ランダムアクセス
メモリ「ＲＡＭ」８、制御回路１０、タイマー／カウン
タ１２、プログラム可能なシリアルポート１４およびプ
ログラム可能なＩ／Ｏ１６を含むことが示される。

【００１５】すべての８０５１ファミリー装置はプログ
ラムメモリおよびデータメモリのために別々のアドレス
スペースを有する。プログラムメモリおよびデータメモ
リの論理的な分離は、データメモリが８ビットアドレス
によってアクセスされることを許容し、それは８ビット
ＣＰＵによりさらに急速にストアされかつ操作される。
それにもかかわらず、１６ビットデータメモリアドレス
は、種々の８０５１マイクロコントローラ装置において
種々の特殊なレジスタを通じても発生され得る。

【００１６】８０５１ファミリー製品において、プログ
ラムメモリは単に読出し可能であり、書込み不能であ
る。プログラムメモリの６４Ｋバイトまでが存在し得
る。データメモリはプログラムメモリとは別のアドレス
スペースを占める。６４Ｋバイトまでの外部ＲＡＭは、
外部データメモリスペースにおいてアドレスされ得る。
種々の８０５１ファミリー装置における外部データメモ
リの際に必要とされるような、読出し信号ＲＤ！（！は
反転記号を意味する）および書込み信号ＷＲ！を発生す
る。外部プログラムメモリおよび外部データメモリは、
ＲＤ！信号およびＰＳＥＮ！（プログラムストア能動
化）信号をＡＮＤゲートの入力に与えることおよび外部
プログラム／データメモリに対する読出しストローブと
してゲートの出力を使用することによって結合され得
る。

【００１７】発振器およびタイミング回路４は、内部ク
ロック発生器を駆動する発振器を含み、それはチップに
内部クロック動作する信号を与える。内部クロック動作
する信号は発振器周波数の半分であり、かつ内部位相、
状態およびマシンサイクルを規定する。マシンサイクル
は６状態（１２発振器期間）からなる。各状態は、その
間位相１クロックが活性化している、位相１ハーフ、お
よびその間位相２クロックが活性化している、位相２ハ
ーフに分割される。このように、マシンサイクルは１２
発振器期間からなる。各位相は１つの発振器期間継続す
る。各状態は２つの発振器期間継続する。典型的に、算
術的および論理的な演算が位相１の間に起こり、かつ内
部レジスタ間伝達は位相２の間に起こる。

【００１８】図１におけるプログラム可能な入力／出力
回路１４に接続して示される全４つのポートは双方向性
である。各ポートは（ＰＯからＰ３の特殊な機能レジス
タ）ラッチ、出力ドライバおよび入力バッファからな
る。ポート０およびポート２の出力ドライバ、ならびに
ポート０の入力バッファは、外部メモリへのアクセスに
おいて使用される。この応用において、ポート０は書込
まれるまたは読出されるバイトで時間多重化された外部
メモリアドレスの下位バイトを出力する。ポート２は、
アドレスが１６ビット幅であるとき、外部メモリアドレ
スの上位バイトを出力する。さもなくば、ポート２ピン
はＰ２特殊機能レジスタ（「ＳＦＲ」）の内容を放出し
続ける。全ポート３のピン（および、ある場合には、ポ
ート１ピンの２つ）は多機能的である。それらはポート
ピンであるのみならず、タイマ／カウンタ外部入力およ
びタイマ／カウンタ捕獲／再ロードトリガのような、種
々の特殊な機能を提供する。

【００１９】外部メモリにアクセスするのに関して、８
０５１ファミリーにおける外部メモリへアクセスする装
置は２つのタイプのものがあり、それらは外部プログラ
ムメモリにアクセスするものおよび外部データメモリに
アクセスするものである。外部プログラムメモリへのア
クセスは読出しストローブとして（プログラムストア可
能な）信号ＰＳＥＮ！を使用する。外部データメモリへ
のアクセスはメモリをストローブするのにＲＤ！（外部
データメモリ読出しストローブ）またはＷＲ！（外部デ
ータメモリ書込みストローブ）を使用する。外部プログ
ラムメモリからのフェッチは通常１６ビットアドレスを
使用する。外部データへのアドレスは１６ビットアドレ
スまたは８ビットアドレスのいずれかが使用可能であ
る。１６ビットアドレスが使用されるときはいつでも、
アドレスの上位バイトがポート２の上に出て、そこでは
読出しサイクルまたは書込みサイクルの期間にわたって
ホールドされる。ポート２ドライバが、１であるアドレ
スビットを放出している全体時間の間、強力なプルアッ
プを使用することが注目されるべきである。この時間の
間、（特殊な機能レジスタ）ポート２ラッチは１を含ま
なくてもよく、かつポート２ＳＦＲの内容は修正されな
い。もし外部メモリサイクルがもう１つの外部メモリサ
イクルによりただちに継続されないなら、ポート２ＳＦ
Ｒの修正されていない内容は次のサイクル内で再び現れ
るだろう。もし８ビットアドレスが使用されるなら、ポ
ート２ＳＦＲの内容は外部メモリサイクルの間中ポート
２ピンに残る。これはページングを容易にする。いかな
る場合においても、アドレスの下位バイトはポート０上
におけるデータバイトで時間多重化される。ＡＤＤＲ／
データ信号はポート０出力バッファにおいて２つの電界
効果トランジスタを駆動する。このように、このような
応用において、ポート０ピンは開放のドレイン出力では
なく、かつ外部プルアップを要求しない。（アドレスラ
ッチ可能な）信号ＡＬＥはアドレスバイトを捕獲し外部
ラッチ内へ伝達するのに使用される。アドレスバイトは
ＡＬＥが負に遷移したとき有効となる。その後書込みサ
イクルにおいて、書込まれるべきデータバイトは、ＷＲ
！が活性化される直前にポート０の上に現われ、かつＷ
Ｒ！が不活性化されるまでそのままである。読出しサイ
クルにおいて、入来バイトは、読出しストローブが不活
性化される直前にポート０で受容される。

【００２０】外部メモリへのどのようなアクセスの間
も、ＣＰＵ２は（特殊な機能レジスタ）ポート０ラッチ
にＯＦＦＨを書込み、このようにポート０ＳＦＲが保持
しているいかなる情報も削除する。

【００２１】外部プログラムメモリは２つの状態の下で
アクセスされ、（１）信号ＥＡ！が活性であるときは、
または（２）プログラムカウンタ（「ＰＣ」）がＯＦＦ
ＦＨ（あるファミリーナンバーに対しては１ＦＦＦＨ）
よりも大きい数を含んでいるときはいつでもアクセスさ
れる。これは、ＲＯＭがないバージョンのＥＡ！がロー
にワイヤされ、より下位な４Ｋ（または種々のファミリ
ーメンバーに対しては８Ｋ）プログラムされたバイトが
外部メモリからフェッチされることを要求する。ＣＰＵ
が外部プログラムメモリの外で実行されるとき、ポート
２の全８ビットは出力機能に専用され、かつ一般的な目
的Ｉ／Ｏに対して使用されなくてもよい。外部プログラ
ムフェッチの間、それらはＰＣの上位バイトを出力す
る。この時間の間、ポート２ドライバは１であるＰＣビ
ットを放出するため強力なプルアップを使用する。

【００２２】外部フェッチのための読出しストローブは
ＰＳＥＮ！であり、それは内部フェッチでは活性化され
ない。ＣＰＵが外部プログラムメモリにアクセスしてい
るとき、バイトフェッチが現行の命令に対して実際に必
要とされようとなかろうと、ＰＳＥＮ！は（移動キャリ
ービットまたは「ＭＯＶＸ」命令の間を除いて）各サイ
クルごとに二度活性化される。ＰＳＥＮ！が活性化され
るとき、そのタイミングはＲＤ！と同様ではない。ＡＬ
ＥおよびＲＤ！の活性および不活性を含んでいる、完全
なＲＤ！サイクルは１２発生器期間を有する。ＡＬＥお
よびＰＳＥＮ！の活性および不活性を含んでいる、完全
なＰＳＥＮ！サイクルは６発生器期間を有する。

【００２３】ＡＬＥの主な機能は、外部プログラムメモ
リからのフェッチの間、Ｐ０からのアドレスの下位バイ
トを外部ラッチにラッチするため、適切に時間決めされ
た信号を与えることである。その目的のため、ＡＬＥは
各マシンサイクルで二度活性化される。この活性化は、
サイクルがどの外部フェッチを含まないときさえ起こ
る。ＡＬＥパルスが生じない唯一の時間は、外部のデー
タメモリへのアクセスの間だけである。ＭＯＶＸ命令の
第２のサイクルの第１ＡＬＥは無い。したがって、外部
データメモリを使用しないどのようなシステムにおいて
も、ＡＬＥは発振器周波数の１／６の一定の割合で活性
化され、かつ外部クロッキングまたはタイミング目的の
ために使用され得る。

【００２４】いくつかの応用において、データをストア
するのに使用されている、同一の物理メモリからのプロ
グラムを実行することが望ましい。８０５１ファミリー
において、外部プログラムおよびデータメモリスペース
はＰＳＥＮ！およびＲＤ！を論理積にすること（ＡＮＤ
すること）により結合され得る。これら２つの信号のポ
ジティブ論理ＡＮＤは結合された物理メモリに対して使
用され得る、活性ローリードストローブを作出する。Ｐ
ＳＥＮ！サイクルはＲＤ！サイクルよりもより速いの
で、外部メモリはＰＳＥＮ！サイクルに適応するのには
十分な速さであることが必要とされる。

【００２５】８０５１ファミリー装置は２つの１６ビッ
トタイマ／カウンタレジスタ：タイマ０およびタイマ１
を有する。あるファミリーメンバーはまたさらにタイマ
２を有する。全てのこのようなタイマはタイマまたは事
象カウンタのいずれかとして動作するように構成され得
る。「タイマ」機能を実行しているとき、レジスタは各
マシンサイクルで増大される。このように、レジスタは
それをカウンティングマシンサイクルとみなし得る。マ
シンサイクルが１２発振器期間からなるので、カウント
レートは発振器周波数の１／１２である。「カウンタ」
機能を実行しているとき、レジスタは対応の外部入力ピ
ンＴ０、Ｔ１またはＴ２で１から０への遷移に応答して
増大される。この機能において、外部入力は、各マシン
サイクルの部分の間サンプルされる。サンプルは１つの
サイクルにおいてハイを示しかつ次のサイクルにおいて
ローを示すとき、カウントは増分される。新しいカウン
ト値は、遷移が検出されたサイクルに続くサイクルの一
部分の間、レジスタにおいて現われる。１から０への遷
移を認識するのに２マシンサイクル（２４発振器期間）
をとるため、最大カウントレートは発振器周波数の１／
２４である。外部入力信号のデューティサイクルに制限
は存在せず、しかし所与のレベルが変化する前に少なく
とも一度サンプルされることを確実にするため、少なく
とも１つの完全なマシンサイクルの間ホールドされるべ
きである。「タイマ」または「カウンタ」選択に加え
て、タイマ０およびタイマ１はそこから選択されるべき
４つの動作モードを有する。モード０にいずれかのタイ
マを設定することで、それは３２分割プリスケーラを有
する８ビットカウンタのように見える。モード１は、タ
イマレジスタが全１６ビットでランしているのを除い
て、モード０と同一である。モード２は自動再ロードを
有する８ビットカウンタとしてタイマレジスタを構成す
る。モード３におけるタイマは単にそのカウントをホー
ルドする。

【００２６】上記の背景を伴って、この発明の十分なお
よび完全な理解が可能となる。図２を参照すると、この
発明の譲受人により開発されてきた、新超高性能（「Ｕ
ＨＰ」）マイクロコントローラまたはマイクロプロセッ
サ２０の簡略化したブロック図が示される。マイクロプ
ロセッサ２０は多数の可能な応用を有し、その応用の１
つはＩＳＤＮテレホンチップ（「ＩＴＰ」）内への組み
込みを含む。以下の議論から理解されるように、マイク
ロプロセッサ２０は、これまで実現されてきたものより
実質的により高度な性能を有する、再設計された８０５
１タイプのプロセッサである。

【００２７】一般的に、この発明は、たとえば図２にお
いて示されるプロセッサ２０の外部バス２２のような外
部バスの所有権に対する要求にプロセッサがいかに関係
しまたは反応するかが示される。標準的にはバスの所有
権に対する要求は、図２におけるＤＭＡコントローラ２
４のような、ダイレクトメモリアクセス（「ＤＭＡ」）
コントローラから生じる。これが一般的な語において意
味することは、マイクロプロセッサに周辺のある装置
が、プロセッサにそのバスを使用しないようにまたはそ
のバスを譲渡するように要求し、それによってこの周辺
装置が時間期間の間そのバスのマスタになり得ることで
ある。

【００２８】当業者により通常理解されかつ評価される
ように、ダイレクトメモリアクセス制御の背景にある概
念は、ある周辺装置はシステムメモリにトークする必要
があり、かつそうするためにそれはシステムバスのマス
タ、一般にはマイクロプロセッサにバスを譲渡しかつあ
る時間期間の間マスタになることを許容するように要求
することである。これはバス要求信号およびバス譲渡信
号の２つの信号を使用することで行なわれ得る。その信
号はそれぞれ図２において参照数字２６および２８で表
わされる。たとえばＤＭＡコントローラ２４のような、
周辺装置は、効果的に、「どうかバスを譲渡してくださ
い」と言う、バス要求をマイクロプロセッサ２０（さら
に特定的には、マイクロプロセッサ２０のＣＰＵ部分３
０）に出すことができる。マイクロプロセッサ２０がバ
スを譲渡する用意ができたとき、それはバス譲渡信号を
アサートし、ＤＭＡコントローラ２４へのバス２２のア
クセスを伝達する。

【００２９】上記の関連の技術分野の説明において議論
されたように、先行技術の欠点は、マイクロプロセッサ
がそれらの外部バス（たとえば、ＤＭＡコントローラへ
のバス）をあきらめてしまったとき、これらのマイクロ
プロセッサがいかなる作業も行なうことを停止している
ことであった。このようなマイクロプロセッサはバスが
譲渡されるまで「ホールド状態」に効果的に移行され、
その時点でこれらのマイクロプロセッサは再び作業する
ことが可能となる。このような動作は、もしメモリがす
べて外部である（たとえば、もし全体のシステムが図２
において示される外部メモリ３２の形でのみメモリを有
する）ならば完全に意味をなす。この場合では、もしそ
れがその外部メモリにアクセスを得ることができないな
らば、関連のプロセッサはいかなる作業も行なえなかっ
た。

【００３０】ＵＨＰとして、このプロセッサの開発の一
部はプロセッサチップ上にメモリを物質的に組み込むこ
とを含んできた。この内部メモリは図２において示され
る、内部リードオンリメモリ（ＲＯＭ）３４および内部
ランダムアクセスメモリ（ＲＡＭ）３６として示され
る。このような構成で、マイクロプロセッサ（または、
より特定的には、ＣＰＵ３０）は、外部バス２２の使用
を有することなしに、その内部メモリ３４、３６にトー
クすることができる。同時に、ＤＭＡ機能は、ＤＭＡコ
ントローラ２４が外部メモリ３２にトークしている間、
プロセッサ２０が内部メモリ３４、３６から動作し続け
ることが可能であるように、外部バス２２および外部メ
モリ３２の使用が発生し得る。これはバス２２に対する
必要または使用に関して衝突が存在しないことから達成
され得る。

【００３１】この発明は、本質的に、上記に記述したよ
うなリソースの効果的な使用を許容するためのシステム
および方法を提供する。この発明の教示に従って、外部
バス２２の制御を要求するＤＭＡコントローラ２４また
は他の周辺装置は、バス要求信号（または「ホールド」
信号）を発生し、それは外部バス２２を制御しているプ
ロセッサ２０のＣＰＵ部分に伝達される。プロセッサ２
０が、外部バス２２の使用を終えて、ＤＭＡコントロー
ラ２４に戻し伝送されるバス譲渡（または「ホールド肯
定応答」信号）を発する。その後ＤＭＡコントローラ２
４は外部メモリ３２にアクセスするため外部バス２２の
使用を有する。他方、プロセッサ２０はそれが外部バス
にトークする必要がない限り、命令を実行し続けること
ができる。この期間の時間は、プロセッサ２０が内部メ
モリ３４および３６を含むので重要である。この発明の
構造および動作の教示に従って、プロセッサ２０は外部
バスを必要とするまでホールド状態にはならない。それ
はバスを譲渡してしまっているので、待機しなければな
らない、しかしそれは自動的に停止しない。

【００３２】さらに図２を参照すると、この発明を示し
た実施例はまたバスインターフェイスユニット３８を含
むことが理解されるだろう。このユニット３８は本質的
に、外部バス２２上にバスサイクルを発生するプロセッ
サ２０の内部の論理である。バスインターフェイスユニ
ット３８を止めるある種の制御信号が存在しなければな
らない。このような制御信号は（たとえば、部分的にラ
イン４４を介して）バス譲渡信号からなり得る。もしバ
スがある種類の周辺装置に譲渡されるなら、これがバス
インターフェイス３８を止める原因となる。

【００３３】さらに図３を参照して（ここで明瞭である
ためかつ便宜上から、図２において使用されたものと同
一の参照数字がこれら２つの図面において同様なまたは
類似の構成要素を示すのに使用される）、この発明の代
替の実施例がそこに示される。この実施例は発明能動化
／不能動化手段４０を含むことが示されてもよい。この
手段４０は、バスインターフェイスユニット３８とＣＰ
Ｕ３０との間に動作的に配置されることが示され得る。
この手段は発明を能動化すること、すなわち、それが作
業させるように可能化され得り、他方で、この手段は先
行技術プロセッサがそれらの外部バスの使用を有さない
とき、プロセッサ２０が作業するのを中止する先行技術
プロセッサのようにふるまうため不能動化され得る。こ
の手段は、発明の動作を選択しまたは非選択できるオプ
ションレジスタによって影響され得る。事実、レジスタ
におけるどのようなビットもプロセッサ２０内でこの発
明を能動化しまたは不能動化するように動作的に構成さ
れ得る。

【００３４】この発明が、内部メモリと、外部バスの使
用を有さないような時間期間の間、マイクロプロセッサ
がその内部メモリをもちいて動作することを許容する種
々のサブコンポーネントとを含む、マイクロプロセッサ
を提供することが前述より明らかにされるべきである。
このように、この発明は、増大したシステム性能を有す
るマイクロプロセッサアーキテクチャを提供する。

【００３５】明らかに、種々の修正および変形は前記の
教示を鑑みて可能である。したがって、前掲の特許請求
の範囲内で、この発明はここに特定的に記述されるのと
異なったやり方で実施されてもよい。

【図面の簡単な説明】

【図１】マイクロコントローラファミリーの一般的なア
ーキテクチャ構造のブロック図である。

【図２】この発明の教示に従うマイクロプロセッサシス
テムのブロック図である。

【図３】この発明の教示に従うマイクロプロセッサシス
テムの代替の実施例のブロック図である。

【符号の説明】

２０ マイクロプロセッサ ２２ 外部バス ２４ ＤＭＡコントローラ ２６ バス要求 ２８ バス譲渡 ３０ ＣＰＵ ３２ 外部メモリ ３４ 内部ＲＯＭ ３６ 内部ＲＡＭ ３８ バスインターフェイスユニット

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部バスにより外部メモリに動作的に接
   続可能なマイクロプロセッサであって、そのマイクロプ
   ロセッサは前記外部バスの使用を有してもよくまたは有
   さなくてもよく、前記マイクロプロセッサは、 内部メモリと、 前記マイクロプロセッサが前記外部バスの使用を有さな
   い時間期間の間、前記内部メモリを使用する前記マイク
   ロプロセッサの動作を許容するための手段とを含む、マ
   イクロプロセッサ。
2. 【請求項２】 中央処理装置と、前記中央処理装置およ
   び前記内部メモリを相互接続する内部バスとをさらに含
   む、請求項１に記載のマイクロプロセッサ。
3. 【請求項３】 前記内部メモリはリードオンリメモリを
   含む、請求項２に記載のマイクロプロセッサ。
4. 【請求項４】 前記内部メモリはランダムアクセスメモ
   リをさらに含む、請求項３に記載のマイクロプロセッ
   サ。
5. 【請求項５】 前記マイクロプロセッサが前記外部バス
   の使用を有さない時間期間の間、前記内部メモリを使用
   する前記マイクロプロセッサの動作を許容するための前
   記手段は、オプション的に能動化可能な手段である、請
   求項１に記載のマイクロプロセッサ。
6. 【請求項６】 前記オプション的に能動化可能な手段は
   オプションレジスタを含む、請求項５に記載のマイクロ
   プロセッサ。
7. 【請求項７】 外部バスが利用可能なとき、内部バスお
   よび外部バスを介して内部メモリまたは外部メモリのい
   ずれかを用いて前記マイクロコントローラを動作するス
   テップと、 前記外部バスが利用不可能なとき、内部バスを介して内
   部メモリを用いて前記マイクロコントローラを動作する
   ステップとを含む、マイクロコントローラ動作の方法。
8. 【請求項８】 内部メモリを用いて動作することはオプ
   ション的に選択可能である、請求項７に記載の方法。