JPH0728765A - プログラム・ダウンロード・モニタ回路 - Google Patents
プログラム・ダウンロード・モニタ回路Info
- Publication number
- JPH0728765A JPH0728765A JP5153484A JP15348493A JPH0728765A JP H0728765 A JPH0728765 A JP H0728765A JP 5153484 A JP5153484 A JP 5153484A JP 15348493 A JP15348493 A JP 15348493A JP H0728765 A JPH0728765 A JP H0728765A
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- JP
- Japan
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- program
- cpu system
- auxiliary
- systems
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- Pending
Links
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000011068 loading method Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 各ＣＰＵの動作確認が容易に判別できるプロ
グラム・ダウンロード・モニタ回路を提供する。 【構成】 初期設定時に、主ＣＰＵシステム１のＩＰＬ
ドライババッファメモリ３から、各補助ＣＰＵシステム
２1 〜２n に、順次プログラムローディングする。プロ
グラムは表示Ｉ／Ｏポート４を介して表示ドライバ回路
ブロック５を動作させて発光ダイオードLED を発光表示
させる。プログラムローディングが主ＣＰＵシステム１
あるいは各補助ＣＰＵシステム２1 〜２n が正常動作中
であり、かつ、プログラムを正常にローディングしてい
る場合は、発光ダイオードLED が点灯表示する。プログ
ラムを正常にダウンロードし、かつ、主ＣＰＵシステム
１あるいは補助ＣＰＵシステム２1 〜２n が正常なこと
を目視確認できる。不具合のある主ＣＰＵシステム１あ
るいは補助ＣＰＵシステム２1 〜２n を容易に判別でき
る。
グラム・ダウンロード・モニタ回路を提供する。 【構成】 初期設定時に、主ＣＰＵシステム１のＩＰＬ
ドライババッファメモリ３から、各補助ＣＰＵシステム
２1 〜２n に、順次プログラムローディングする。プロ
グラムは表示Ｉ／Ｏポート４を介して表示ドライバ回路
ブロック５を動作させて発光ダイオードLED を発光表示
させる。プログラムローディングが主ＣＰＵシステム１
あるいは各補助ＣＰＵシステム２1 〜２n が正常動作中
であり、かつ、プログラムを正常にローディングしてい
る場合は、発光ダイオードLED が点灯表示する。プログ
ラムを正常にダウンロードし、かつ、主ＣＰＵシステム
１あるいは補助ＣＰＵシステム２1 〜２n が正常なこと
を目視確認できる。不具合のある主ＣＰＵシステム１あ
るいは補助ＣＰＵシステム２1 〜２n を容易に判別でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、イニシャル・プログラ
ム・ローディングにて初期設定するＣＰＵシステムのプ
ログラム・ダウンロード・モニタ回路に関する。
ム・ローディングにて初期設定するＣＰＵシステムのプ
ログラム・ダウンロード・モニタ回路に関する。
【０００２】
【従来の技術】従来、主（上位）ＣＰＵシステムブロッ
ク（以下、主ＣＰＵシステムという）に複数の補助（下
位）ＣＰＵシステムブロック（以下、補助ＣＰＵシステ
ムという）を接続し、この主ＣＰＵシステムにおけるメ
インルーチンの初期設定時に、たとえば、サブルーチン
を複数の補助ＣＰＵシステムに主ＣＰＵシステムからプ
ログラムをローディングするイニシャル・プログラム・
ローディング方式がある。
ク（以下、主ＣＰＵシステムという）に複数の補助（下
位）ＣＰＵシステムブロック（以下、補助ＣＰＵシステ
ムという）を接続し、この主ＣＰＵシステムにおけるメ
インルーチンの初期設定時に、たとえば、サブルーチン
を複数の補助ＣＰＵシステムに主ＣＰＵシステムからプ
ログラムをローディングするイニシャル・プログラム・
ローディング方式がある。
【０００３】
【発明が解決しようとする課題】しかしながら、イニシ
ャル・プログラム・ローディング方式の場合、主ＣＰＵ
システムから補助ＣＰＵシステムにローディングをする
際に、各補助ＣＰＵシステムに確実にプログラムがロー
ディングされている、あるいは、各補助ＣＰＵシステム
が確実に動作しているかを電気的に調査しなければなら
ず、動作の確認作業が容易にできない問題を有してい
る。
ャル・プログラム・ローディング方式の場合、主ＣＰＵ
システムから補助ＣＰＵシステムにローディングをする
際に、各補助ＣＰＵシステムに確実にプログラムがロー
ディングされている、あるいは、各補助ＣＰＵシステム
が確実に動作しているかを電気的に調査しなければなら
ず、動作の確認作業が容易にできない問題を有してい
る。
【０００４】本発明は、上記問題点に鑑みなされたもの
で、各ＣＰＵシステムの動作を容易に確認できるプログ
ラム・ダウンロード・モニタ回路を提供することを目的
とする。
で、各ＣＰＵシステムの動作を容易に確認できるプログ
ラム・ダウンロード・モニタ回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明のプログラム・ダ
ウンロード・モニタ回路は、複数のＣＰＵシステムを有
してイニシャル・プログラム・ローディングにてプログ
ラムを初期設定するプログラム・ダウンロード・モニタ
回路において、前記各ＣＰＵシステムにそれぞれ動作表
示を行なう報知回路を接続するとともに、前記プログラ
ムに前記報知回路を駆動する内容を含め、前記各ＣＰＵ
システムのプログラムローディング時に前記各報知回路
を駆動するものである。
ウンロード・モニタ回路は、複数のＣＰＵシステムを有
してイニシャル・プログラム・ローディングにてプログ
ラムを初期設定するプログラム・ダウンロード・モニタ
回路において、前記各ＣＰＵシステムにそれぞれ動作表
示を行なう報知回路を接続するとともに、前記プログラ
ムに前記報知回路を駆動する内容を含め、前記各ＣＰＵ
システムのプログラムローディング時に前記各報知回路
を駆動するものである。
【０００６】
【作用】本発明は、各ＣＰＵシステムにそれぞれ動作表
示を行なう報知回路を接続するとともに、プログラムに
報知回路を駆動する内容を含め、イニシャル・プログラ
ム・ローディングで各ＣＰＵシステムのプログラムロー
ディング時に、ＣＰＵシステムに確実にプログラムロー
ディングされるとともにＣＰＵシステムが正常であれ
ば、報知回路が駆動するため、ＣＰＵシステムの動作を
確実に知ることができる。
示を行なう報知回路を接続するとともに、プログラムに
報知回路を駆動する内容を含め、イニシャル・プログラ
ム・ローディングで各ＣＰＵシステムのプログラムロー
ディング時に、ＣＰＵシステムに確実にプログラムロー
ディングされるとともにＣＰＵシステムが正常であれ
ば、報知回路が駆動するため、ＣＰＵシステムの動作を
確実に知ることができる。
【０００７】
【実施例】以下、本発明のプログラム・ダウンロード・
モニタ回路の一実施例を図面を参照して説明する。
モニタ回路の一実施例を図面を参照して説明する。
【０００８】図２に示すように、主ＣＰＵシステム１
に、補助ＣＰＵシステム２1 〜２n が順次直列状態に配
置され、また、主ＣＰＵシステム１には、初期設定時に
補助ＣＰＵシステム２1 〜２n にプログラムをローディ
ングするイニシャル・プログラム・ローディング（以
下、ＩＰＬと略称する）ドライババッファメモリ３が接
続されている。さらに、このＩＰＬドライババッファメ
モリ３には、設定時に表示の動作制御を行なうサブルー
チンが追加されている。
に、補助ＣＰＵシステム２1 〜２n が順次直列状態に配
置され、また、主ＣＰＵシステム１には、初期設定時に
補助ＣＰＵシステム２1 〜２n にプログラムをローディ
ングするイニシャル・プログラム・ローディング（以
下、ＩＰＬと略称する）ドライババッファメモリ３が接
続されている。さらに、このＩＰＬドライババッファメ
モリ３には、設定時に表示の動作制御を行なうサブルー
チンが追加されている。
【０００９】そして、主ＣＰＵシステム１および補助Ｃ
ＰＵシステム２1 〜２n には、図１に示すように、表示
Ｉ／Ｏポート４が接続され、この表示Ｉ／Ｏポート４に
は、表示ドライバ回路ブロック５を介して報知回路を構
成する発光ダイオードLED および抵抗Ｒの直列回路が接
続されている。なお、表示Ｉ／Ｏポート４は、電源投入
時などシステムリセットされた際のデフォルト状態では
ポートはオフし、発光ダイオードLED を消灯状態を維持
させる。
ＰＵシステム２1 〜２n には、図１に示すように、表示
Ｉ／Ｏポート４が接続され、この表示Ｉ／Ｏポート４に
は、表示ドライバ回路ブロック５を介して報知回路を構
成する発光ダイオードLED および抵抗Ｒの直列回路が接
続されている。なお、表示Ｉ／Ｏポート４は、電源投入
時などシステムリセットされた際のデフォルト状態では
ポートはオフし、発光ダイオードLED を消灯状態を維持
させる。
【００１０】そして、初期設定時には、主ＣＰＵシステ
ム１のＩＰＬドライババッファメモリ３から、各補助Ｃ
ＰＵシステム２1 〜２n に、順次あるいは同時にプログ
ラムローディングを行なう。また、このプログラムは表
示Ｉ／Ｏポート４を介して、表示ドライバ回路ブロック
５が作動されて発光ダイオードLED が点灯し発光され
る。
ム１のＩＰＬドライババッファメモリ３から、各補助Ｃ
ＰＵシステム２1 〜２n に、順次あるいは同時にプログ
ラムローディングを行なう。また、このプログラムは表
示Ｉ／Ｏポート４を介して、表示ドライバ回路ブロック
５が作動されて発光ダイオードLED が点灯し発光され
る。
【００１１】したがって、プログラムローディングされ
る主ＣＰＵシステム１あるいは各補助ＣＰＵシステム２
1 〜２n が正常動作中であり、かつ、プログラムが正常
にローディングされている場合は、発光ダイオードLED
が発光表示するので、プログラムが正常にダウンロード
され、かつ、主ＣＰＵシステム１あるいは各補助ＣＰＵ
システム２1 〜２n が正常動作中であることを目視確認
できる。そこで、不具合のある主ＣＰＵシステム１ある
いは各補助ＣＰＵシステム２1 〜２n を目視状態で容易
に判別することができる。
る主ＣＰＵシステム１あるいは各補助ＣＰＵシステム２
1 〜２n が正常動作中であり、かつ、プログラムが正常
にローディングされている場合は、発光ダイオードLED
が発光表示するので、プログラムが正常にダウンロード
され、かつ、主ＣＰＵシステム１あるいは各補助ＣＰＵ
システム２1 〜２n が正常動作中であることを目視確認
できる。そこで、不具合のある主ＣＰＵシステム１ある
いは各補助ＣＰＵシステム２1 〜２n を目視状態で容易
に判別することができる。
【００１２】また、電源投入時などシステムリセットさ
れたデフォルト状態では、表示Ｉ／Ｏポート４はオフ
し、発光ダイオードLED は消灯状態になるので、誤認を
防止できる。
れたデフォルト状態では、表示Ｉ／Ｏポート４はオフ
し、発光ダイオードLED は消灯状態になるので、誤認を
防止できる。
【００１３】さらに、主ＣＰＵシステム１および各補助
ＣＰＵシステム２1 〜２n にそれぞれ順次プログラムロ
ーディングされる毎に、それぞれ対応する発光ダイオー
ドLED が点灯表示するので、主ＣＰＵシステム１および
補助ＣＰＵシステム２1 〜２n の動作確認の目安にな
る。
ＣＰＵシステム２1 〜２n にそれぞれ順次プログラムロ
ーディングされる毎に、それぞれ対応する発光ダイオー
ドLED が点灯表示するので、主ＣＰＵシステム１および
補助ＣＰＵシステム２1 〜２n の動作確認の目安にな
る。
【００１４】なお、各補助ＣＰＵシステム２1 〜２
n は、図２に示すように、直列的に配設するものに限ら
ず、図３に示すように、並列的に配設しても同様に動作
表示することができる。そして、この場合にも、各補助
ＣＰＵシステム２1 〜２n に順次あるいは、同時にプロ
グラムローディングしてもよい。
n は、図２に示すように、直列的に配設するものに限ら
ず、図３に示すように、並列的に配設しても同様に動作
表示することができる。そして、この場合にも、各補助
ＣＰＵシステム２1 〜２n に順次あるいは、同時にプロ
グラムローディングしてもよい。
【００１５】
【発明の効果】本発明のプログラム・ダウンロード・モ
ニタ回路によれば、ＩＰＬで各ＣＰＵシステムにプログ
ラムをローディングする際に、ＣＰＵシステムに確実に
プログラムローディングされるとともにＣＰＵシステム
が正常であれば、を介して報知回路が駆動するため、各
ＣＰＵシステムの正常および異常の動作を確実に判別す
ることができる。
ニタ回路によれば、ＩＰＬで各ＣＰＵシステムにプログ
ラムをローディングする際に、ＣＰＵシステムに確実に
プログラムローディングされるとともにＣＰＵシステム
が正常であれば、を介して報知回路が駆動するため、各
ＣＰＵシステムの正常および異常の動作を確実に判別す
ることができる。
【図１】本発明のプログラム・ダウンロード・モニタ回
路の一実施例の主ＣＰＵシステムおよび各補助ＣＰＵシ
ステム以降の電気的接続を示すブロック図である。
路の一実施例の主ＣＰＵシステムおよび各補助ＣＰＵシ
ステム以降の電気的接続を示すブロック図である。
【図２】同上主ＣＰＵシステムおよび補助ＣＰＵシステ
ムの電気的接続を示すブロック図である。
ムの電気的接続を示すブロック図である。
【図３】同上他の実施例の主ＣＰＵシステムおよび補助
ＣＰＵシステムの電気的接続を示すブロック図である。
ＣＰＵシステムの電気的接続を示すブロック図である。
１ 主ＣＰＵシステムブロック ２1 〜２n 補助ＣＰＵシステムブロック LED 報知回路としての発光ダイオード
Claims (1)
- 【請求項１】 複数のＣＰＵシステムを有してイニシャ
ル・プログラム・ローディングにてプログラムを初期設
定するプログラム・ダウンロード・モニタ回路におい
て、 前記各ＣＰＵシステムにそれぞれ動作表示を行なう報知
回路を接続するとともに、前記プログラムに前記報知回
路を駆動する内容を含め、 前記各ＣＰＵシステムのプログラムローディング時に前
記各報知回路を駆動することを特徴とするプログラム・
ダウンロード・モニタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153484A JPH0728765A (ja) | 1993-06-24 | 1993-06-24 | プログラム・ダウンロード・モニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153484A JPH0728765A (ja) | 1993-06-24 | 1993-06-24 | プログラム・ダウンロード・モニタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728765A true JPH0728765A (ja) | 1995-01-31 |
Family
ID=15563587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153484A Pending JPH0728765A (ja) | 1993-06-24 | 1993-06-24 | プログラム・ダウンロード・モニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728765A (ja) |
-
1993
- 1993-06-24 JP JP5153484A patent/JPH0728765A/ja active Pending
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