JPH07288327A - Ｓｒａｍ負荷ｔｆｔの形成方法 - Google Patents
Ｓｒａｍ負荷ｔｆｔの形成方法Info
- Publication number
- JPH07288327A JPH07288327A JP6078254A JP7825494A JPH07288327A JP H07288327 A JPH07288327 A JP H07288327A JP 6078254 A JP6078254 A JP 6078254A JP 7825494 A JP7825494 A JP 7825494A JP H07288327 A JPH07288327 A JP H07288327A
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- Japan
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- film
- forming
- polysilicon film
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- polysilicon
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Abstract
(57)【要約】
【目的】 ＳＲＡＭ負荷ＴＦＴのチャネル領域を確実に
水素化し、工程数を増やすことなくＬＤＤ構造を形成す
る方法を提供する。 【構成】 ポリシリコン膜１４上にＳｉＯＮ：Ｈ系の水
素供給膜１５を形成し、この水素供給膜１５の側壁をテ
ーパ面１５Ａに形成することにより、ＬＤＤ領域のイオ
ン注入をセルフアラインで行うことができるようにな
る。また、水素供給膜１５から直接ポリシリコン膜１４
のチャネル領域１４Ｃへ水素を拡散させることができる
ため、チャネル領域１４Ｃの水素化を確実に行うことが
可能となる。このため、ＴＦＴ特性の劣化を防止する効
果を奏する。
水素化し、工程数を増やすことなくＬＤＤ構造を形成す
る方法を提供する。 【構成】 ポリシリコン膜１４上にＳｉＯＮ：Ｈ系の水
素供給膜１５を形成し、この水素供給膜１５の側壁をテ
ーパ面１５Ａに形成することにより、ＬＤＤ領域のイオ
ン注入をセルフアラインで行うことができるようにな
る。また、水素供給膜１５から直接ポリシリコン膜１４
のチャネル領域１４Ｃへ水素を拡散させることができる
ため、チャネル領域１４Ｃの水素化を確実に行うことが
可能となる。このため、ＴＦＴ特性の劣化を防止する効
果を奏する。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＲＡＭ負荷ＴＦＴ
の形成方法に関し、さらに詳しくは、ポリシリコン膜の
チャネル領域の水素化を図り、特性劣化を防止したＳＲ
ＡＭの製造方法に関する。
の形成方法に関し、さらに詳しくは、ポリシリコン膜の
チャネル領域の水素化を図り、特性劣化を防止したＳＲ
ＡＭの製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
ＳＲＡＭ（static random access memory）のメモリセ
ルには従来用いられてきた高抵抗ポリシリコン負荷型メ
モリセル（高抵抗負荷型セル）に変えて、ポリシリコン
ＴＦＴ（thin film transistor）負荷メモリセルが採用
されている。これは、ポリシリコンＴＦＴ負荷型セルが
今後の微細プロセス技術を用いた高集積ＣＭＯＳ ＳＲ
ＡＭにおいて、優れた情報保持特性、強いソフトエラー
耐性、優れた低電圧動作特性、及び超低待機電流特性を
実現するために不可欠なメモリセル技術と考えられてい
るからである。
ＳＲＡＭ（static random access memory）のメモリセ
ルには従来用いられてきた高抵抗ポリシリコン負荷型メ
モリセル（高抵抗負荷型セル）に変えて、ポリシリコン
ＴＦＴ（thin film transistor）負荷メモリセルが採用
されている。これは、ポリシリコンＴＦＴ負荷型セルが
今後の微細プロセス技術を用いた高集積ＣＭＯＳ ＳＲ
ＡＭにおいて、優れた情報保持特性、強いソフトエラー
耐性、優れた低電圧動作特性、及び超低待機電流特性を
実現するために不可欠なメモリセル技術と考えられてい
るからである。
【０００３】ＳＲＡＭの負荷素子としてのＴＦＴは、ボ
トムゲート型であり、図４に示すように、ゲート１の上
にポリシリコン膜２が形成され。このポリシリコン膜２
のチャネル上方にビット線（Ａｌ配線）３が走るように
設計されている。このビット線３（特にＡｌの下地のバ
リアメタル）があるためその遮蔽効果によって、その後
プラズマＣＶＤによって形成されるシリコンナイトライ
ド（以下Ｐ−ＳｉＮという）のシンター工程において、
Ｐ−ＳｉＮから脱離する水素がＴＦＴチャネルに入り込
む割合が少なくなり、ポリシリコン中のトラップを不活
性化することができずＴＦＴ特性を劣化させる問題があ
った。このようなＴＦＴ特性の劣化は、ＢＴ変動に対し
ては有効であるが、６４ＭＳＲＡＭ世代では、電源電圧
が２．５Ｖと小さくなり、ＢＴ特性の劣化は情報保持特
性や、セルの安定性を劣化させてしまうため、大きな問
題となっていた。
トムゲート型であり、図４に示すように、ゲート１の上
にポリシリコン膜２が形成され。このポリシリコン膜２
のチャネル上方にビット線（Ａｌ配線）３が走るように
設計されている。このビット線３（特にＡｌの下地のバ
リアメタル）があるためその遮蔽効果によって、その後
プラズマＣＶＤによって形成されるシリコンナイトライ
ド（以下Ｐ−ＳｉＮという）のシンター工程において、
Ｐ−ＳｉＮから脱離する水素がＴＦＴチャネルに入り込
む割合が少なくなり、ポリシリコン中のトラップを不活
性化することができずＴＦＴ特性を劣化させる問題があ
った。このようなＴＦＴ特性の劣化は、ＢＴ変動に対し
ては有効であるが、６４ＭＳＲＡＭ世代では、電源電圧
が２．５Ｖと小さくなり、ＢＴ特性の劣化は情報保持特
性や、セルの安定性を劣化させてしまうため、大きな問
題となっていた。
【０００４】この発明が解決しようとする課題は、低い
電源電圧に対してＴＦＴ特性の改善が行えるＳＲＡＭ負
荷ＴＦＴの形成方法を得るには、どのような手段を講じ
ればよいかという点にある。
電源電圧に対してＴＦＴ特性の改善が行えるＳＲＡＭ負
荷ＴＦＴの形成方法を得るには、どのような手段を講じ
ればよいかという点にある。
【０００５】
【課題を解決するための手段】そこで、この発明は、半
導体基体上にゲート電極を形成した後、該ゲート電極上
にゲート酸化膜を介してポリシリコン膜を形成し、該ポ
リシリコン膜にソース・ドレインを形成した後、層間絶
縁膜を介して該ポリシリコン膜のチャネル領域上にメタ
ル配線を形成するＳＲＡＭ負荷ＴＦＴの形成方法におい
て、前記ポリシリコン膜を形成した後、該ポリシリコン
膜上にＳｉＯＮ：Ｈ系の水素供給膜を形成し、該水素供
給膜上にレジストをパターニングしてこのレジストをエ
ッチングマスクとして用いて、該ポリシリコン膜が露出
するまで、該水素供給膜を側壁がテーパ状となるように
等方性エッチングし、該レジストを注入マスクとして不
純物をイオン注入して該ポリシリコン膜にソース・ドレ
インを形成し、次に該レジストを除去した後にイオン注
入を行って、該ポリシリコン膜にＬＤＤ領域を形成する
ことを、その解決手段としている。また、前記等方性エ
ッチングはウェットエッチングであり、前記ＬＤＤ領域
を形成した後、アニールを行うことを特徴とする。
導体基体上にゲート電極を形成した後、該ゲート電極上
にゲート酸化膜を介してポリシリコン膜を形成し、該ポ
リシリコン膜にソース・ドレインを形成した後、層間絶
縁膜を介して該ポリシリコン膜のチャネル領域上にメタ
ル配線を形成するＳＲＡＭ負荷ＴＦＴの形成方法におい
て、前記ポリシリコン膜を形成した後、該ポリシリコン
膜上にＳｉＯＮ：Ｈ系の水素供給膜を形成し、該水素供
給膜上にレジストをパターニングしてこのレジストをエ
ッチングマスクとして用いて、該ポリシリコン膜が露出
するまで、該水素供給膜を側壁がテーパ状となるように
等方性エッチングし、該レジストを注入マスクとして不
純物をイオン注入して該ポリシリコン膜にソース・ドレ
インを形成し、次に該レジストを除去した後にイオン注
入を行って、該ポリシリコン膜にＬＤＤ領域を形成する
ことを、その解決手段としている。また、前記等方性エ
ッチングはウェットエッチングであり、前記ＬＤＤ領域
を形成した後、アニールを行うことを特徴とする。
【０００６】
【作用】この発明においては、ポリシリコン膜にイオン
注入をするための注入マスクを形成するのに、１回のリ
ソグラフィー工程を行えばよく、工程を増やすことなく
イオン注入が行えると共に、水素供給膜の側壁にテーパ
部を形成しておくため、このテーパ部からポリシリコン
膜にＬＤＤ領域を形成するためのイオン注入が可能とな
る。このようなＬＤＤ構造とすることにより、リーク電
流やオン電流を、単なるオフセット構造に比べて改善す
る作用がある。また、ポリシリコン膜のチャネル上に直
接水素供給源があるため、ＳＲＡＭで問題になる、ビッ
ト線による水素化阻害作用があるのにかかわらず、特性
劣化を防止する作用を奏する。
注入をするための注入マスクを形成するのに、１回のリ
ソグラフィー工程を行えばよく、工程を増やすことなく
イオン注入が行えると共に、水素供給膜の側壁にテーパ
部を形成しておくため、このテーパ部からポリシリコン
膜にＬＤＤ領域を形成するためのイオン注入が可能とな
る。このようなＬＤＤ構造とすることにより、リーク電
流やオン電流を、単なるオフセット構造に比べて改善す
る作用がある。また、ポリシリコン膜のチャネル上に直
接水素供給源があるため、ＳＲＡＭで問題になる、ビッ
ト線による水素化阻害作用があるのにかかわらず、特性
劣化を防止する作用を奏する。
【０００７】
【実施例】以下、この発明に係るＳＲＡＭ負荷ＴＦＴの
形成方法の詳細を図面に示す実施例に基づいて説明す
る。なお、図１〜図３は、本発明の実施例に係るＴＦＴ
及びその上方のビット線等の形成工程を示す要部断面図
である。
形成方法の詳細を図面に示す実施例に基づいて説明す
る。なお、図１〜図３は、本発明の実施例に係るＴＦＴ
及びその上方のビット線等の形成工程を示す要部断面図
である。
【０００８】まず、本実施例では、図１（Ａ）に示すよ
うに、半導体基板にＳＲＡＭを構成する所定の素子を作
り込んで絶縁膜等を形成した基体１１の上にＰ型のポリ
シリコン膜を例えば５０ｎｍの膜厚に堆積させた後、こ
のポリシリコン膜をパターニングしてゲート電極１２を
形成する。次に、ＬＰ−ＣＶＤ法にてＴＥＯＳ膜を全面
に堆積させてゲート酸化膜１３を形成する。なお、本実
施例では、このゲート酸化膜１３の膜厚を４０ｎｍに設
定した。次に、同図（Ａ）に示すように、全面にポリシ
リコン膜１４を膜厚が３０ｎｍ程度になるように形成す
る。このポリシリコン膜１４は、５５０℃の条件で形成
したアモルファスシリコンを６００℃，３０時間の条件
で固相成長させてポリシリコンに結晶化したものであ
る。そして、このポリシリコン膜１４を従来と同様の形
状（図４のポリシリコン膜２と同様の形状）にパターニ
ングする。その後、ＳｉＨ4とＮ2ＯとをＣＶＤガスとし
て用いるプラズマＣＶＤ法により、ＳｉＯＮ：Ｈ系の水
素供給膜１５を全面に形成する。この水素供給膜１５
は、堆積温度が３００〜３５０℃の条件で膜厚１００ｎ
ｍ程度に堆積させる。
うに、半導体基板にＳＲＡＭを構成する所定の素子を作
り込んで絶縁膜等を形成した基体１１の上にＰ型のポリ
シリコン膜を例えば５０ｎｍの膜厚に堆積させた後、こ
のポリシリコン膜をパターニングしてゲート電極１２を
形成する。次に、ＬＰ−ＣＶＤ法にてＴＥＯＳ膜を全面
に堆積させてゲート酸化膜１３を形成する。なお、本実
施例では、このゲート酸化膜１３の膜厚を４０ｎｍに設
定した。次に、同図（Ａ）に示すように、全面にポリシ
リコン膜１４を膜厚が３０ｎｍ程度になるように形成す
る。このポリシリコン膜１４は、５５０℃の条件で形成
したアモルファスシリコンを６００℃，３０時間の条件
で固相成長させてポリシリコンに結晶化したものであ
る。そして、このポリシリコン膜１４を従来と同様の形
状（図４のポリシリコン膜２と同様の形状）にパターニ
ングする。その後、ＳｉＨ4とＮ2ＯとをＣＶＤガスとし
て用いるプラズマＣＶＤ法により、ＳｉＯＮ：Ｈ系の水
素供給膜１５を全面に形成する。この水素供給膜１５
は、堆積温度が３００〜３５０℃の条件で膜厚１００ｎ
ｍ程度に堆積させる。
【０００９】次に、水素供給膜１５の上にレジストを塗
布し、露光・現像を行って、図１（Ｂ）に示すようなレ
ジストマスク１６をパターニングする。なお、このレジ
ストマスク１６はポリシリコン膜１４にソース・ドレイ
ンを形成するためのイオン注入のマスクとなるものであ
り、ゲート電極１２の上方に位置するように形成する。
その後、ウェットエッチング（例えば、水：フッ酸＝２
００：５のライトエッチ）を行って、図１（Ｂ）に示す
ように、レジストマスク１６の下に水素供給膜１５がア
ンダーカットを生じるように形成する。このように加工
された水素供給膜１５の側壁は、同図（Ｂ）に示すよう
にテーパ面１５Ａとなる。この水素供給膜１５の断面は
略台形状となり、この台形の下底の長さはレジストマス
ク１６の幅寸法と等しくなるように設定する。続いて、
図１（Ｃ）に示すように、レジストマスク１６を注入マ
スクとして用いて、ポリシリコン膜１４に二フッ化ホウ
素（ＢＦ2）をイオン注入してソース・ドレイン領域１
４Ａを形成する。このイオン注入の条件は、注入エネル
ギーが２０ＫｅＶで、ドーズ量が１×１０15／ｃｍ2に
なるように設定した。次に、図２（Ａ）に示すように、
レジストマスク１６を剥離した後、再度ＢＦ2のイオン
注入を行い、ＬＤＤ領域１４Ｂを形成する。このイオン
注入は、ＬＤＤ領域を形成する目的で行うため、ソース
・ドレイン領域１４Ａのイオン注入のドーズ量より低く
設定する（１×１０13／ｃｍ2）。なお、注入エネルギ
ーは、２０ＫｅＶで同様である。本実施例では、１回の
リソグラフィー工程だけでＬＤＤ領域１４Ｂがセルフア
ラインに形成できる。これは、水素供給膜１５の側壁が
テーパ面１５Ａであるため膜厚が薄くなっており、注入
イオンが通過できるからである。このため、ＬＤＤ長の
変動がなく、特性のバラツキを未然に防止することがで
きる。また、工程数が少なくてよいため、コストを低減
することが可能となる。
布し、露光・現像を行って、図１（Ｂ）に示すようなレ
ジストマスク１６をパターニングする。なお、このレジ
ストマスク１６はポリシリコン膜１４にソース・ドレイ
ンを形成するためのイオン注入のマスクとなるものであ
り、ゲート電極１２の上方に位置するように形成する。
その後、ウェットエッチング（例えば、水：フッ酸＝２
００：５のライトエッチ）を行って、図１（Ｂ）に示す
ように、レジストマスク１６の下に水素供給膜１５がア
ンダーカットを生じるように形成する。このように加工
された水素供給膜１５の側壁は、同図（Ｂ）に示すよう
にテーパ面１５Ａとなる。この水素供給膜１５の断面は
略台形状となり、この台形の下底の長さはレジストマス
ク１６の幅寸法と等しくなるように設定する。続いて、
図１（Ｃ）に示すように、レジストマスク１６を注入マ
スクとして用いて、ポリシリコン膜１４に二フッ化ホウ
素（ＢＦ2）をイオン注入してソース・ドレイン領域１
４Ａを形成する。このイオン注入の条件は、注入エネル
ギーが２０ＫｅＶで、ドーズ量が１×１０15／ｃｍ2に
なるように設定した。次に、図２（Ａ）に示すように、
レジストマスク１６を剥離した後、再度ＢＦ2のイオン
注入を行い、ＬＤＤ領域１４Ｂを形成する。このイオン
注入は、ＬＤＤ領域を形成する目的で行うため、ソース
・ドレイン領域１４Ａのイオン注入のドーズ量より低く
設定する（１×１０13／ｃｍ2）。なお、注入エネルギ
ーは、２０ＫｅＶで同様である。本実施例では、１回の
リソグラフィー工程だけでＬＤＤ領域１４Ｂがセルフア
ラインに形成できる。これは、水素供給膜１５の側壁が
テーパ面１５Ａであるため膜厚が薄くなっており、注入
イオンが通過できるからである。このため、ＬＤＤ長の
変動がなく、特性のバラツキを未然に防止することがで
きる。また、工程数が少なくてよいため、コストを低減
することが可能となる。
【００１０】次に、４００℃，６０分のアニールを行
い、水素供給膜１５中から水素を解離させ、この水素を
ポリシリコン膜１４のチャネル領域１４Ｃ中へ拡散させ
ることにより、図２（Ｂ）に示したように、チャネル領
域１４Ｃの水素化を実現させることができる。
い、水素供給膜１５中から水素を解離させ、この水素を
ポリシリコン膜１４のチャネル領域１４Ｃ中へ拡散させ
ることにより、図２（Ｂ）に示したように、チャネル領
域１４Ｃの水素化を実現させることができる。
【００１１】次に、図３（Ａ）に示すように、全面にＳ
ｉＯ2でなる層間絶縁膜１７をＣＶＤ法にて堆積させ
る。そして、この層間絶縁膜１７上にＴｉ／ＴｉＯＮ系
の積層膜でなるバリアメタル膜１８を例えばスパッタ法
にて形成し、その上にＡｌ−１％Ｓｉ膜１９を形成し、
パターニングを行ってポリシリコン膜１４のチャネル領
域１４Ｃの上方に位置するビット線２０を形成する。そ
の後、図３（Ｂ）に示すように、全面にＰ−ＳｉＮ膜２
１をプラズマＣＶＤ法にて堆積させる。なお、このＰ−
ＳｉＮ膜２１は、ＳｉＮ：Ｈのかたちで水素を含み、シ
ンターを行うことによって、この水素が拡散するが、チ
ャネル領域１４Ｃ上にビット線２０があるためチャネル
領域１４Ｃへの水素の侵入が阻止される。しかし、チャ
ネル領域１４Ｃは、すでに水素化してあるため、水素の
侵入がビット線２０に阻害されてもＴＦＴ特性に与える
影響は小さい。
ｉＯ2でなる層間絶縁膜１７をＣＶＤ法にて堆積させ
る。そして、この層間絶縁膜１７上にＴｉ／ＴｉＯＮ系
の積層膜でなるバリアメタル膜１８を例えばスパッタ法
にて形成し、その上にＡｌ−１％Ｓｉ膜１９を形成し、
パターニングを行ってポリシリコン膜１４のチャネル領
域１４Ｃの上方に位置するビット線２０を形成する。そ
の後、図３（Ｂ）に示すように、全面にＰ−ＳｉＮ膜２
１をプラズマＣＶＤ法にて堆積させる。なお、このＰ−
ＳｉＮ膜２１は、ＳｉＮ：Ｈのかたちで水素を含み、シ
ンターを行うことによって、この水素が拡散するが、チ
ャネル領域１４Ｃ上にビット線２０があるためチャネル
領域１４Ｃへの水素の侵入が阻止される。しかし、チャ
ネル領域１４Ｃは、すでに水素化してあるため、水素の
侵入がビット線２０に阻害されてもＴＦＴ特性に与える
影響は小さい。
【００１２】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の変更が可能である。
はこれに限定されるものではなく、構成の要旨に付随す
る各種の変更が可能である。
【００１３】例えば、上記実施例では、水素供給膜１５
をウェットエッチングしてテーパ面１５Ａを形成した
が、等方性エッチングであれば、例えば四フッ化炭素
（ＣＦ4）等をエッチングガスとして用いるドライエッ
チングを行ってもよい。また、本実施例では、水素供給
膜１５を残したまま層間絶縁膜１７を堆積したが、この
水素供給膜１５を除去した後に層間絶縁膜１７を堆積し
ても勿論よい。
をウェットエッチングしてテーパ面１５Ａを形成した
が、等方性エッチングであれば、例えば四フッ化炭素
（ＣＦ4）等をエッチングガスとして用いるドライエッ
チングを行ってもよい。また、本実施例では、水素供給
膜１５を残したまま層間絶縁膜１７を堆積したが、この
水素供給膜１５を除去した後に層間絶縁膜１７を堆積し
ても勿論よい。
【００１４】
【発明の効果】以上の説明から明らかなように、この発
明によれば、ＳＲＡＭ負荷ＴＦＴのＬＤＤ構造が１回の
リソグラフィー工程で可能であるため、ＬＤＤ長のバラ
ツキを抑えることができる。このため、ＴＦＴ特性のバ
ラツキの小さいＳＲＡＭ負荷ＴＦＴの作製を可能にする
効果がある。また、ＴＦＴチャネルを確実に水素化する
ことができるため、ＳＲＡＭで問題となるＴＦＴチャネ
ル上のビット線による水素化阻害効果を防止することが
でき、ＴＦＴ特性の劣化を防止する効果を奏する。
明によれば、ＳＲＡＭ負荷ＴＦＴのＬＤＤ構造が１回の
リソグラフィー工程で可能であるため、ＬＤＤ長のバラ
ツキを抑えることができる。このため、ＴＦＴ特性のバ
ラツキの小さいＳＲＡＭ負荷ＴＦＴの作製を可能にする
効果がある。また、ＴＦＴチャネルを確実に水素化する
ことができるため、ＳＲＡＭで問題となるＴＦＴチャネ
ル上のビット線による水素化阻害効果を防止することが
でき、ＴＦＴ特性の劣化を防止する効果を奏する。
【図１】（Ａ）〜（Ｃ）は本発明の実施例を示す工程断
面図。
面図。
【図２】（Ａ）及び（Ｂ）は本発明の実施例を示す工程
断面図。
断面図。
【図３】（Ａ）及び（Ｂ）は本発明の実施例を示す工程
断面図。
断面図。
【図４】ＳＲＡＭセルパターンを示す説明図。
１１…基体 １２…ゲート電極 １３…ゲート酸化膜 １４…ポリシリコン膜 １４Ａ…ソース・ドレイン領域 １４Ｂ…ＬＤＤ領域 １４Ｃ…チャネル領域 １５…水素供給膜 １５Ａ…テーパ面 １６…レジストマスク １７…層間絶縁膜 １８…バリアメタル膜 １９…Ａｌ−１％Ｓｉ膜 ２０…ビット線 ２１…Ｐ−ＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｎ 9056−4Ｍ ３１１ Ｐ
Claims (3)
- 【請求項１】 半導体基体上にゲート電極を形成した
後、該ゲート電極上にゲート酸化膜を介してポリシリコ
ン膜を形成し、該ポリシリコン膜にソース・ドレインを
形成した後、層間絶縁膜を介して該ポリシリコン膜のチ
ャネル領域上にメタル配線を形成するＳＲＡＭ負荷ＴＦ
Ｔの形成方法において、 前記ポリシリコン膜を形成した後、該ポリシリコン膜上
にＳｉＯＮ：Ｈ系の水素供給膜を形成し、該水素供給膜
上にレジストをパターニングしてこのレジストをエッチ
ングマスクとして用いて、該ポリシリコン膜が露出する
まで、該水素供給膜を側壁がテーパ状となるように等方
性エッチングし、該レジストを注入マスクとして不純物
をイオン注入して該ポリシリコン膜にソース・ドレイン
を形成し、次に該レジストを除去した後にイオン注入を
行って、該ポリシリコン膜にＬＤＤ領域を形成すること
を特徴とするＳＲＡＭ負荷ＴＦＴの形成方法。 - 【請求項２】 前記等方性エッチングはウェットエッチ
ングである請求項１記載のＳＲＡＭ負荷ＴＦＴの形成方
法。 - 【請求項３】 前記ＬＤＤ領域を形成した後、アニール
を行う請求項１記載のＳＲＡＭ負荷ＴＦＴの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078254A JPH07288327A (ja) | 1994-04-18 | 1994-04-18 | Ｓｒａｍ負荷ｔｆｔの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078254A JPH07288327A (ja) | 1994-04-18 | 1994-04-18 | Ｓｒａｍ負荷ｔｆｔの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288327A true JPH07288327A (ja) | 1995-10-31 |
Family
ID=13656865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6078254A Pending JPH07288327A (ja) | 1994-04-18 | 1994-04-18 | Ｓｒａｍ負荷ｔｆｔの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015701A (ja) * | 1999-07-02 | 2001-01-19 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
| JP2002141513A (ja) * | 2000-11-07 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1994
- 1994-04-18 JP JP6078254A patent/JPH07288327A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015701A (ja) * | 1999-07-02 | 2001-01-19 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
| JP2002141513A (ja) * | 2000-11-07 | 2002-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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