JPH07288558A - 時分割多重通信制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 時分割多重化シリアルデータを物理的に分解
することなくチャネル毎にメモリ内の異なるアドレス空
間に取込んで、チャネル毎の異種プロトコルの処理をハ
ードウェア規模を増大することなく容易に行う。 【構成】 時分割多重化シリアルデータをタイムスロッ
ト単位でパラレル変換してＡの如く配列し、更に、各チ
ャネル毎に同一メモリ内の異なるアドレス空間にデータ
１〜ｎと昇順に整列格納する。これ等各チャネル毎に並
行にマルチタスク処理を行ってタイムスロット単位でプ
ロトコル処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は時分割多重通信制御装置
に関し、特に複数のチャネルのデータを予め割当てられ
たタイムスロットに時分割多重化してシリアルデータと
して送受信する時分割多重通信制御装置に関するもので
ある。

【０００２】

【従来の技術】この種の時分割多重通信制御方式におい
ては、複数のチャネルのデータを予め割当てられたタイ
ムスロット長に夫々分割して、これ等タイムスロットに
時分割多重化してシリアルデータとして送受信するよう
になっている。

【０００３】この場合、各チャネル毎にプロトコルが異
なると、これ等各種プロトコルに従ったデータ処理が必
要となる。そこで、従来の時分割多重通信制御方式で
は、時分割多重化されたシリアルデータの各タイムスロ
ットを多重度に合せて物理的に分解し、タイムスロット
単位に専用のハードウェアを用意して各種プロトコルに
従った処理を行うようになっている。

【０００４】

【発明が解決しようとする課題】この様に、従来の技術
においては、送受信共にタイムスロット単位に専用のハ
ードウェアを用意して各種プロトコルの処理を行ってい
るので、多重度が増加するとハードウェア規模もそれに
比例して大きくなるという問題がある。

【０００５】また、１つのタイムスロットに複数の制御
手順が存在する様な場合（例えば、ＩＴＵ−Ｔ Ｉ．４
３１のＢチャネル（６４Ｋｂｐｓ）上のＶ．１１０の整
合手順を用いてＨＤＬＣ手順（９．６Ｋｂｐｓ）が載っ
た様な場合に、９．６Ｋｂｐｓ→６４Ｋｂｐｓに整合す
るＶ．１１０速度整合処理用のハードウェアの他に、Ｈ
ＤＬＣ手順処理用のハードウェアが夫々個々に必要にな
る）、これまたハードウェアが複雑化するという欠点が
ある。

【０００６】更に、プロトコル処理用のハードウェアは
各々その処理内容が異なるために、各種プロトコル毎に
ハードウェアを備える必要があり、よって処理プロトコ
ルの動的な変更は不可能であるという欠点がある。

【０００７】本発明の目的は、タイムスロットを物理的
に分解することなく１つのメモリ内で各タイムスロット
をチャネル毎に整列して並べ直す様にし、これ等各チャ
ネル対応のタイムスロットをソフト的に処理可能として
ハードウェアの規模の増大をなくした時分割多重通信制
御装置を提供することである。

【０００８】

【課題を解決するための手段】本発明によれば、複数の
チャネルのデータを予め割当てられたタイムスロットに
時分割多重化してシリアルデータとして送受信する時分
割多重通信制御装置であって、前記シリアルデータをタ
イムスロット単位にパラレルデータに変換するシリアル
／パラレル変換手段と、記憶手段と、前記タイムスロッ
ト単位の各パラレルデータを前記記憶手段の各チャネル
対応に割当てられたメモリ空間に夫々格納制御する手段
と、この格納された各チャネル毎のデータをチャネル対
応に処理する処理手段とを含むことを特徴とする時分割
多重通信制御装置が得られる。

【０００９】

【作用】時分割多重化された複数チャネルのシリアルデ
ータをタイムスロット単位にパラレルデータとし、この
パラレルデータを１つのメモリ内で各チャネル対応のメ
モリ空間に夫々整列して並べ直し、これ等各チャネル対
応のタイムスロットを各タイムスロット単位でソフト的
に処理するようにしている。

【００１０】

【実施例】以下に本発明の実施例について図面を用いて
詳細に説明する。

【００１１】図１は本発明の実施例の概略ブロック図で
ある。受信データは、図２に示す如く、１つフレーム内
にｎ個のチャネルｃｈ１〜ｃｈｎ（ｎは２以上の整数）
の各データがタイムスロットに夫々分割されたシリアル
データとして時分割多重化されている。

【００１２】この図２に示す受信シリアルデータはシフ
トレジスタ１へ順次取込まれ、１タイムスロット長のデ
ータが格納されると割込み（ＩＮＴ２と称す）が生成さ
れ、この割込みＩＮＴ２に応答してＣＰＵ２はこの１タ
イムスロット長のデータを並列に取込む。これにより、
シリアルデータが１タイムスロット毎にパラレルデータ
に変換されるもので、その様子が図３のＡに示されてい
る。

【００１３】尚、図２に示す１つのフレームの先頭はチ
ャネルｃｈ１の先頭であり、よってシフトレジスタ１に
このチャネルｃｈ１の最初が取込まれたとき、シフトレ
ジスタ１から割込み（ＩＮＴ１と称す）が生成され、Ｃ
ＰＵ２はこの割込みＩＮＴ１を基準タイミングとしてシ
リアル／パラレル変換処理を行うよう制御するものとす
る。

【００１４】こうしてタイムスロット単位にパラレル変
換された各データは記憶部３の第１のメモリ３１へ順次
書込まれるが、この場合の書込み態様はＣＰＵ２の制御
によって図３のＢに示す如く各チャネルｃｈ１〜ｃｈｎ
毎にメモリ３１内の互いに異なるアドレス空間に夫々整
列（データ１〜ｍまで昇順に）して格納される。

【００１５】しかる後に、ＣＰＵ２はこれ等各チャネル
毎の整列データ（タイムスロット単位のデータ）１〜ｍ
を、チャネル毎のマルチタスク処理により順次読出し
て、各タイムスロット単位に必要な処理（プロトコル処
理）を行いつつ、第２のメモリ３２へ、これまた図３の
Ｂに示す如き態様で格納する。

【００１６】必要な処理を受けた各処理結果データは、
制御部４からメモリ３２へリードアクセスすることによ
り読出されることになるのである。

【００１７】図４には、ＣＰＵ２の処理動作のうち、シ
リアルデータをパラレルデータに変換しつつメモリ３１
のチャネル対応のアドレス空間に順次整列（図３のＢに
示す態様で）格納する手順がフローチャートとして示さ
れている。

【００１８】ステップ４１にて、受信フレームの最初の
チャネルｃｈ１がシフトレジスタ１へ入力されると割込
みＩＮＴ１が生成される。これに応答して、ステップ４
２でＩＮＴ２カウンタがクリアされる。このＩＮＴ２カ
ウンタは１フレーム中のチャネル番号（１〜ｎ）を示す
ｎ進カウンタであるとする。

【００１９】シフトレジスタ１に１タイムスロット長の
データが格納されると、ステップ４３で割込みＩＮＴ２
が生成され、これに応答してステップ４４でＩＮＴ２カ
ウンタが＋１される。ステップ４５で、このＩＮＴ２カ
ウンタの値をアドレスとしてチャネルアドレステーブル
（ＣＨ−ＡＤ−ＴＢＬ）の値を読出す。

【００２０】このチャネルアドレステーブルはＩＮＴ２
カウンタの値をアドレスとしてメモリアドレスポインタ
のアドレスをデータとして予め書込んだもので、図３の
Ａの配列マップに相当する。また、メモリアドレスポイ
ンタはｍ進カウンタであり、チャネルアドレステーブル
で示されるアドレスにあるポインタ値をメモリ３１のア
ドレスとして、シフトレジスタ１の値をデータとして図
３Ｂに示す如きアドレス空間に書込むためのポインタで
あるとする。

【００２１】ステップ４６において、チャネルアドレス
テーブルの値をアドレスとしてメモリアドレスの値を読
出し、ステップ４７にて、メモリアドレスポインタの値
をアドレスとしてシフトレジスタ１の値をメモリ３１へ
書込む。ステップ４８において、このメモリアドレスポ
インタの値を＋１してチャネルアドレステーブルの同じ
アドレスに書込んで更新する。

【００２２】以上の処理をＩＮＴ２カウンタがｎになる
まで繰返すことにより、図３Ｂの如く、メモリ３１内の
各チャネル対応のアドレス空間に各チャネルのデータ１
〜ｍがこの順に整列して格納されることになる。

【００２３】図５には、ＣＰＵ２の処理動作のうち、チ
ャネル毎に異なるアドレス空間に整列配置されたデータ
１〜ｍをチャネル毎にタイムスロット単位にプロトコル
処理を行う手順がフローチャートとして示されいる。

【００２４】各チャネルｃｈ１〜ｃｈｎ毎にマルチタス
ク１００〜１０ｎが夫々実行されるものとし、チャネル
ｃｈ１の処理手順のみを示し、他は同一であるから省略
している。

【００２５】ステップ５１において、メモリ３１からの
読出し用のリードポインタがクリアされる。ステップ５
２において、現在のメモリアドレスポインタ（図４のフ
ローにおけるメモリアドレスポインタ）の値を読出し、
ステップ５３にてこの読出した値からリードポインタの
値を引く。その引いた値がマイナスであれば、メモリ３
１へのデータ書込みよりも読出しが早くなって書込みデ
ータを追い越して読出しがなされ、無意味となるので、
当該引いた値がマイナスにならない状態になるまで待機
する。

【００２６】ステップ５４で、マイナスにならない状態
になったと判定されると、ステップ５５で始めてリード
ポインタの値をアドレスとしてメモリ３１の内容が読出
され、ステップ５６で図示せぬバッファへ格納される。
ステップ５７でリードポインタの値が＋１され、ステッ
プ５８で現在のメモリアドレスポインタの値が再び参照
される。

【００２７】ステップ５９で、このメモリアドレスポイ
ンタの値からリードポインタの値が引かれ、この引いた
値が０になるまでステップ５５〜５９の処理が繰返えさ
れ、メモリ３１の内容が順次読出されてバッファへ格納
されて行く。

【００２８】ステップ６０で、引いた値が０になれば、
メモリ３１の読出しが書込みに追いついた状態となるの
で、読出しは中止し、ステップ６１で、これまでにメモ
リ３１から読出されてバッファに一時格納されているデ
ータに対して、フラグが存在しているかどうかを検出す
る。このフラグが検出されるとそれ以降のデータはプロ
トコル処理が必要なデータであるので、ステップ６２に
対してそれ等データに対してプロトコル処理がなされ
る。ステップ６３で、処理後のデータは第２のメモリ３
２に再書込みが行われることになる。

【００２９】制御部４（図１参照）は記憶部３内の第２
のメモリ３２に対してチャネル毎に異なるリードアドレ
ス線を用いてチャネルを指定して、プロトコル処理後の
データを読取ることができるのである。

【００３０】

【発明の効果】叙上の如く、本発明によれば、時分割多
重化データを物理的に分割することなく、単一のメモリ
内で各チャネル毎に別のアドレス空間に振分けて格納
し、各チャネル毎にタイムスロット単位で処理する様に
したので、ハードウェアの規模を大幅に削減できるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】時分割多重化シリアルデータのフォーマット図
である。

【図３】本発明の実施例による処理過程のデータ配列を
示す図である。

【図４】本発明の実施例のチャネル分配処理の動作フロ
ー図である。

【図５】本発明の実施例のプロトコル処理の動作フロー
図である。

【符号の説明】

１ シフトレジスタ ２ ＣＰＵ ３ 記憶部 ４ 制御部 ３１，３２ メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のチャネルのデータを予め割当てら
   れたタイムスロットに時分割多重化してシリアルデータ
   として送受信する時分割多重通信制御装置であって、前
   記シリアルデータをタイムスロット単位にパラレルデー
   タに変換するシリアル／パラレル変換手段と、記憶手段
   と、前記タイムスロット単位の各パラレルデータを前記
   記憶手段の各チャネル対応に割当てられたメモリ空間に
   夫々格納制御する手段と、この格納された各チャネル毎
   のデータをチャネル対応に処理する処理手段とを含むこ
   とを特徴とする時分割多重通信制御装置。
2. 【請求項２】 前記シリアル／パラレル変換手段は前記
   タイムスロットのデータ長に等しい長さのデータを格納
   可能なシフトレジスタであることを特徴とする請求項１
   記載の時分割多重通信制御装置。
3. 【請求項３】 前記処理手段はチャネル毎に予め定めら
   れた通信プロトコル処理を行うことを特徴とする請求項
   １または２記載の時分割多重通信制御装置。