JPH01270431A

JPH01270431A - 高速パケット交換スイッチ

Info

Publication number: JPH01270431A
Application number: JP63099938A
Authority: JP
Inventors: Takao Takeuchi; 竹内　崇夫; Hiroshi Suzuki; 洋鈴木; Susumu Iwasaki; 進岩崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-21
Filing date: 1988-04-21
Publication date: 1989-10-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、音声、データ、画像等を一括統合交換するた
めの高速パケット交換に関し、特にそのスイッチの構成
法に関する。

（従来の技術）回線交換信号とパケット交換信号とを効率よくかつ高い
融通性を持って多重化する方式として非同期式時分割多
重伝送方式がある。この方式については、ニー・トーツ
ス（Ａ、　Ｔｈｏｍａｓ）他により１９８４年インター
ナショナル・スイッチング・シンポジウム（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　Ｓｗｉｔｃｈｉｎｇ　Ｓｙｍｐｏｓ
ｉｕｍ　１９８４）において発表された論文［アシンク
ロナス・タイム・デイビジョン・テクニック：アン・イ
クスベリメンタル・パケット・ネットワーク・インチグ
レーティング・ビデオ・コミュニケーション（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ　ｔｉｍｅ　ｄｉｖｉｓｉｏｎｔｅｃ
ｈｎｉｑｕｅ：　　ａｎ　ｅｘｐｅｒｉｍｅｎｔａｌ　
ｐａｃｋｅｔ　ｎｅｔｗｏｒｋｉｎｔｅｇｒａｔｉｎｇ
　ｖｉｄｅｏ　ｃｏｍｍｕｎｉｃａｔｉｏｎ月に記載さ
れている。この方法は、第７図に示すように、音声や動
画のような連続的な通信信号とデータや静止画のような
バースト的な通信信号とをすべて固定長のデータブロッ
クに分割し、通信識別用のラベルあるいはヘッダを付加
して伝送路上の固定長のタイムスロットに多重化し、伝
送するものである。端末と伝送路は非同期でよく、また
端末の速度と伝送路の速度とは独立でよいため、将来ど
の様な端末が出現しても対応することができ、また端末
とは独立に伝送路を開発することが出来るため極めて都
合がよい。

この多重化方式に対応した非同期式時分割多重交換スイ
ッチあるいは高速パケット交換スイッチが提案されてい
る。第８図にその一例を示す（同上参照文献）。第８図
において、複数の入り線２００．２０１上に非同期時分
割多重されて到来するパケット（セルともいう）は、多
重化回路２０２において時分割多重され、バ・へファメ
モリ回路２０３に入力される。バッファメモリ回路への
入力の際には、ヘッダ識別回路２０４が当該パケットの
出力されるべき出線を識別し、空きエリアのアドレスを
格納する空きアドレスキュー２０５からアドレスを一つ
取り出してそのアドレスにパケットを格納するとともに
、出線対応に設けられる読み出しアドレスキュー２０６
．２０７のうちの当該パケットの出線に対応するキュー
に分配回路２０８を経て当該格納アドレスを登録する。

一方読み出し側では、出線を順番に指示するカウンタ回
路２０９の出力に従って選択回路２１０が順次読み出し
アドレスキュー２０６．２０７をサーチし、当該出線に
出力されるべきパケットが格納されているアドレスを一
つ読み出し、そのアドレスに格納されているパケットを
バッファメモリ回路２０３から読み出す。読み出されて
空になったアドレスの番号は、空きアドレスキュー２０
５に格納される。当該出線の読み出しアドレスキューが
空である場合には、ダミーパケット発生回路２１１がら
空きを示すダミーパケットを出力させ、次の出線のため
の読み出し処理に移行する。バッファメモリ２０３から
、読み出されたパケット信号は、多重分離回路２１２に
よって各出線２１３．２１４対応の非同期時分割多重信
号に変換され、出力される。以上の動作により、入線上
のパケット信号は所望の出線に出力され、交換動作が実
現される。

（発明が解決しようとする課題）以上述べた高速パケット交換スイッチにおいては、バッ
ファメモリを複数の出線で共用するためバッファメモリ
容量は少なくて良いが、共用するための制御が複雑化す
る。すなわち空きエリアのアドレスを格納するキューと
、各出線ごとの送出待ちパケットのアドレスを格納する
キューとを用意する必要があり、バッファメモリへのパ
ケットの書き込み、読み出しを行うごとに空きアドレス
キューと出力時アドレスキューとの間でアドレスをやり
取りする処理が必要である。また雑音あるいは何らかの
誤動作によっであるアドレスが消滅したり、あるいは重
複して存在する事態が発生すると、バッファ・メモリ内
に使えない領域が発生したり、あるいはバッファメモリ
上で上書きされてパケットが消滅したり、間違った出線
にパケットが送出されたりすることになる。またこのよ
うな事態の発生を検知することが容易ではなく、そのた
めの処理が複雑化する。本発明は、従来技術のかかる問
題点を解決し、制御が単純で、信頼性が高く、またＬＳ
Ｉ技術等の今後の発展に即した高速パケット交換スイッ
チを得んとするものである。

（課題を解決するための手段）本発明の第１は、上記目的を達成するために、全ての入
線上のパケット信号を時分割多重化する時分割多重化回
路と、時分割多重化された前記パケット信号を該パケッ
トが出力されるべき出線対応に分割された領域に一旦蓄
積するバッファメモリ回路と、時分割多重化された前記
パケット信号のヘッダ情報により該パケットが出力され
るべき出線を判定し、前記バッファメモリの該出線に対
応する領域への該パケットの書き込みを制御する書き込
み制御回路と、前記バッファメモリ回路に蓄積されたパ
ケット信号を各出線対応に時分割多重化形式も読み出す
読み出し制御回路、と、読み出された時分割多重化形式
のパケット信号を時分割多重分離して各出線対応のパケ
ット信号に変換する多重分離回路とによって高速パケッ
ト交換スイッチを構成するものである。また本発明の第
２は、上記目的を達成するために、全ての入線上のパケ
ット信号を時分割多重化する時分割多重化回路と、時分
割多重化された前記パケット信号を各出線対応のアドレ
スフィルタ回路に分配する手段と、該分配されたパケッ
トから各パケットのヘッダ情報により該出線に出力され
るパケットを識別して受信するアドレスフィルタ回路と
、前記アドレスフィルタ回路によって受信されたパケッ
ト信号を一旦蓄積する各出線対応のバッファメモリ回路
と、前記バッファメモリ回路への受信パケットの書込み
及び前記バッファメモリ回路に蓄積されたパケット信号
の読み出しを制御する各出線対応の書き込みｌ読み出し
制御回路とによって高速パケット交換スイッチを構成す
るものである。

さらに本発明の第３は、同じく上記目的を達成するため
に、全ての入線上のパケット信号が時分割多重化される
バスと、入線ごとに定まる周期的タイミングで各入線上
のパケット信号を前記バス上に送出する各入線対応のバ
ス送信回路と、前記バス上のパケット信号を監視して各
パケットのヘッダ情報により各出線に出力すべきパケッ
ト信号を。

識別して受信する各出線対応のアドレスフィルタ回路と
、前記アドレスフィルタ回路によって受信されたパケッ
ト信号を一旦蓄積する各出線対応のバッファメモリ回路
と、前記バッファメモリ回路への受信パケットの書込み
及び前記バッファメモリ回路に蓄積されたパケット信号
の読み出しを制御する各出線対応の書き込みｌ読み出し
制御回路とによって高速パケット交換スイッチを構成す
るものである。

本発明の第４は、やはり上記目的を達成するために、全
ての入線上のパケット信号が時分割多重化されるループ
と、入線ごとに定まる周期的タイミングで各入線上のパ
ケット信号を前記ループ上に送出する各入線対応のルー
プ送信回路と、前記ループ上のパケット信号を監視して
各パケットのヘッダ情報により各出線に出力すべきパケ
ット信号を識別して受信する各出線対応のアドレスフィ
ルタ回路と、前記アドレスフィルタ回路によって受信さ
れたパケット信号を一旦蓄積する各出線対応のバッファ
メモリ回路と、前記バッファメモリ回路への受信パケッ
トの書込み及び前記バッファメモリ回路に蓄積されたパ
ケット信号の読みだしを制御する各出線対応の書込みｌ
読み出し制御回路とによって高速パケット交換スイッチ
を構成するものである。

（作用）本発明の第１においては、バッファメモリを各出線対応
の領域に分割し、時分割多重化された全ての入線上のパ
ケット信号を、ヘッダによって出力すべき出線を識別し
た上で、バッファメモリ内の該出線に対応する領域に格
納し、一方バツファメモリの各出線対応の領域に格納さ
れているパケットを各出線あたり一つずつ周期的に時分
割多重化形式で読み出すことにより交換動作を実現する
ものである。バッファメモリの領域を出線対応に分割し
ているため、パケットの入出力制御が極めて単純になり
、信頼性の高い高速パケット交換スイッチが得られる。

また本発明の第２においては、バッファメモリを出線対
応に複数設け、時分割多重化された全ての入線上のパケ
ット信号から、同じく出線対応に設けられるアドレスフ
ィルタによって当該出線に出力すべきパケット信号を取
り込み、前記バッファメモリに格納した後、順次出線に
送出することにより交換動作を実現するものである。や
はりバッファメモリが出線ごとに別になっているために
、パケットの入出力制御が極めて単純になる。

また本発明の第３は、前記本発明の第２における全ての
入線上のパケット信号を時分割多重化する機能を、時分
割バスと各入線ごとに設けられるバス送信回路によって
実現するものである。

また本発明の第４は、前記本発明の第２における全ての
入線上のパケット信号を時分割多重化する機能を、時分
割ループと各入線ごとに設けられるループ送信回路によ
って実現するものである。

（実施例）以下、図面を参照して本発明の詳細な説明する。

第１図は本発明に基づく第１の高速パケット交換スイッ
チ構成を示すものである。第１図において、複数の入り
線１００．１０１上に非同期時分割多重されて到来する
パケットは、多重化回路１０２においてさらに時分割多
重され、バッファメモリ回路１０３に入力される。バッ
ファメモリ回路１０３は各出線対応の領域に分割され、
また各領域は、各々−次元のアドレスを付与されてサイ
クリック・バッファとして動作する。すなわちパケット
は、各出線対応領域ごとに入力された順番に連続して蓄
積される。バッファメモリ回路へのパケット入力の際に
は、書き込み制御回路１０４中のヘッダ識別回路１０５
が各パケットのヘッダ情報から当該パケットの出力され
るべき出線を識別し、各出線ごとに設けられる書き込み
ポインタ１０７．１０８のうち当該出線に対応するもの
を選択回路１０６によって選択する。書き込みポインタ
１０７．１０８は、バッファメモリ回路１０３中の各出
線対応の領域に連続的に格納されているパケットの最終
アドレスに１を加えた値を保持するものである。当該パ
ケットを、バッファメモリ回路１０３中の当該出線に対
応する領域のうち、前記書き込みポインタが示すアドレ
スに格納する。またその書き込みポインタの値を、分配
回路１０９を通じてインクリメント用クロック１１９を
分配することにより、１だけインクリメントする。

一方読み出し側では、出線を順番に指示するカウンタ回
路１１０の出力に従って選択回路１１１が順次読み出し
ポインタ１１２．１１３をサーチする。読み出しポイン
タ１１２．１１３は、バッファメモリ回路１０３中の各
出線対応の領域に連続的に格納されているパケットの先
頭アドレスを示すものである。そのアドレスに格納され
ているパケットをバッファメモリ回路１０３から読み出
すとともに、その読み出しポインタの値を、分配回路１
１４を通じてインクリメント用クロック１１９を分配す
ることにより、１だけインクリメントする。

バッファメモリ回路１０３のある出線に対応する領域に
パケットが全く格納されていないときには、その出線に
対応する前記読み出しポインタにはバッファアイドルの
表示を行なわせる。前記選択回路１１１が選択した読み
出しポインタにその表示が行なわれているときには、ダ
ミーパケット発生回路１１５から空きを示すダミーパケ
ットを出力させる。またバッファメモリ回路１０３のあ
る出線に対応する領域が一杯のときには、その出線に対
応する前記書き込みポインタにバッファビジーの表示を
行なわせる。前記選択回路１０６が選択した書き込みポ
インタにその表示が行なわれているときには、バッファ
メモリ回路１０３へのパケットの書き込みは行なわず、
そのパケットは廃棄する。バッファのアイドル、ビジー
は読み出しｌ書き込みポインタの値を相互に比較するこ
とによって検出される。

このようにしてバッファメモリ１０３から読み出された
パケット信号は、多重分離回路１１６によって各出線１
１７．１１８対応の非同期時分割多重信号に変換され、
出力される。以上の動作により、入線上のパケット信号
は所望の出線に出力され、交換動作が実現される。

本構成による高速パケット交換スイッチにおいては、出
線対応にバッファメモリ回路が設けられているために、
各出線対応の書き込みｌ読み出しポインタを操作するだ
けでよく、制御が極めて単純である。また雑音その他に
よってポインタの値にたまたま誤りが生じたような場合
でも、その影響は当該出線に限られ、また−時的に正し
くないパケットが出力されるものの、その後ポインタが
正しく動作すれば正常状態に自動的に復帰することが出
来る。

第２図は本発明に基づく第２の高速パケット交換スイッ
チ構成を示すものである。第２図において、複数の入線
１００．１０１上に非同期時分割多重されて到来するパ
ケットは、多重化回路１０２においてさらに時分割多重
され、各出線ごとに設けられるアドレスフィルタ回路１
２０．１２１に供給される。アドレスフィルタ回路１２
０．１２１は、時分割多重された各パケットのヘッダ情
報から対応する出線に出力されるべきパケットを識別し
、該パケットを各出線ごとに設けられるバッファメモリ
回路１２２，１２３に書き込む。バッファメモリ回路１
２２．１２３は、各々−次元のアドレスを付与されてサ
イクリック・バッファとして動作する。すなわちパケッ
トは、各バッファメモリ回路において入力された順番に
連続して蓄積される。バッファメモリ回路１２２．１２
３へのパケット入力の際には、書き込みｌ読み出し制御
回路１２４゜１２５中の書き込みポインタ１２６．１２
７は、バッファメモリ回路１２２．１２３中に連続的に
格納されているパケットの最終アドレスに１を加えた値
を保持するものである。アドレスフィルタが識別した当
該出線宛パケットは、バッファメモリ回路１２２．１２
３中の前記書き込みポインタが示すアドレスに格納され
、その書き込みポインタの値は１だけインクリメントさ
れる。

一方読み出し側では、書き込みｌ読み出し制御回路１２
４．１２５中の読み出しアドレスポインタ１２８゜１２
９に従って、バッファメモリ回路１２２．１２３に格納
されな告該出線宛パケットを順番に出力する。読み出し
ポインタ１２８．１２９は、バッファメモリ回路１２２
、１２３に連続的に格納されているパケットの先頭アド
レスを示すものである。そのアドレスに格納されている
パケットをバッファメモリ回路１２２゜１２３から読み
出すとともに、その読み出しポインタの値を１だけイン
クリメントする。このようにしてバッファメモリ１２２
．１２３から読み出されたパケット信号は、各出線１３
２．１３３に非同期時分割多重信号として出力される。

以上の動作により、入線上のパケット信号は所望の出線
に出力され、交換動作が実現される。

あるバッファメモリ回路にパケットが全く格納されてい
ないときには、その出線に対応する前記読み出しポイン
タにバッファアイドルの表示を行なわせる。読み出しポ
インタにその表示が行なわれているときには、ダミーパ
ケット発生回路１３０゜１３１から空きを示すダミーパ
ケットを出力させる。

またあるバッファメモリ回路が一杯のときには、その出
線に対応する前記書き込みポインタにバッファビジーの
表示を行なわせる。書き込みポインタにその表示が行な
われているときには、当該バッファメモリ回路へのパケ
ットの書、き込みは行なわず、そのパケットは廃棄する
。バッファのアイドル、ビジーは読み出しｌ書き込みポ
インタの値を相互に比較することによって検出される。

本構成による高速パケット交換スイッチにおいても、出
線対応にバッファメモリ回路が設けられているために、
第１図に示した構成の場合と同様に、制御が極めて単純
である。また雑音その他によってポインタの値にたまた
ま誤りが生じたような場合でも、誤りの影響は最小限に
抑えられ、信頼性の高いスイッチを得ることが出来る。

第３図は本発明に基づく第３の高速パケット交換スイッ
チ構成を示すものである。第３図において、入線対応に
設けられるバス送信回路１４０．１４１は入線上のパケ
ットを一旦バッファした後、各入線ごとに定まる周期的
なタイミングで、順番に当該パケットをバス１４２に送
信する。入線をＮ本とすると、バスの速度は各入線の速
度のＮ倍となる。このようにしてバス１４２上には入線
１００．１０１上のパケットが時分割多重化され、時分
割多重化されたパケット信号は、アドレスフィルタ１２
０．１２１に入力される。

アドレスフィルタ回路１２０．１２１、バッファメモリ
回路１２２．１２３、書き込みｌ読み出し制御回路１２
４゜１２５、書き込みポインタ１２６．１２７、読み出
しポインタ１２８．１２９、ダミーパケット発生回路１
３０．１３１の構成並びに動作は第２図の対応する部分
の構成、動作と全く同様である。

本構成においても、第１図、第２図の構成と同様に、単
純な制御で高い信頼性を実現することが出来る。さらに
本構成においては、第３図に示す回路ブロック１４３．
１４４のように、−組あるいは複数組の入線と出線の組
合せごとに全く同一の回路構成とすることができ、それ
らを必要数だけ並べれば全体のスイッチを構成できる。

従って、ＬＳＩ化に適し、その結果、経済的でスイッチ
規模の自由度も大きい高速パケット交換スイッチを得る
ことが出来る。

第４図は本発明に基づく第４の高速パケット交換スイッ
チ構成を示すものである。第４図において。

入線対応に設けられるループ送信回路１５０．１５１は
各入線上のパケットを一旦バッファした後、各入線ごと
に定まる周期的なタイミングで、当該パケットを選択回
路１５３．１５４を介してループ１５２に送信する。各
入線に割り当てられたタイミング以外の時は、前段の入
線からの信号の方を選択回路で選択する。前段の入線か
らの信号は一旦一時記憶回路１５５、１５６に記憶した
後、選択回路１５３．１５４に人力される。従って、−
時記憶回路１５５．１５６は全入線にわたって環状のシ
フトレジスタを構成することになる。入線をＮ本とする
と、ループの速度は各入線の速度のＮ倍となる。このよ
うにしてループ１５２上には入線１００．１０１上のパ
ケットが時分割多重化され、時分割多重化されたパケッ
ト信号は、アドレスフィルタ１２０．１２１に入力され
る。

アドレスフィルタ回路１２０．１２１、バッファメモリ
回路１２２．１２３、書き込み／読み出し制御回路１２
４゜１２５、書き込みポインタ１２６．１２７、読み出
しポインタ１２８．１２９、ダミーパケット発生回路１
３０．１３１の構成並びに動作は第２図、第３図の対応
する部分の構成、動作と全く同様である。

本構成においても、第１図、第２図、第３図の構成と同
様に、単純、な制御で高い信頼性を実現することが出来
る。さらに第３図の構成と同様に、−組あるいは複数組
の入選と出線の組合せごとに第４図の回路ブロック１５
７．１５８のごとく全く同一の回路構成とすることがで
きる。従ってＬＳＩ化に適し、経済的でスイッチ規模の
自由度も大きい高速パケット交換スイッチを得ることが
出来る。

以上の説明においては、入線、出線、バス、ループある
いはバッファメモリ等の入出力線がシリアルであるか、
パラレルであるかに特に言及しなかったが、本発明はど
ちらの場合でも同様に適用可能なものである。

なお、よく知られているように、以上に述べた高速パケ
ット交換スイッチを複数個組み合わせれば、さらに規模
の大きなスイッチを構成することが可能である。例えば
、第５図に示すように、入線複式接続（同図（ａ））、
出線複式接続（同図（ｂ））、あ、るいは同図（ｅ）に
示すような、両者を組み合わせる方法がある。出線複式
接続の場合は、通常、第５図（ｂ）に示すように、出線
の競合を制御する機能がさらに必要である。また第６図
に示すように、スイッチを多段に接続することによって
も、簡単に規模の大きなスイッチを構成することが出来
る。

（発明の効果）以上述べたように、本発明による高速パケット交換スイ
ッチにおいては、出線対応にバッファメモリ回路が設け
られているために、制御が極めて単純である。また雑音
その他によって誤りが生じたような場合にもその影響が
最小限に抑えられ、信頼性の高いスイッチを得ることが
出来る。またさらに本発明の第３及び第４の構成におい
ては、−組あるいは複数組の入線と出線の組合せごとに
全　　　−く同一の回路構成とすることができ、それら
を必要数だけ並べれば全体のスイッチを構成できるため
、ＬＳＩ化に適しており、その結果、経済的でスイッチ
規模の自由度も大きい高速パケット交換スイッチを得る
ことが出来る。

【図面の簡単な説明】

第１図は本発明に基づく第１の高速パケット交換スイッ
チ構成を示す説明図、第２図は本発明に基づく第２の高
速パケット交換スイッチ構成を示す説明図、第３図は本
発明に基づく第３の高速パケット交換スイッチ構成を示
す説明図、第４図は本発明に基づく第４の高速パケット
交換スイッチ構成を示す説明図、第５図、第６図は本発
明の複数の高速パケット交換スイッチを用いて規模の大
きなスイッチを構成する方法を示す説明図、第７図は非
同期時分割多重化の原理を示す説明図、第８図は従来の
高速パケット交換スイッチの構成を示す説明図である。図において、１０２・・・多重化回路、１０３．１２２．１２３・・
・バッファメモリ回路、１０４・・・書き込み制御回路
、１２０゜１２１・・・アドレスフィルタ回路、１２４
．１２５・・・書き込みｌ読み出し制御回路、１３０．
１３１・・・ダミーパケット発生回路、１４０．１４１
・・・バス送信回路、１５０、１５１・・・ループ送信
回路をそれぞれ示す。

Claims

【特許請求の範囲】

（１）複数の入線と複数の出線を有する高速パケット交
換スイッチにおいて、全ての入線上のパケット信号を時
分割多重化する時分割多重化回路と、時分割多重化され
た前記パケット信号を該パケットが出力されるべき出線
対応に分割された領域に一旦蓄積するバッファメモリ回
路と、時分割多重化された前記パケット信号のヘッダ情
報により該パケットが出力されるべき出線を判定し、前
記バッファメモリの該出線に対応する領域への該パケッ
トの書き込みを制御する書き込み制御回路と、前記バッ
ファメモリ回路に蓄積されたパケット信号を各出線対応
に時分割多重化形式で読み出す読み出し制御回路と、読
み出された時分割多重化形式のパケット信号を時分割多
重分離して各出線対応のパケット信号に変換する多重分
離回路からなることを特徴とする高速パケット交換スイ
ッチ。
（２）複数の入線と複数の出線を有する高速パケット交
換スイッチにおいて、全ての入線上のパケット信号を時
分割多重化する時分割多重化回路と、時分割多重化され
た前記パケット信号を各出線対応のアドレスフィルタ回
路に分配する手段と、該分配されたパケットから各パケ
ットのヘッダ情報により該出線に出力されるパケットを
識別して受信するアドレスフィルタ回路と、前記アドレ
スフィルタ回路によって受信されたパケット信号を一旦
蓄積する各出線対応のバッファメモリ回路と前記バッフ
ァメモリ回路への受信パケットの書込み及び前記バッフ
ァメモリ回路に蓄積されたパケット信号の読み出しを制
御する各出線対応の書き込み／読み出し制御回路からな
ることを特徴とする高速パケット交換スイッチ。
（３）複数の入線と複数の出線を有する高速パケット交
換スイッチにおいて、全ての入線上のパケット信号が時
分割多重化されるバスと、入線ごとに定まる周期的タイ
ミングで各入線上のパケット信号を前記バス上に送出す
る各入線対応のバス送信回路と、前記バス上のパケット
信号を監視して各パケットのヘッダ情報により各出線に
出力すべきパケット信号を識別して受信する各出線対応
のアドレスフィルタ回路と、前記アドレスフィルタ回路
によって受信されたパケット信号を一旦蓄積する各出線
対応のバッファメモリ回路と、前記バッファメモリ回路
への受信パケットの書き込み及び前記バッファメモリ回
路に蓄積されたパケット信号の読み出しを制御する各出
線対応の書き込み／読み出し制御回路からなることを特
徴とする高速パケット交換スイッチ。
（４）複数の入線と複数の出線を有する高速パケット交
換スイッチにおいて、全ての入線上のパケット信号が時
分割多重化されるループと、入線ごとに定まる周期的タ
イミングで各入線上のパケット信号を前記ループ上に送
出する各入線対応のループ送信回路と、前記ループ上の
パケット信号を監視して各パケットのヘッダ情報により
各出線に出力すべきパケット信号を識別して受信する各
出線対応のアドレスフィルタ回路と、前記アドレスフィ
ルタ回路によって受信されたパケット信号を一旦蓄積す
る各出線対応のバッファメモリ回路と、前記バッファメ
モリ回路への受信パケットの書き込み及び前記バッファ
メモリ回路に蓄積されたパケット信号の読み出しを制御
する各出線対応の書き込み／読み出し制御回路からなる
ことを特徴とする高速パケット交換スイッチ。