JPH0729371A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】 分割された複数のメモリセルアレイに対して
１組のセンスアンプを共通に使用し、該センスアンプ部
分の形成面積を小さくしてチップ面積を縮小する。 【構成】 選択制御線Ｓ１，Ｓ２でメモリセルアレイ４
０，５０の一つを選択した後、ローカルワード線ＬＷ１
１，…が選択され、メモリセル４１，…の記憶情報がカ
ラムデコーダ４３，５３へ送られる。選択制御線Ｓ１，
Ｓ２とカラム選択線ＣＣとがＡＮＤ回路６５，６６で論
理積が取られ、選択されたメモリセルアレイ４０内のカ
ラムデコーダ４３のみがアクティブとなる。そして、デ
ータ線Ｄ１１，Ｄ１２へ送られたメモリセルの読出し情
報は、ワイアドＯＲを介してセンスアンプ７０に入力さ
れ、該センスアンプ７０で増幅されてデータバスＤＢへ
送られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、随時読み書き可能なス
タティックＲＡＭ（ランダム・アクセス・メモリ）等の
半導体メモリにおいて、分割された複数のメモリセルア
レイを１組のセンスアンプで駆動する場合に、作動して
いないメモリセルアレイのカラムスイッチを閉じて、作
動しているメモリセルアレイのみをセンスアンプで駆動
するカラムデコーダ選択駆動技術に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；アイ イー イー イー ジャーナル オブ ソ
リッド−ステイト サーキット（IEEE JOURNAL OF SOLI
D-STATE CIRCUITS）、２４［５］（1989-10)（米)KATSU
ROA SASAKI et al:“9-ns 1-Mbit CMOS SRAM”P.1219-1
225 従来、前記文献に記載されているように、半導体メモリ
において、メモリセルを複数のメモリセルアレイに分割
して動作させる場合、分割されたメモリセルアレイとセ
ンスアンプの構成は常に１対１対応の関係になってい
る。例えば、不良メモリセルを救済するための冗長回路
を高速に動作させることを目的としたParallel-Word-Ac
cess Redundancy Architecure では、スペアワード線
を、作動しているメモリセルとは別のメモリセル内に配
置しておく。そして、不良メモリセルが発見されたら、
スペアワード線に接続されているセンスアンプに切り替
えることにより、理論上動作時間に影響を与えずに、読
出しを続行できるようになっている。このParallel-Wor
d-Access Redundancy Architecure を用いた従来のスタ
ティックＲＡＭの概略の構成図を図２に示す。このスタ
ティックＲＡＭは、分割された複数の同一構成のメモリ
セルアレイ１０，２０を有し、それらの各メモリセルア
レイ１０，２０にセンスアンプ１６，２６がそれぞれ設
けられている。

【０００３】メモリセルアレイ１０は、複数のワード線
Ｗ１及びスペアワード線ＳＷ２を有し、それらに複数の
ビット線Ｂ１１，Ｂ１２対が交差配置されている。複数
のワード線Ｗ１と複数のビット線Ｂ１１，Ｂ１２対との
交差箇所には、メモリセル１１がそれぞれ接続され、さ
らにスペアワード線ＳＷ２と複数のビット線Ｂ１１，Ｂ
１２対との交差箇所にも、冗長回路用のメモリセル１２
がそれぞれ接続されている。各ワード線Ｗ１は、選択信
号線Ｙ１に接続されたＡＮＤ回路１３で活性化され、さ
らにスペアワード線ＳＷ２が、選択信号線Ｙ２に接続さ
れたＡＮＤ回路１４で活性化されるようになっている。
複数のビット線Ｂ１１，Ｂ１２対にはカラムデコーダ１
５が接続され、さらにそのカラムデコーダ１５がセンス
アンプ１６を介してデータバスＤＢに接続されている。
同様に、メモリセルアレイ２０は、複数のワード線Ｗ２
及びスペアワード線ＳＷ１を有し、それらに複数のビッ
ト線Ｂ２１，Ｂ２２対が交差配置されている。複数のワ
ード線Ｗ２と複数のビット線Ｂ２１，Ｂ２２対との交差
箇所には、メモリセル２１がそれぞれ接続され、さらに
スペアワード線ＳＷ１とビット線Ｂ２１，Ｂ２２対との
交差箇所にも、冗長回路用のメモリセル２２が接続され
ている。ワード線Ｗ２は、選択信号線Ｙ２に接続された
ＡＮＤ回路２３で活性化され、さらにスペアワード線Ｓ
Ｗ１が、選択信号線Ｙ１に接続されたＡＮＤ回路２４に
よって活性化されるようになっている。複数のビット線
Ｂ２１，Ｂ２２対にはカラムデコーダ２５が接続され、
さらにそのカラムデコーダ２５がセンスアンプ２６を介
してデータバスＤＢに接続されている。センスアンプ１
６，２６は、スイッチ３１，３２を介して選択信号線Ｙ
１，Ｙ２で選択的に駆動されるようになっている。

【０００４】次に、動作を説明する。スペアワード線Ｓ
Ｗ１はメモリセルアレイ２０の中にあり、スペアワード
線ＳＷ２はメモリセルアレイ１０の中に配置されてい
る。選択信号線Ｙ１とＹ２は、メモリセルアレイ１０，
２０を選択するための信号線であり、例えば、いずれか
高レベル（以下、“１”という）となっている側のメモ
リセルアレイ１０，２０のワード線Ｗ１，Ｗ２がアクテ
ィブとなる構成を想定する。選択信号線Ｙ１が“１”の
とき、ＡＮＤ回路１３，２４によってワード線Ｗ１とス
ペアワード線ＳＷ１がアクティブとなる。このとき、メ
モリセル１１の記憶情報は、ビット線Ｂ１１，Ｂ１２対
に接続されたカラムデコーダ１５で選択されてセンスア
ンプ１６へ伝えられる。同時に、メモリセル２２の記憶
情報は、ビット線Ｂ２１，Ｂ２２対に接続されたカラム
デコーダ２５で選択されてセンスアンプ２６へ伝えられ
る。ここで、スイッチ３１を上側に倒し、スイッチ３２
を下側に倒すと、センスアンプ１６のみがアクティブと
なるため、該センスアンプ１６によってメモリセル１１
の記憶情報が増幅されてデータバスＤＢへ伝達される。
ここで、メモリセル１１が不良メモリセルであったら、
スイッチ３１を下側に、スイッチ３２を上側に倒し、セ
ンスアンプ２６をアクティブにする。すると、冗長回路
用のメモリセル２２の記憶情報が、ビット線Ｂ２１，Ｂ
２２対に接続されたカラムデコーダ２５で選択されてセ
ンスアンプ２６で増幅され、データバスＤＢへ伝達され
る。この際、スイッチ３１，３２の切り替え時間は非常
に短いため、冗長回路を高速に動作させることができ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
スタティックＲＡＭでは、各メモリセルアレイ１０，２
０毎に１組のセンスアンプ１６，２６がそれぞれ設けら
れているため、分割されるメモリセルアレイ１０，２０
の分割数が増えると、それに応じてセンスアンプ１６，
２６の数も多くなり、該センスアンプ部分の形成面積が
大きくなってチップ面積の増大を招くという問題があ
り、それを解決することが困難であった。本発明は、前
記従来技術が持っていた課題として、センスアンプ部分
の形成面積が大きくなってチップ面積が増大するという
点について解決した半導体メモリを提供するものであ
る。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、分割された複数のメモリセルアレイ
を有し、それらのメモリセルアレイが、複数のワード線
とビット線の各交差箇所に接続されマトリクス状に配置
された複数のデータ記憶用メモリセルで構成されたスタ
ティックＲＡＭ等の半導体メモリにおいて、前記各メモ
リセルアレイ毎に設けられたメモリセルアレイ選択用の
選択制御線と、前記すべてのメモリセルアレイ共通に使
用されるカラム選択線と、前記各メモリセルアレイ内に
配線されたローカルカラム選択線とを、備えている。さ
らに、前記選択制御線と前記カラム選択線の論理をとっ
て前記ローカルカラム選択線を選択的に活性化する論理
回路と、前記各メモリセルアレイ内に設けられ、前記ロ
ーカルカラム選択線によって駆動制御されるビット線選
択用のカラムデコーダと、前記すべてのカラムデコーダ
からのデータ線を統合する統合手段と、前記統合手段か
らのデータを検知、増幅する１組のセンスアンプとが、
設けられている。第２の発明では、第１の発明の論理回
路を、ＡＮＤ回路またはＯＲ回路で構成し、統合手段
を、ワイアドＯＲ、ＯＲ回路、ＡＮＤ回路、または１組
の制御線で制御されるトランスファゲートのいずれか一
つで構成している。

【０００７】

【作用】第１の発明によれば、以上のように半導体メモ
リを構成したので、選択制御線によってメモリセルアレ
イが選択される。そして、選択されたメモリセルアレイ
内のメモリセルの記憶情報が読出されると、論理回路に
よって選択制御線とカラム選択線との論理が取られ、選
択されているメモリセルアレイ内のカラムデコーダのみ
が動作する。カラムデコーダが動作すると、メモリセル
から読出された記憶情報が該カラムデコーダで選択され
てデータ線へ送られ、そのデータ線上の記憶情報が統合
手段を介してセンスアンプへ入力される。この際、常に
１組のカラムデコーダしかアクティブとならないので、
読出された記憶情報がセンスアンプ内で衝突することが
なく、１組のセンスアンプで的確に増幅される。このよ
うに、複数のメモリセルアレイで１組のセンスアンプを
共通に使用することができるので、そのセンスアンプ部
分の形成面積の縮小が図れる。第２の発明によれば、カ
ラムデコーダからデータ線へ送られたメモリセルの記憶
情報が、ワイアドＯＲ等の統合手段を介して、該記憶情
報が衝突することなく的確にセンスアンプへ入力され
る。従って、前記課題を解決できるのである。

【０００８】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示すスタティックＲＡ
Ｍの概略の構成図である。このスタティックＲＡＭは、
分割された複数の同一構成のメモリセルアレイ４０，５
０を有している。メモリセルアレイ４０は、複数のロー
カルワード線ＬＷ１１，ＬＷ１２と、それと交差配置さ
れた複数のビット線Ｂ１１，Ｂ１２対とを有し、それら
の交差箇所には、複数のメモリセル４１，４２が接続さ
れている。各メモリセル４１，４２は、情報の記憶を行
っているトランジスタがたすき掛け接続されたフリップ
フロップで構成され、ローカルワード線ＬＷ１１，ＬＷ
１２の“１”によってオン状態となってビット線Ｂ１
１，Ｂ１２対と導通するようになっている。複数のビッ
ト線Ｂ１１，Ｂ１２対には、ローカルカラム選択線ＬＣ
１によって駆動制御されるビット線選択用のカラムデコ
ーダ４３が接続され、さらにそのカラムデコーダ４３に
データ線Ｄ１１，Ｄ１２が接続されている。メモリセル
アレイ５０は、メモリセルアレイ４０と同様に、複数の
ローカルワード線ＬＷ２１，ＬＷ２２と、それと交差配
置された複数のビット線Ｂ２１，Ｂ２２対とを有し、そ
れらの交差箇所に複数のメモリセル５１，５２が接続さ
れている。複数のビット線Ｂ２１，Ｂ２２対には、ロー
カルカラム選択線ＬＣ２によって駆動制御されるビット
線選択用のカラムデコーダ５３が接続され、さらにその
カラムデコーダ５３にデータ線Ｄ２１，Ｄ２２が接続さ
れている。メモリセルアレイ４０と５０との間には、そ
れらを選択するための２本の選択制御線Ｓ１，Ｓ２が設
けられ、一方の選択制御線Ｓ１が論理回路（例えば、２
入力ＡＮＤ回路）６１，６３，６５の一方の入力端子に
接続され、他方の選択制御線Ｓ２が論理回路（例えば、
２入力ＡＮＤ回路）６２，６４，６６の一方の入力端子
に接続されている。２入力ＡＮＤ回路６１，６２の他方
の入力端子にはメインワード線ＭＷ１が接続されると共
に、２入力ＡＮＤ回路６３，６４の他方の入力端子がメ
インワード線ＭＷ２に接続され、さらに２入力ＡＮＤ回
路６５，６６の他方の入力端子がカラム選択線ＣＣに接
続されている。カラムデコーダ４３からのデータ線Ｄ１
１とＤ１２、カラムデコーダ５３からのデータ線Ｄ２１
とＤ２２は、それぞれ統合手段（例えば、ワイアドＯ
Ｒ）で統合され、センスアンプ７０の入力端子に接続さ
れている。センスアンプ７０は、Ｄ１１とＤ１２、また
はＤ２１とＤ２２との間の電位差を検知、増幅してその
増幅した読取り情報をデータバスＤＢへ出力する回路で
ある。

【０００９】次に、動作を説明する。例えば、メモリセ
ルアレイ４０がアクティブであり、メモリセルアレイ５
０が動作していない状態を想定する。図示しないロウデ
コーダによってメインワード線ＭＷ１が“１”になる
と、ＡＮＤ回路６１，６２が開くので、それに接続され
たローカルワード線ＬＷ１１，ＬＷ２１がアクティブに
なれる可能性がある。選択制御線Ｓ１が“１”になる
と、ＡＮＤ回路６１の出力が“１”となってそれに接続
されたローカルワード線ＬＷ１１がアクティブとなる。
すると、メモリセル４１の記憶情報がビット線Ｂ１１，
Ｂ１２へ出力され、それがカラムデコーダ４３へ伝えら
れる。ここで、カラム選択線ＣＣが“１”である場合、
選択制御線Ｓ１が“１”であることから、ＡＮＤ回路６
５の出力が“１”となってそれに接続されたローカルカ
ラム選択線ＬＣ１がイネーブル（enable）となる。する
と、カラムデコーダ４３が動作し、図示しないカラムア
ドレスによって１対のビット線Ｂ１１，Ｂ１２対が選択
され、メモリセル４１から読出された記憶情報がデータ
線Ｄ１１，Ｄ１２へ伝送される。本実施例では、カラム
デコーダ４３からのデータ線Ｄ１１とＤ１２、カラムデ
コーダ５３からのデータ線Ｄ２１とＤ２２が、それぞれ
ワイアドＯＲを取られてセンスアンプ７０に入力するよ
うになっている。そのため、前記の状態の場合、選択制
御線Ｓ２が非アクティブ（以下、“０”という）なの
で、それに接続されたＡＮＤ回路６６の出力が“０”と
なり、ローカルカラム選択線ＬＣ２も“０”となってカ
ラムデコーダ５３が閉じている。このため、カラムデコ
ーダ５３からデータ線Ｄ２１，Ｄ２２へ情報が流れず、
センスアンプ７０にはデータ線Ｄ１１，Ｄ１２の記憶情
報のみが入力されることになる。入力された記憶情報
は、センスアンプ７０で検知、増幅された後、データバ
スＤＢへ送られる。一方、メモリセルアレイ５０内のメ
モリセル５１，５２の記憶情報を読出す場合、選択制御
線Ｓ２を“１”にすれば、それに接続されたＡＮＤ回路
６６を介してローカルカラム選択線ＬＣ２が“１”とな
る。このとき、選択制御線Ｓ１は“０”で、それに接続
されたＡＮＤ回路６５を介してローカルカラム選択線Ｌ
Ｃ１が“０”となる。そのため、カラムデコーダ５３が
アクティブとなり、カラムデコーダ４３が閉じられる。
これにより、前記とは逆に、カラムデコーダ５３を通し
てデータ線Ｄ２１，Ｄ２２の情報がセンスアンプ７０へ
入力され、該センスアンプ７０で増幅されてデータバス
ＤＢへ送られる。

【００１０】以上のように、本実施例では、次のような
利点を有している。メモリセルアレイ４０，５０のロー
カルワード線ＬＷ１１，ＬＷ１２，ＬＷ２１，ＬＷ２２
を選択するための選択制御線Ｓ１，Ｓ２と、カラム選択
線ＣＣとを、ＡＮＤ回路６５，６６で論理積を取り、そ
の論理結果によってローカルカラム選択線ＬＣ１，ＬＣ
２をアクティブにしてカラムデコーダ４３，５３を動作
させるようにしている。そのため、選択制御線Ｓ１，Ｓ
２で選ばれたメモリセルアレイ４０，５０内のカラムデ
コーダ４３，５３のみアクティブとなる。よって、複数
のカラムデコーダ４３，５３からのデータ線Ｄ１１，Ｄ
１２とＤ２１，Ｄ２２とを、ワイアドＯＲによって統合
してセンスアンプ７０に入力しても、常に１組のカラム
デコーダ４３または５３しかアクティブとならないの
で、該センスアンプ７０内で情報が衝突することはな
い。つまり、複数のメモリセルアレイ４０，５０で１組
のセンスアンプ７０を共通に使用するため、このセンス
アンプ部分の形成面積を小さくでき、チップ面積を縮小
できる。また、本実施例では、データ線Ｄ１１，Ｄ１２
とＤ２１，Ｄ２２とを、ワイアドＯＲで統合しているの
で、回路構成が簡単である。

【００１１】第２の実施例 図３は、本発明の第２の実施例を示すスタティックＲＡ
Ｍの部分構成図であり、第１の実施例を示す図１中の要
素と共通の要素には共通の符号が付されている。第１の
実施例では、カラムデコーダ４３，５３からのデータ線
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２がワイアドＯＲを取ら
れてセンスアンプ７０に入力されているが、本実施例で
は、これに代えて２個の２入力ＯＲ回路８１，８２で統
合手段を構成している。即ち、カラムデコーダ４３と５
３において、ローカルカラム選択線ＬＣ１もしくはＬＣ
２がディスエーブル（disenable)状態の側のデータ線Ｄ
１１とＤ１２もしくはＤ２１とＤ２２を“０”となるよ
うにし、ＯＲ回路８１でデータ線Ｄ１２とＤ２２を、Ｏ
Ｒ回路８２でデータ線Ｄ１１とＤ２２を統合し、センス
アンプ７０に入力するようにしている。これにより、第
１の実施例とほぼ同様の作用、効果が得られる。特に、
ＯＲ回路８１，８２を用いているので、第１の実施例に
比べてセンスアンプ７０の入力波形が良好である。

【００１２】第３の実施例 図４は、本発明の第３の実施例を示すスタティックＲＡ
Ｍの部分構成図であり、第２の実施例を示す図３中の要
素と共通の要素には共通の符号が付されている。このス
タティックＲＡＭでは、図３のＯＲ回路８１，８２に代
えて、ＡＮＤ回路８３，８４が設けられている。即ち、
カラムデコーダ４３，５３において、ローカルカラム選
択線ＬＣ１もしくはＬＣ２がディスエーブル状態の側の
データ線Ｄ１１とＤ１２もしくはＤ２１とＤ２２を
“１”となるようにし、ＡＮＤ回路８３でデータ線Ｄ１
２とＤ２２を、ＡＮＤ回路８４でデータ線Ｄ１１とＤ２
２を統合し、センスアンプ７０に入力している。これに
より、第２の実施例とほぼ同様の作用、効果が得られ
る。また、ＡＮＤ回路８３，８４を、例えばＮチャネル
ＭＯＳトランジスタで構成すると、統合処理を速くでき
る。

【００１３】第４の実施例 図５は、本発明の第４の実施例を示すスタティックＲＡ
Ｍの部分構成図であり、第３の実施例を示す図４中の要
素と共通の要素には共通の符号が付されている。このス
タティックＲＡＭでは、図４のＡＮＤ回路８３，８４に
代えて、制御線ＣＮＴを反転するインバータ８５と、該
制御線ＣＮＴ及びインバータ８５の出力によってオン，
オフ動作するトランスファゲート８６，８７，８８，８
９とが、設けられている。そして、制御線ＣＮＴとイン
バータ８５の出力により、トランスファゲート８６と８
７、あるいはトランスファゲート８８と８９を動作さ
せ、データ線Ｄ１２とＤ２２、あるいはデータ線Ｄ１１
とＤ２１のいずれか一方の信号が、センスアンプ７０に
入力される。これにより、第３の実施例とほぼ同様の作
用、効果が得られる。

【００１４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 選択制御線Ｓ１，Ｓ２の極性等を変えて、ＡＮ
Ｄ回路６１〜６６をＯＲ回路に置き換えても良い。 （ｂ） 上記実施例をスタティックＲＡＭ以外のダイナ
ミックＲＡＭ等の他の半導体メモリに適用したり、ある
いは統合手段を図示以外のゲート回路構成にしても良
い。

【００１５】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、メモリセルアレイのローカルワード線を選択
するための選択制御線と、カラム選択線とを論理回路で
論理を取り、その論理結果によってローカルカラム選択
線を選択的に活性化するようにしているので、選択制御
線で選ばれたメモリセルアレイ内のカラムデコーダのみ
をアクティブにできる。そのため、複数のカラムデコー
ダからのデータ線を統合手段で統合してセンスアンプに
入力しても、常に１組のカラムデコーダしかアクティブ
とならないため、該センスアンプ内で情報が衝突するこ
とはない。これにより、複数のメモリセルアレイで１組
のセンスアンプを共通に使用できるため、センスアンプ
部分の形成面積を小さくでき、それによってチップ面積
を縮小できる。第２の発明によれば、論理回路をＡＮＤ
回路またはＯＲ回路で構成したので、ローカルカラム選
択線を適確に活性化できる。しかも、統合手段をワイア
ドＯＲ、ＯＲ回路、ＡＮＤ回路、または１組の制御線で
制御されるトランスファゲートのいずれか一つで構成し
たので、複数のカラムデコーダからのデータ線の統合を
比較的簡単な構成で実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すスタティックＲＡ
Ｍの概略の構成図である。

【図２】従来のスタティックＲＡＭの概略の構成図であ
る。

【図３】本発明の第２の実施例を示すスタティックＲＡ
Ｍの部分構成図である。

【図４】本発明の第３の実施例を示すスタティックＲＡ
Ｍの部分構成図である。

【図５】本発明の第４の実施例を示すスタティックＲＡ
Ｍの部分構成図である。

【符号の説明】

４０，５０ メモリセルアレイ ４１，４２，５１，５２ メモリセル ４３，５３ カラムデコーダ ６１，６２，６３，６４，６５，６６，８３，８４
ＡＮＤ回路 ７０ センスアンプ ８１，８２ ＯＲ回路 ８６，８７，８８，８９ トランスファゲー
ト Ｂ１１，Ｂ１２，Ｂ２１，Ｂ２２ ビット線 ＣＣ カラム選択線 ＣＮＴ 制御線 Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２ データ線 ＤＢ データバス ＬＣ１，ＬＣ２ ローカルカラム選
択線 ＬＷ１１，ＬＷ１２，ＬＷ２１，ＬＷ２２
ローカルワード線 ＭＷ１，ＭＷ２ メインワード線 Ｓ１，Ｓ２ 選択制御線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 分割された複数のメモリセルアレイを有
   し、それらのメモリセルアレイが、複数のワード線とビ
   ット線の各交差箇所に接続されマトリクス状に配置され
   た複数のデータ記憶用メモリセルで構成された半導体メ
   モリにおいて、 前記各メモリセルアレイ毎に設けられたメモリセルアレ
   イ選択用の選択制御線と、 前記すべてのメモリセルアレイ共通に使用されるカラム
   選択線と、 前記各メモリセルアレイ内に配線されたローカルカラム
   選択線と、 前記選択制御線と前記カラム選択線の論理をとって前記
   ローカルカラム選択線を選択的に活性化する論理回路
   と、 前記各メモリセルアレイ内に設けられ、前記ローカルカ
   ラム選択線によって駆動制御されるビット線選択用のカ
   ラムデコーダと、 前記すべてのカラムデコーダからのデータ線を統合する
   統合手段と、 前記統合手段からのデータを検知、増幅する１組のセン
   スアンプとを、 備えたことを特徴とする半導体メモリ。
2. 【請求項２】 前記論理回路は、ＡＮＤ回路またはＯＲ
   回路で構成し、 前記統合手段は、ワイアドＯＲ、ＯＲ回路、ＡＮＤ回
   路、または１組の制御線で制御されるトランスファゲー
   トのいずれか一つで構成したことを特徴とする半導体メ
   モリ。