JPH04228190A - 共用型ＢｉＣＭＯＳセンスアンプ - Google Patents

共用型ＢｉＣＭＯＳセンスアンプ

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JPH04228190A
JPH04228190A JP3164050A JP16405091A JPH04228190A JP H04228190 A JPH04228190 A JP H04228190A JP 3164050 A JP3164050 A JP 3164050A JP 16405091 A JP16405091 A JP 16405091A JP H04228190 A JPH04228190 A JP H04228190A
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JP
Japan
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coupled
sense amplifier
output
memory cells
gate
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Application number
JP3164050A
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English (en)
Inventor
Robert A Kertis
ロバート　エイ．　カーチス
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスタティックランダムア
クセスメモリ（ＳＲＡＭ）の技術分野に関するものであ
る。特に、本発明は、容量上の犠牲を発生することなし
に、メモリアレイの両側におけるメモリセルに対して単
一のセンスアンプを結合させる技術に関するものである
。
【０００２】
【従来の技術】ＳＲＡＭメモリは公知である。この様な
メモリは、複数個のメモリセルからなるアレイを有する
と共に、関連するアドレッシング及び検知周辺回路を有
している。アレイの寸法は任意であるが、現在の製造技
術を使用した場合には、１００万個以上のメモリセルを
単一のチップ上に形成することが可能である。
【０００３】この様な一つのメモリセルを図１に示して
ある。トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４が、バイス
テーブル交差結合型フリップフロップ回路を形成してお
り、且つトランジスタＴ５乃至Ｔ８がゲート動作ネット
ワークを形成しており、それを介して、フリップフロッ
プ回路の内部ノードＡ及びＢが１ビットライン及び０ビ
ットラインへ結合されている。トランジスタＴ５及びＴ
６はＡＮＤゲートを形成しており、同様にトランジスタ
Ｔ７及びＴ８もＡＮＤゲートを形成している。ランダム
アクセスメモリの場合、Ｘ及びＹアドレス信号が適宜の
メモリセルを一致選択するために印加される。線形選択
方法を使用することも可能であるが、その場合には、ト
ランジスタＴ６及びＴ８は省略され且つＸアドレスライ
ンがワードラインを表わす。
【０００４】零入力状態においては、両方のＸ及びＹア
ドレスラインは接地電位とされ、メモリフリップフロッ
プを両方のビットラインから分離させる。Ｔ２がオンで
あると仮定し、且つＴ１がオフであると仮定すると、ノ
ードＡはＶｄｄレベルにあり、且つノードＢは０Ｖレベ
ルにある。セルの読取りを行なうためには、両方のアド
レスラインがパルス動作され（ＰチャンネルＭＯＳ装置
の場合には負）、それによりトランジスタＴ５乃至Ｔ８
がターンオンされる。従って、電流が１ビットライン内
に流れ込み、該１ビットラインはトランジスタＴ７及び
Ｔ８及びトランジスタＴ２（これはオンである）によっ
てＶｄｄに維持されている。０ビットラインを介してほ
とんど又は全く電流は流れることはなく、該０ビットラ
インもトランジスタＴ１がオフであるのでＶｄｄレベル
に保持されている。メモリセルの状態は、従って、どの
ビットライン上にセンス電流が流れるかということを検
知することによって決定される。
【０００５】ＳＲＡＭは極めて多数の基本的に同一の要
素を有しているので、個々のメモリセルを集積回路内に
おいて対称的に配列することが便利であり且つ公知であ
る。図２は一つの一般的なパターンを示している。公知
の態様においては、アドレスデコーディングによって、
与えられた時間において、一つのセルのみに書込み又は
読取りが行なうことを可能としている。その特定のセル
からの出力は、０及び１ビットライン上に表われる。
【０００６】非常に大型のＳＲＡＭメモリにおいては、
メモリセルを大きなグループ毎に配列することによって
集積回路面積のより効率的な使用が達成されており、セ
ルのブロック間に配設されている０及び１ビットセンス
ラインを読取るためにセンス回路が必要とされている。 この様な一つの構成を図３に示してある。各グループの
メモリセルは、基本的に同一であり、Ｐ行及びＱ列のメ
モリセルを有している。各対のグループの間（１２／１
４，１６／１８）には中央区域（本例の場合には、領域
１９及び２１）が存在しており、それはその何れかの側
におけるメモリセルに対するセンス回路を有している。
【０００７】差動センスアンプ（単に「センスアンプ」
とも言う）を使用して、個々のメモリセルの内容を読取
る。この様な増幅器の構成及び動作は公知である。中央
センス回路の左側及び右側の両方に対しブロック内のメ
モリセルからの出力信号を読取るために単一のグループ
のセンスアンプを使用するために、図３に示した如く、
ＳＲＡＭメモリにおいて使用されるメモリセルの対称的
な配列を利用することも公知である。
【０００８】図２において、メモリセルはブロックによ
って示されており、ブロック内のハイホンの付いた数字
はセルの位置を表わしている。従って、セル１−２は行
１、列２内にある。図２に示した如く、メモリセル、０
及び１ビットラインからの出力ラインは、アレイから取
出されてセンスアンプ（不図示）へ延びている。アレイ
の１個のブロックにおける各行は、同一のセンスアンプ
へ接続されており、該センスアンプの出力は、選択され
た行及び列におけるメモリセルが０又は１の何れを有す
るかを表わす。右側及び左側ブロックの両方からのバス
は共通結合されると共に、中央区域における同一のセン
スアンプへ接続されている。これらのバス及びセンスア
ンプ自身は全て公知の技術である。
【０００９】この様な公知の構成はメモリセルの内容を
検知するために専用のものとされねばならない集積回路
の面積を減少させているが、少なくとも一つの主要な動
作上の困難性を有している。検知回路の何れかの側部に
おけるメモリセルを検知回路自身へ結合するために必要
とされる長尺状のバスは、大きな不所望の容量を有して
おり、その様な容量に対抗して、メモリセルによって発
生される信号が駆動せねばならない。このことは、大き
な不所望の電力ドレインを発生し、且つメモリの動作速
度を低下させる。
【００１０】
【発明が解決しようとする課題】従って、センス回路に
対して不必要な容量を付加することなしに、長いバスを
介してセンス回路へ供給されるメモリセルからの信号を
受取ることが可能なセンス回路及び方法に対する必要性
が存在している。
【００１１】
【課題を解決するための手段】本発明は、センスアンプ
の左側及び右側におけるブロック内に位置されているメ
モリセルへ結合されるセンスアンプを提供している。側
部選択回路が、どちらの側のブロックが検知されるかを
表わす信号を検知する。この信号を受取ると、選択され
なかった側におけるセルからの出力信号がセンスアンプ
から電子的に離脱され、一方選択された側からの信号は
増幅され且つセンスアンプによってＳＲＡＭ出力回路へ
供給される。選択されなかった側におけるメモリセルを
電子的に離脱させることによって、選択されたメモリセ
ルからの信号は、最小の不所望の容量でもってセンスア
ンプに到達することが可能である。更に、メモリセルの
内容を検知し且つ増幅するために単に１個のセンスアン
プが使用されるに過ぎないので、セルの内容が送信され
る出力バスは、更に、出力容量を減少させている。なぜ
ならば、センスアンプの通常の数の半分のみが必要とさ
れるに過ぎないからである。
【００１２】尚、本発明は、ＢｉＣＭＯＳ製造技術を使
用して実現した好適実施例に関して説明するが、以下の
説明においては、本発明をこの様な特定の具体例に限定
することの意図をもってなされるものではない。本発明
は、任意のＳＲＡＭ又はＤＲＡＭ集積回路において有用
に実現可能なものであって、メモリセルが対称的な配列
を有するという唯一の条件が存在するに過ぎない。
【００１３】
【実施例】図４は本発明の好適実施例に基づいて構成し
た共用型ＢｉＣＭＯＳセンスアン ロックの真及び補元出力信号）である。センスアンプは
、更に、どのグループのメモリセルがセンスアンプへ入
力信号を供給するかを選択するための左側及び右側撰択
入力信号、選択されなかった側の入力バスに対しての電
圧基準信号、及びＭＯＳ電流源に対する電圧基準信号を
受取る。図４の回路からの出力は、真出力る洩れ経路で
ある。
【００１４】センスアンプ６０は、トランジスタ６２及
び６４から構成されており、ＯＵＴ トランジスタ５８及び５７のエミッタ、及びトランジス
タ５９及び５６のエミッタは、共通結合されており、且
つトランジスタ６２及び６４のベースへそれぞれ接続さ
れている。
【００１５】トランジスタ６７及び７１は、電流源とし
て作用し、且つそれぞれ、ワイヤードＯＲ回路７０及び
８０の出力ノードへ結合されている。電流源６９は、ト
ランジスタ６２及び６４のエミッタへ結合されている。 トランジスタ７５及び７７は、スイッチとして作用し、
且つそれらのゲートは、それぞれ、左側及び右側選択入
力信号へ結合され、且つそれらのソースは電流源６７，
６９，７１のドレインへ結合されている。
【００１６】トランジスタ６７，６９，７１は、差動セ
ンスアンプ６０及びトランジスタ５６乃至５９（それら
は、ワイヤードＯＲ回路７０及び８０を形成している）
に対しての電流源を与えている。トランジスタ６９は、
ほぼ１ｍＡの電流を供給し、一方エミッタホロワ電流源
（トランジスタ６７及び７１）は約２００μＡを供給す
る。トランジスタ６７，６９，７１は、トランジスタを
横断しての電圧が変化した場合であっても、ＯＲゲート
及びセンスアンプを介しての定常的な電流を確保するた
めに、抵抗ではなく理想的な低電流源として作用すべく
選択されている。本回路がトランジスタ６５及び７３及
び洩れ経路出力を介して使用されていない場合には、エ
ミッタホロワノードＡ及びＢは低状態に保持される。
【００１７】説明の便宜上、本回路の動作を、一例とし
て左側選択命令を使用して説明する。右側選択命令が受
取られる場合には、本回路の動作は逆になる。
【００１８】左側選択信号（それは、アクティブ高）を
受取ると、トランジスタ７５がターンオンされ且つ電流
を導通させる。このことは、電流源トランジスタ６７，
６９，７１を介して電流が流れることを可能とする。こ
の同じ左側選択信号は、更に、トランジスタ５２及び５
４（これらは、ＰＭＯＳトランジスタであり且つそれら
のゲートが高レベルにある場合に非活性状態である）を
ターンオフさせる。トラ
【００１９】 びＶｌｅｆｔがトランジスタ５８及び５９のベース上に
表われる。これらのトランジスタは、それぞれ、ワイヤ
ードＯＲ論理回路７０及び８０のベースを形成している
。選択されなかった入力ラインに対する基準電圧が、ワ
イヤードＯＲ回路７０及び８０における他のトランジス
タであるトランジスタ５６及び５７のベース上トランジ
スタ５６及び５７が導通していない状態で、トランジス
タ５９及び５８をターンオンさせる。
【００２０】 センスされたセルが１又は０であったか否かを表わす。
【００２１】本回路の動作は、右側選択が選択された場
合には逆となる。何れの側も選択されない場合には、全
ての入力ラインが基準電圧へ対して短絡され、且つ電流
の流れは存在しない。一方又は他方の側が選択される場
合には、ワイヤードＯＲ論理回路７０及び８０は、実効
的に、他方の側をセンスアンプから離脱させる。従って
、入力信号は、反対の側における容量に遭遇することは
ない。
【００２２】選択されなかった入力信号ラインの入力容
量を除去することに加えて、右側及び左側メモリセルブ
ロックの両方の内容を検知するために単一のセンスアン
プを使用する本発明の構成は、出力寄生容量を半分に減
少することを可能とする。このことは、右側及び左側に
別々のセンスアンプを設け各々が単一の出力信号バスへ
結合されている二つのセンスアンプとする代わりに、単
に一つのセンスアンプが出力ラインに結合されるという
事実から当然に得られる結果である。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。例えば、本発明を、ＢｉＣＭＯＳのＳＲＡＭの特定の
実施例について説明したが、本発明は、他の技術で実現
したその他のＳＲＡＭ及びダイナミックＲＡＭにおいて
も有用なものである。
【図面の簡単な説明】
【図１】　　従来のＳＲＡＭメモリセルを示した概略図
。
【図２】　　多数のメモリセルを有する従来のＳＲＡＭ
回路の一部を示した概略図。
【図３】　　ＳＲＡＭメモリにおけるメモリセル及び検
知回路に対する公知の構成を示した概略図。
【図４】　　本発明の一実施例に基づいて構成された回
路を示した概略図。
【符号の説明】
６０　　センスアンプ ７０，８０　　ワイヤードＯＲ論理ゲート６７，６９，
７１　　電流源

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】　　スタティックランダムアクセスメモリ
    （ＳＲＡＭ）において、電源が設けられており、少なく
    とも右側グループ及び左側グループのＳＲＡＭメモリセ
    ルが設けられており、各グループのセルは少なくとも出
    力信号と、補元出力信号と、出力信号ラインと、補元出
    力信号ラインとを有しており、グループ選択回路が設け
    られており、且つセンスアンプが設けられており、前記
    グループ選択回路はどのグループのＳＲＡＭメモリセル
    がその出力信号及び補元出力信号を前記センスアンプへ
    供給するかを選択するものであり、前記グループ選択回
    路及びセンスアンプが、前記右側及び左側出力信号ライ
    ン及び補元出力信号ラインへ結合されており且つ側部選
    択入力及び少なくとも１個のスイッチングネットワーク
    出力を具備する右側及び左側スイッチングネットワーク
    、前記右側及び左側スイッチングネットワーク出力へ結
    合されており且つ各々が２本のＯＲ入力ラインと少なく
    とも１本のＯＲ出力ラインとを具備する第一及び第二Ｏ
    Ｒゲート、２本のセンスアンプ入力ラインと２本のセン
    スアンプ出力ラインとを具備しており前記入力ラインが
    前記第一及び第二ＯＲゲートの出力ラインへ結合されて
    いるセンスアンプ、を有しており、側部選択入力信号が
    受取られた場合に、選択されたスイッチングネットワー
    クが選択された側部の出力信号及び補元出力信号をそれ
    ぞれ各ＯＲゲートの一つのＯＲ入力へ送信し、選択され
    なかったスイッチングネットワークは同時的に基準電圧
    を前記ＯＲ回路の他の入力へ印加し、前記ＯＲゲートの
    出力が前記センスアンプの入力へ印加され、前記センス
    アンプが入力信号のセンスアンプの電圧差によって決定
    される出力信号を発生することを特徴とするグループ選
    択回路及びセンスアンプ。
  2. 【請求項２】　　請求項１において、前記右側及び左側
    スイッチングネットワークの各々が２個のＰＭＯＳトラ
    ンジスタを有しており、前記トランジスタはゲートとソ
    ースとドレインとを有しており、前記左側スイッチング
    ネットワークのゲートは左側選択信号ラインへ結合され
    ており、前記右側スイッチングネットワークのゲートは
    右側選択信号ラインへ結合されており、前記左側及び右
    側スイッチングネットワークのソースは基準電圧ライン
    へ結合されており、前記左側スイッチングネットワーク
    のドレインは前記左側出力信号ライン及び前記左側補元
    出力信号ラインへそれぞれ結合されており、且つ前記右
    側スイッチングネットワークのドレインは前記右側出力
    信号ライン及び前記右側補元出力信号ラインへそれぞれ
    結合されていることを特徴とするグループ選択回路及び
    センスアンプ。
  3. 【請求項３】　　請求項２において、前記第一及び第二
    ＯＲゲートの各々が２個のＢＪＴトランジスタを有して
    おり、前記トランジスタの各々がベースとエミッタとコ
    レクタとを具備しており、各トランジスタのコレクタは
    前記ＳＲＡＭ電源へ結合されており、前記第一ＯＲゲー
    トを有する前記トランジスタのベースは前記左側及び右
    側補元出力信号ラインへそれぞれ結合されており、前記
    第二ＯＲゲートを有するトランジスタのベースは前記右
    側及び左側出力信号ラインへそれぞれ結合されており、
    前記第一ＯＲゲートのエミッタは共通結合されると共に
    前記第一センスアンプ入力ラインへ結合されており、且
    つ前記第二ＯＲゲートのエミッタは共通結合されると共
    に前記第二センスアンプ入力ラインへ結合されているこ
    とを特徴とするグループ選択回路及びセンスアンプ。
  4. 【請求項４】　　請求項３において、前記センスアンプ
    がコレクタとベースとエミッタとを具備する２個のＢＪ
    Ｔトランジスタを有しており、前記コレクタは前記出力
    信号ライン及び前記補元出力信号ラインをそれぞれ形成
    しており、前記ベースは前記第一及び第二ＯＲゲートエ
    ミッタへそれぞれ結合されており、且つ前記エミッタは
    共通結合されると共に接地電圧へ結合されていることを
    特徴とするグループ選択回路及びセンスアンプ。
  5. 【請求項５】　　請求項４において、前記ＯＲゲートの
    エミッタ及び前記センスアンプのベースは、それぞれ、
    第一及び第二電流源へ結合されており、且つ前記センス
    アンプのエミッタは第三電流源へ結合されていることを
    特徴とするグループ選択回路及びセンスアンプ。
  6. 【請求項６】　　請求項５において、前記右側及び左側
    スイッチングネットワークの各々は、更に、ソースとゲ
    ートとドレインとを具備する第三ＮＭＯＳトランジスタ
    を有しており、前記ソースは前記電流源の各々へ結合さ
    れており、前記ゲートは、それぞれ、前記左側及び右側
    選択信号ラインへ結合されており、且つ前記ドレインは
    接地電圧へ結合されていることを特徴とするグループ選
    択回路及びセンスアンプ。
  7. 【請求項７】　　請求項６において、前記電流源はゲー
    トとソースとドレインとを具備するＮＭＯＳトランジス
    タから構成されており、前記ゲートの全ては基準電圧へ
    結合されており、前記ドレインは前記右側及び左側スイ
    ッチングネットワークの第三ＮＭＯＳトランジスタのソ
    ースへ結合されており、前記第一電流源のソースは前記
    第一ＯＲゲートのエミッタ及び前記センスアンプの第一
    トランジスタのベースへ結合されており、前記第二電流
    源のソースは前記第二ＯＲゲートのエミッタ及び前記セ
    ンスアンプの前記第二トランジスタのベースへ結合され
    ており、且つ前記第三電流源のソースは前記センスアン
    プの前記第一及び第二トランジスタのエミッタへ結合さ
    れていることを特徴とするグループ選択回路及びセンス
    アンプ。
  8. 【請求項８】　　第一出力と第一補元出力とを具備する
    第一ブロックのメモリセルが設けられており、第二出力
    と第二補元出力とを具備する第二ブロックのメモリセル
    が設けられており、前記第一ブロックのメモリセルへ結
    合されており且つ前記第一出力及び第一補元出力を基準
    信号へ接続するために第一選択信号に応答し且つ前記第
    一出力及び第一補元出力を論理出力へ接続するために第
    二選択信号に応答して基準信号源へ制御可能に接続可能
    な第一論理手段が設けられており、前記第二ブロックの
    メモリセルへ結合されており且つ前記第二出力及び第二
    補元出力を前記基準信号へ接続するために第一選択信号
    に応答し且つ前記第二出力及び第二補元出力を論理出力
    へ接続させるために第二選択信号に応答して基準信号源
    へ制御可能に接続可能な第二論理手段が設けられており
    、前記第一及び第二論理手段の各々へ結合されており前
    記第一及び第二論理手段のうちの一方の論理出力を検知
    する検知手段が設けられていることを特徴とするメモリ
    装置。
  9. 【請求項９】　　複数個のメモリセルからなるアレイに
    おける１個のメモリセルの内容を検知する方法において
    、前記アレイが検知手段を有しており、前記セルは複数
    個のメモリセルからなるグループ毎に配列されると共に
    前記検知手段へ結合されており、１個のグループのメモ
    リセルを選択し、選択しなかったグループのメモリセル
    を前記検知手段から電子的に離脱させ、前記選択したグ
    ループのメモリセルの中のメモリセルの一つの内容を検
    知する、上記各ステップを有することを特徴とする方法
    。
  10. 【請求項１０】　　複数個のメモリセルからなるアレイ
    内の１個のメモリセルの内容を検知する回路において、
    前記メモリセルが複数個のメモリセルからなるグループ
    毎に配列されており、前記メモリセルのうちの何れが検
    知されるかを選択する選択手段が設けられており、前記
    メモリセルからなるグループ及び前記選択手段に結合さ
    れており前記選択したメモリセルの内容を検知する検知
    手段が設けられており、前記検知手段及び前記メモリセ
    ルからなるグループへ結合されており選択されなかった
    グループのメモリセルを前記検知手段から離脱させる離
    脱手段が設けられていることを特徴とする回路。
JP3164050A 1990-04-10 1991-04-10 共用型ＢｉＣＭＯＳセンスアンプ Pending JPH04228190A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/506,972 US5046050A (en) 1990-04-10 1990-04-10 Shared BiCMOS sense amplifier
US506972 1995-07-28

Publications (1)

Publication Number Publication Date
JPH04228190A true JPH04228190A (ja) 1992-08-18

Family

ID=24016758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3164050A Pending JPH04228190A (ja) 1990-04-10 1991-04-10 共用型ＢｉＣＭＯＳセンスアンプ

Country Status (4)

Country Link
US (1) US5046050A (ja)
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