JPH0729385A - Ｅｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】 【目的】 書き換え回数や電源電圧低下に対する信頼性
を高くしたＥＥＰＲＯＭ装置を提供する。 【構成】 電気的に書き込み及び消去が可能な不揮発性
記憶素子を含むメモリセルがマトリックス配置されて構
成されるメモリアレイからの読み出し信号の基準電圧と
して、初期状態の不揮発性記憶素子を含むダミーセルか
らの読み出し信号をソースに受ける増幅ＭＯＳＦＥＴの
ドレインと負荷手段との間に電源電圧に逆比例的に抵抗
値が変化させられる可変抵抗素子を設ける。 【効果】 可変抵抗素子の挿入により基準電圧がハイレ
ベルが偏倚されられ、しかも電源電圧の低下に対応して
レベル偏倚量を大きくするので、書き換え回数による記
憶素子のしきい値電圧の変化や電源電圧の低下時にロウ
レベル側の読み出し電圧に対するレベルマージンを確保
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＥＥＰＲＯＭ（エレ
クトリカリ・イレーザブル＆プログラマブル・リード・
オンリー・メモリ）装置に関するもので、例えばＭＮＯ
Ｓトランジスタを用いたものに利用して有効な技術に関
するものである。

【０００２】

【従来の技術】データの電気的な書き込み及び消去が可
能な半導体不揮発性記憶素子、例えばＭＮＯＳ（メタル
・ナイトライド・オキサイド・セミコンダクタ）は、比
較的薄いシリコン酸化膜とその上に形成され比較的厚い
シリコン窒化膜（ナイトライド）との２層構造のゲート
絶縁膜を持つ絶縁ゲート電界効果トランジスタ（以下、
単にＭＮＯＳトランジスタという）であり、記憶情報の
書込みだけでなく消去も電気的に行うことができる。Ｍ
ＮＯＳ技術は、例えば特開昭５６−１５６３７０公報に
記載されている。

【０００３】消去状態もしくは記憶情報が書込まれてい
ない状態では、Ｎチャンネル型ＭＮＯＳトランジスタの
しきい値電圧は負の電圧になっている。記憶情報の書込
み又は消去のために、ゲート絶縁膜には、トンネル現象
によりキャリアの注入が生じるような高電界が作用させ
られる。上記公報に従うと、ＭＮＯＳトランジスタは、
Ｎ型半導体基板に形成されたＰ型ウェル領域に形成され
る。また、周辺回路を構成するＭＯＳＦＥＴが、ＭＮＯ
Ｓトランジスタのためのウェル領域に対して独立にされ
たウェル領域に形成される。

【０００４】書込み動作において、ＭＮＯＳトランジス
タの基体ゲートとしてのウェル領域には、例えばほゞ回
路の接地電位の０Ｖが印加され、ゲートには、書き込み
のための高電圧が印加される。ソース領域及びドレイン
領域には、書込むべき情報に応じてほゞ０Ｖの低電圧又
は書き込みレベルの高電圧が印加される。このときＭＮ
ＯＳトランジスタのチャンネル形成領域、すなわちソー
ス領域及びドレイン領域との間のシリコン領域表面に
は、上記ゲートの正の高電圧に応じてチャンネルが誘導
される。このチャンネルの電位はソース領域及びドレイ
ン領域の電位と等しくなる。ソース領域及びドレイン領
域に上記のように０Ｖの電圧が印加されるとゲート絶縁
膜には上記ゲートの高電圧に応じた高電界が作用する。
その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネルからキャリアとしての電子が注入される。これによ
って、ＭＮＯＳのしきい値値電圧は、例えば負の電圧か
ら正の電圧に変化する。

【０００５】ソース領域及びドレイン領域に書き込みレ
ベルの高電圧が印加された場合、ゲートとチャンネルと
の間の電位差が小さい値にされる。このような小電圧差
では、トンネル現象による電子の注入を起こさせるには
不十分となる。そのため、ＭＮＯＳのしきい値電圧は変
化しない。消去の場合には、ＭＮＯＳトランジスタのゲ
ートに０Ｖを与えながらその基体ゲートとしてのウェル
領域に正の高電圧を印加して、逆方向のトンネル現象を
生じしめて、キャリアとしての電子を基体ゲートに戻す
ことにより行われる。

【０００６】

【発明が解決しようとする課題】上記のようなＭＮＯＳ
トランジスタにあっては、繰り返しデータの書き換えが
行われる。このようなデータの書き換えが繰り返される
ことにより、しきい値電圧Ｖthは、約１０⁵ 回あたりか
らハイレベル側にシフトする。また、ＭＮＯＳトランジ
スタにあっては、そのデータ保持特性は、時間の経過と
ともに、初期のしきい値電圧（ヴァージンレベル）に近
づく。このため、上記書き換え特性により、特に消去側
では長時間放置にすると電流低下を起こしやすく、基準
電圧とのマージンがなく、判別を困難にしてしまう。ま
た、電源電圧が低いと、等価的に基準電圧を形成するプ
リアンプの増幅特性が低下して、ロウレベル側の読み出
し信号Ｌに近づいて動作マージンがなくなってしまう。

【０００７】この発明の目的は、書き換え回数や電源電
圧低下に対する信頼性を高くしたＥＥＰＲＯＭ装置を提
供することにある。この発明の前記ならびにその他の目
的と新規な特徴は、この明細書の記述および添付図面か
ら明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電気的に書き込み及び消去
が可能な不揮発性記憶素子を含むメモリセルがマトリッ
クス配置されて構成されるメモリアレイからの読み出し
信号の基準電圧として、初期状態の不揮発性記憶素子を
含むダミーセルからの読み出し信号をソースに受ける増
幅ＭＯＳＦＥＴのドレインと負荷手段との間に電源電圧
に逆比例的に抵抗値が変化させられる可変抵抗素子を設
ける。

【０００９】

【作用】上記した手段によれば、可変抵抗素子の挿入に
より基準電圧がハイレベルが偏倚されられ、しかも電源
電圧の低下に対応してレベル偏倚量を大きくするので、
書き換え回数による記憶素子のしきい値電圧の変化や電
源電圧の低下時にロウレベル側の読み出し電圧に対する
レベルマージンを確保することができる。

【００１０】

【実施例】図２には、この発明に係るＥＥＰＲＯＭ装置
の一実施例の要部回路図が示されている。この実施例の
ＥＥＰＲＯＭ装置は、図示しないアドレスバッファやＸ
デコーダＸ−ＤＣＲ及びＹデコーダＹ−ＤＣＲからなる
アドレス選択回路と、このアドレス選択回路の出力信号
や制御信号に応答して書き込み／消去動作のための電圧
を形成する回路、及び上記制御信号を形成する制御回路
ＣＯＮＴを含んでいる。

【００１１】ＥＥＰＲＯＭ装置は、特に制限されない
が、外部から供給される＋５Ｖのような比較的低い電源
電圧ＶＣＣと、−１２Ｖのような負の高電圧−Ｖppとに
よって動作される。上記選択回路を構成するＸアドレス
デコーダＸ−ＤＣＲ等は、ＣＭＯＳ回路により構成され
る。ＣＭＯＳ回路は、＋５Ｖのような比較的低い電源電
圧ＶＣＣが供給されることによって、その動作を行う。
したがって、アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣ
Ｒにより形成される選択／非選択信号のレベルは、ほゞ
＋５Ｖとされ、ロウレベルは、ほゞ回路の接地電位の０
Ｖにされる。

【００１２】図示のＥＥＰＲＯＭ装置を構成する素子構
造それ自体は、本発明に直接関係が無いので図示しない
けれども、その概要は次のようにされる。すなわち、図
示の装置の全体は、Ｎ型単結晶シリコンから成るような
半導体基板上に形成される。ＭＮＯＳトランジスタは、
Ｎチャンネル型とされ、それは、上記半導体基板の表面
に形成されたＰ型ウェル領域もしくはＰ型半導体領域上
に形成される。Ｎチャンネル型ＭＯＳＦＥＴは、同様に
Ｐ型半導体領域上に形成される。Ｐチャンネル型ＭＯＳ
ＦＥＴは、上記半導体基板上に形成される。

【００１３】１つのメモリセルは、特に制限されない
が、１つのＭＮＯＳトランジスタと、それに直列接続さ
れた２つのＭＯＳＦＥＴとから構成される。１つのメモ
リセルにおいて、１つのＭＮＯＳトランジスタと２つの
ＭＯＳＦＥＴは、例えばＭＮＯＳトランジスタのゲート
電極に対してそれぞれ２つのＭＯＳＦＥＴのゲート電極
の一部がオーバーラップされるようないわゆるスタック
ドゲート構造とされる。これによって、メモリセルのサ
イズは、それを構成する１つのＭＮＯＳトランジスタと
２つのＭＯＳＦＥＴとが実質的に一体構造にされること
になり、小型化される。

【００１４】各メモリセルは、特に制限されないが、共
通のウェル領域に形成される。Ｘデコーダ、Ｙデコーダ
のようなＣＭＯＳ回路を構成するためのＮチャンネルＭ
ＯＳＦＥＴは、各メモリセルのための共通のＰ型ウェル
領域に対して独立にされたＰ型ウェル領域に形成され
る。この構造において、Ｎ型半導体基板は、その上に形
成される複数のＰチャンネルＭＯＳＦＥＴに対する共通
の基体ゲートを構成し、回路の電源電圧ＶＣＣレベルに
される。ＣＭＯＳ回路を構成するためのＮチャンネルＭ
ＯＳＦＥＴの基体ゲートとしてのウェル領域は、回路の
接地電位０ボルトに維持される。

【００１５】図２において、メモリアレイＭ−ＡＲＹ
は、マトリックス配置された複数のメモリセルを含んで
いる。１つのメモリセルは、ＭＮＯＳトランジスタＱ２
と、そのドレインとデータ線（ビット線もしくはディジ
ット線）Ｄ１との間に設けられたアドレス選択用ＭＯＳ
ＦＥＴＱ１と、特に制限されないが、上記ＭＮＯＳトラ
ンジスタＱ２のソースと共通ソース線との間に設けられ
た分離用ＭＯＳＦＥＴＱ３とから構成される。なお、前
述のようなスタックドゲート構造が採用される場合、Ｍ
ＮＯＳトランジスタＱ２のチャンネル形成領域にＭＯＳ
ＦＥＴＱ１、Ｑ３のチャンネル形成領域が直接的に隣接
されることになる。それ故に、ＭＮＯＳトランジスタＱ
２のドレイン、ソースは、便宜上の用語であると理解さ
れたい。

【００１６】同一の行に配置されたメモリセルのそれぞ
れのアドレス選択用ＭＯＳＦＥＴＱ１等のゲートは、第
１ワード線Ｗ１１に共通接続され、それに対応されたＭ
ＮＯＳトランジスタＱ２等のゲートは、第２ワード線Ｗ
１２に共通接続されている。同様に他の同一の行に配置
されたメモリセルアドレス選択用ＭＯＳＦＥＴ及びＭＮ
ＯＳトランジスタのゲートは、それぞれ第１ワード線Ｗ
２１，Ｗ２２に共通接続されている。

【００１７】同一の列に配置されたメモリセルのアドレ
ス選択用ＭＯＳＦＥＴＱ１等のドレインは、データ線線
Ｄ１に共通接続されている。同様に他の同一の列に配置
されたメモリセルのアドレス選択用ＭＯＳＦＥＴのドレ
インは、それぞれデータ線Ｄ２に共通接続されている。
各メモリセルにおける分離用ＭＯＳＦＥＴＱ３のソース
は共通にされる。

【００１８】この実施例のメモリアレイＭ−ＡＲＹは、
ほゞ次のような電位によって動作される。まず、読み出
し動作において、メモリアレイＭ−ＡＲＹが形成される
ウェル領域ＷＥＬＬ１の電位Ｖｗは、ほゞ回路の接地電
位０ボルトに等しいロウレベルにされる。分離用ＭＯＳ
ＦＥＴＱ３のゲートに結合された制御線（Ｖig) は、こ
れらのＭＯＳＦＥＴＱ３をオン状態にさせるように、ほ
ゞ電源電圧ＶＣＣに等しいようなハイレベルにされる。
それぞれＭＮＯＳトランジスタのゲート電極に結合され
た第２ワード線Ｗ１２ないしＷ２２は、ほゞ接地電位に
等しいような電位、すなわちＭＮＯＳトランジスタの高
しきい値電圧（正）と低しきい値電圧（負）との間の電
圧とされる。

【００１９】第１ワード線Ｗ１１ないしＷ２１のうちの
選択されるべきワード線は、ほゞ電源電圧ＶＣＣに等し
いような選択レベルもしくはハイレベルされ、残りのワ
ード線すなわち非選択ワード線は、ほゞ接地電位に等し
いような非選択レベルもしくはロウレベルにされる。デ
ータ線Ｄ１ないしＤ２のうちの選択されるべきデータ線
には、後述するようなセンスアンプＳＡからセンス電流
が供給される。第１ワード線によって選択されたメモリ
セルにおけるＭＮＯＳトランジスタが低しきい値電圧を
持っているなら、そのメモリセルは、それが結合された
データ線に対して電流通路を形成する。選択されたメモ
リセルにおけるＭＮＯＳトランジスタが高しきい値電圧
を持っているなら、そのメモリセルは、実質的に電流通
路を形成しない。従ってメモリセルのデータの読み出し
は、センス電流の検出によって行われる。

【００２０】センスアンプＳＡは、上記メモリアレイＭ
−ＡＲＹのアドレッシングによって共通データ線ＣＤに
出力された読み出し信号を、ダミーセルを利用した基準
電圧回路により形成される基準電圧Ｖref を参照してハ
イレベル／ロウレベルの判定を行う。

【００２１】書き込み動作において、ウェル領域ＷＥＬ
Ｌ１は、ほゞ−Ｖppに等しいような負の高電圧にされ、
分離用ＭＯＳＦＥＴＱ３のゲート電極に結合された制御
線（Ｖig）は、それらのＭＯＳＦＥＴＱ３をオフ状態に
させるように負の高電位にされる。第１ワード線Ｗ１１
ないしＷ２１は、ほゞ接地電位に等しいような非選択レ
ベルもしくはロウレベルにされる。第２ワード線Ｗ１２
ないしＷ２２のうちの１つのワード線は、ほゞ電源電圧
ＶＣＣに等しいような選択レベルにされ、残りの第２ワ
ード線は、電圧−Ｖppに近い負の高電圧にされる。デー
タ線は、メモリセルに書き込まれるべきデータに応じ
て、ほゞ電源電圧ＶＣＣに等しいようなハイレベルもし
くは負電圧−Ｖppに近い負の高電圧を持つロウレベルに
される。

【００２２】消去動作において、ウェル領域ＷＥＬＬ１
は、ほゞ電源電圧ＶＣＣに等しいような消去レベルもし
くはハイレベルにされる。第１ワード線Ｗ１１ないしＷ
２１は及び第２ワード線Ｗ１２ないしＷ２２は、消去の
ために、基本的にはそれぞれ回路の電源電圧ＶＣＣにほ
ゞ等しいレベル及び電圧−Ｖppに実質的に等しいレベル
される。しかしながら、この実施例に従うと、特に制限
されないが、各メモリ行毎のメモリセルの消去が可能と
なるように、第１、第２ワード線のレベルが決定され
る。第１ワード線Ｗ１１ないしＷ２１のうちの消去が必
要とされるメモリ行に対応された第１ワード線は、ほゞ
電源電圧ＶＣＣに等しいような消去レベルにされ、消去
が必要とされないメモリ行に対応された第１ワード線
は、ほゞ回路の接地電位のような非消去レベルにされ
る。第２ワード線Ｗ１２ないしＷ２２のうちの上記消去
レベルにされる第１ワード線と対応する第２ワード線
は、ほゞ負電圧−Ｖppに等しいような消去レベルにさ
れ、上記非消去レベルにされる第１ワード線と対応する
第２ワード線は、ほゞ電源電圧ＶＣＣに等しいような非
消去レベルにされる。

【００２３】この実施例に従うと、上述のようにウェル
領域ＷＥＬＬ１、すなわちＭＮＯＳトランジスタの基体
ゲートに電源電圧ＶＣＣを印加することによって各ＭＮ
ＯＳトランジスタの記憶情報を消去する構成がとられ
る。他方、ＣＭＯＳ回路を構成するＮチャンネルＭＯＳ
ＦＥＴの基体ゲートは、ＭＮＯＳトランジスタの基体ゲ
ートとは独立に、例えば０ボルトのような電位にされる
ことが必要とされる。それ故に、前述のように各メモリ
セルの基体ゲート、すなわち、メモリアレイＭ−ＡＲＹ
が形成された半導体領域ＷＥＬＬ１は、Ｘデコーダ，Ｙ
デコーダ等の周辺回路を構成するＮチャンネルＭＯＳＦ
ＥＴが形成される半導体領域（ウェル領域）と電気的に
分離される。

【００２４】メモリアレイＭ−ＡＲＹの部分的な消去を
可能としたいなら、個々のメモリセルをそれぞれ独立の
ウェル領域に形成したり、同じ行もしくは列に配置され
るメモリセルを共通のウェル領域に形成したりすること
ができる。この実施例では、前述のようにメモリセルの
全体すなわちメモリアレイＭ−ＡＲＹは１つの共通なウ
ェル領域ＷＥＬＬ１に形成される。

【００２５】上記第１、第２ワード線Ｗ１１ないしＷ２
１及びＷ１２ないしＷ２２は、それぞれＸデコーダＸ−
ＤＣＲによって駆動される。ＸデコーダＸ−ＤＣＲは、
特に制限されないが、メモリアレイＭ−ＡＲＹのメモリ
行に一対一対応された複数の単位デコーダ回路から成
る。１つの単位デコーダ回路は、例えば図示のような、
アドレス信号を受けるノア（ＮＯＲ）ゲート回路ＮＯＲ
１、ゲート回路Ｇ及びレベル変換回路ＬＶＣから構成さ
れる。

【００２６】ゲート回路Ｇは、少なくとも読み出し動作
時において、それに対応されたノアゲート回路の出力
を、対応の第１ワード線に伝達させ、また書き込み動作
において対応のノアゲート回路の出力にかかわらずに第
１ワード線を回路の接地電位に実質的に等しいレベルに
させる構成とされる。この実施例に従うと、ゲート回路
Ｇは、前述の選択消去動作を可能とするために、読み出
し動作時とともに、消去動作時においても、それに対応
されたノアゲート回路の出力を対応の第１ワード線に伝
達させるように構成される。

【００２７】レベル変換回路ＬＶＣは、書き込み動作時
において、それに対応されたノアゲート回路の出力がハ
イレベルの選択レベルならそれに応じて第２ワード線を
ほゞ電源電圧ＶＣＣに等しい選択レベルにさせ、ノアゲ
ート回路の出力がロウレベルの非選択レベルならそれに
応じて第２ワード線をほゞ負電圧−Ｖppに等しい非選択
レベルにさせる。レベル変換回路ＬＶＣは、また消去動
作時において、それに対応されたノアゲート回路の出力
がハイレベルの選択レベルならそれに応じて第２ワード
線をほゞ負電圧−Ｖppに等しい消去選択レベルにさせ、
ノアゲート回路の出力がロウレベルの非選択レベルなら
それに応じて第２ワード線をほゞ電源電圧ＶＣＣに等し
い消去非選択レベルにさせる。

【００２８】分離用ＭＯＳＦＥＴＱ３等のゲートは、制
御電圧発生回路Ｖig−Ｇにより形成される制御電圧Ｖig
が供給される制御線に共通結合されている。これら分離
用ＭＯＳＦＥＴＱ３等のソースは、特に制限されない
が、回路の接地電位に結合される。上記分離用ＭＯＳＦ
ＥＴＱ３のゲートに供給される制御電圧Ｖigは、ＭＮＯ
Ｓトランジスタへ後述するような書き込み動作におい
て、第２ワード線Ｗ２１ないしＷ２２のうちの選択され
るべきメモリセルが結合されたワード線がハイレベル
（５Ｖ）とされ、基体ゲートとしてのウェル領域ＷＥＬ
Ｌが約−１２Ｖとされるとともに、データ線例えばＤ１
が約−１０Ｖにされたとき、上記ＭＯＳＦＥＴＱ３をオ
フ状態にさせるように約−１０Ｖのような低い電位にさ
れる。これにより、例えデータ線Ｄ２が＋５Ｖのような
ハイレベルにされていても、データ線Ｄ２から上記書き
込みを行うべきメモリセル側に対して電流が流れ込むこ
とが防止される。

【００２９】上記メモリアレイＭ−ＡＲＹが形成される
ウェル領域ＷＥＬＬ１には、制御電圧発生回路Ｖｗ−Ｇ
により形成された制御電圧Ｖｗ−Ｇが供給される。この
電圧Ｖｗは、書き込み動作のときに約−１２Ｖのような
負の高電圧にされ、消去動作のときに約＋５Ｖの電位に
され、それ以外において約０Ｖにされる。

【００３０】この実施例では、特に制限されないが、読
み出し動作の高速化を図るために、特に制限されない
が、メモリアレイＭ−ＡＲＹの各データ線Ｄ１，Ｄ２を
選択するカラムスイッチＭＯＳＦＥＴＱ１２，Ｑ１２等
は、Ｎチャンネル型とされる。この場合、上記各データ
線Ｄ１，Ｄ２とこれらのＮチャンネルＭＯＳＦＥＴＱ１
２、Ｑ１３等と電気的に分離させるＮチャンネルＭＯＳ
ＦＥＴＱ１０，Ｑ１１が設けられる。すなわち、上記各
データ線Ｄ１，Ｄ２等と共通データ線ＣＤとの間には、
上記ＭＯＳＦＥＴＱ１０，Ｑ１１等とＹゲート（カラム
スイッチ）回路Ｃ−ＳＷとしてのＮチャンネルＭＯＳＦ
ＥＴＱ１２，Ｑ１３等がそれぞれ直列形態に設けられ
る。上記データ線分離用のＭＯＳＦＥＴＱ１０，Ｑ１１
は、上記ＭＮＯＳトランジスタと同じＰ型のウェル領域
ＷＥＬＬ１に形成される。

【００３１】これらのＭＯＳＦＥＴＱ１０，Ｑ１１のゲ
ートには、制御電圧発生回路Ｖｃ−Ｇにより形成される
制御電圧Ｖｃが供給される。この制御電圧Ｖｃは、書き
込み動作状態のときのみ、−１２Ｖのような負の高電圧
にされ、それ以外の読み出し及び消去動作状態のときに
は、電源電圧ＶＣＣのようなハイレベルにされる。これ
によって、上記ＭＯＳＦＥＴＱ１０，Ｑ１１は、書き込
み動作状態のときにオフ状態にされる。また、上記ＭＯ
ＳＦＥＴＱ１０，Ｑ１１は、消去動作状態のとき上記ウ
ェル領域ＷＥＬＬ１が電源電圧ＶＣＣのようなハイレベ
ルにされることによってオフ状態にされる。それ故、上
記ＭＯＳＦＥＴＱ１０，Ｑ１１は、読み出し動作状態の
ときにのみオン状態にされる。これによって、書き込み
動作の時に、上記ＭＯＳＦＥＴＱ１０，Ｑ１１等がオフ
状態にされるから、データ線の電位が負の高電圧にされ
ても後述するカラムスイッチＭＯＳＦＥＴＱ１２，Ｑ１
３との接続点がフローティング状態にされる。したがっ
て、上記相互接続点に結合されるスイッチＭＯＳＦＥＴ
Ｑ１２，Ｑ１３のソース，ドレインとそれが形成される
ウェル領域とが順バイアスされてしまうことを防止でき
る。

【００３２】上記カラムスイッチ回路Ｃ−ＳＷを構成す
るＭＯＳＦＥＴＱ１２，Ｑ１３のゲートには、Ｙデコー
ダＹ−ＤＣＲの出力信号が供給される。ＹデコーダＹ−
ＤＣＲの各出力は、読み出し動作時においてほゞ電源電
圧ＶＣＣに等しいような選択レベル又はほゞ０ボルトに
等しいような非選択レベルにされる。

【００３３】上記共通データ線ＣＤは、入出力回路ＩＯ
Ｂを構成するデータ入力回路ＤＩＢの出力端子と、セン
スアンプＳＡと出力バッファ回路ＯＢＣとからなるデー
タ出力回路ＤＯＢの入力端子に結合されている。この入
力出力回路ＩＯＢを構成するデータ入力回路の入力端子
とデータ出力回路の出力端子は、外部端子Ｉ／Ｏに結合
される。

【００３４】この実施例に従うと、各データ線Ｄ１，Ｄ
２には、消去／書き込みに先立って前の記憶情報を保持
するためのラッチ回路ＦＦが設けられるとともに、書き
込み動作時においてラッチ回路ＦＦの記憶情報に従って
選択的にデータ線の電位を負の高電圧−Ｖppにさせるレ
ベル変換回路ＬＶＣが設けられる。これらによって、後
述するような自動書き換え動作や１つの選択ワード線に
結合された複数のメモリセルへのデータの同時書き込み
が可能とされる。

【００３５】制御回路ＣＯＮＴは、外部端子ＣＥＢ、Ｗ
ＥＢ、ＯＥＢに供給されるチップイネーブル信号、ライ
トイネーブル信号、アウトプットイネーブル信号及び外
部端子−Ｖppに供給される書き込み電圧を受けることに
よって、種々の動作モードを判別し、ゲート回路Ｇ、レ
ベル変換回路ＬＶＣ、制御電圧発生回路Ｖig−Ｇ、デー
タ入力回路ＤＩＢ、データ出力回路ＤＯＢ等の回路の動
作を制御するための種々の制御信号を出力する。

【００３６】特に制限されないが、読み出し動作モード
は、外部端子ＣＥＢ、ＷＥＢ及びＯＥＢの信号（以下、
信号ＣＥＢ、ＷＥＢ、ＯＥＢのように記す）のロウレベ
ル、ロウレベル及びハイレベルによって指示され、スタ
ンバイ動作モードは、信号ＣＥのハイレベルによって指
示される。図２のラッチ回路ＦＦにデータを書き込ませ
るための第１書き込み動作モードは、信号ＣＥＢ、ＷＥ
Ｂ、ＯＥＢ及びＶppのロウレベル、ロウレベル、ハイレ
ベル及びロウレベルによって指示され、メモリセルにデ
ータを書き込ませるための第２書き込み動作モードは、
信号ＣＥＢ、ＷＥＢ、ＯＥＢ及びＶppのロウレベル、ロ
ウレベル、ハイレベル及びハイレベルによって指示され
る。消去動作モードは、第２書き込み動作モードが指示
されたとき所定期間だけ指示される。

【００３７】制御回路ＣＯＮＴから出力される種々の制
御信号は、この実施例に従うと、時系列的に出力され
る。図２の発振回路ＯＳＣは、ＥＥＰＲＯＭ装置の外部
端子ＶＣＣとＧＮＤとの間に加えられる＋５ボルトのよ
うな電源電圧ＶＣＣによって動作される。なお、発振回
路ＯＳＣは、回路の低消費電力のために必要なら、例え
ば端子−Ｖppに書き込み電圧が印加されたときのみ動作
されるように制御されてもよい。

【００３８】データの書き換えを行う場合、第２書き込
みモードに先立って、第１書き込みモードが実施され
る。すなわち、第１書き込みモードでは、アドレス指示
されたワード線に結合された全てのメモリセルの記憶情
報が一旦読み出されて図２に示した各ラッチ回路ＦＦに
保持される。そして、外部端子から供給されたデータ信
号が書き込むべきメモリセルのデータ線に対応されたラ
ッチ回路に取り込まれる。例えば、ワード線に結合され
たメモリセルに対して全ビットの書き替えを行う場合、
Ｙアドレスが順次に切り換えられることによって、外部
端子から供給された複数ビットからなる書き込み信号が
それぞれ対応されたラッチ回路に順次に取り込まれる。

【００３９】この後、上記第２書き込みモードが実施さ
れる。上記ワード線に結合されたＭＮＯＳトランジスタ
の消去動作が実施され、その後に上記ラッチ回路ＦＦの
情報に従って１ワード線分のメモリセルに対して一斉に
書き込み動作が実施される。以上の動作により、外部か
らはスタティック型ＲＡＭと同様な書き込み動作を行う
ことができる。

【００４０】上記基準電圧を形成するダミーセルは、メ
モリアレイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬ
１とは別のウェル領域に形成され、メモリセルと類似の
アドレス選択用ＭＯＳＦＥＴ、ＭＮＯＳトランジスタ及
び分離用ＭＯＳＦＥＴ並びにスイッチＭＯＳＦＥＴや、
カラムスイッチに対応したスイッチＭＯＳＦＥＴからな
る直列ＭＯＳＦＥＴ回路から構成される。上記ＭＮＯＳ
トランジスタは、メモリセルのＭＮＯＳトランジスタと
同じサイズに設定され、上記初期のしきい値電圧（ヴァ
ージンレベル）を持つようにされる。このＭＮＯＳトラ
ンジスタのゲートは、回路の接地電位に結合される。ま
た、他のＭＯＳＦＥＴのゲートには、それぞれ上記メモ
リセルが読み出し状態にされたときと同様に電源電圧Ｖ
ＣＣが供給される。

【００４１】図１には、上記センスアンプとその入力に
設けられるプリアンプの一実施例の回路図が示されてい
る。メモリアレイＭ−ＡＲＹは、１つのメモリセルが選
択されたときの等価回路が例示的に示されている。すな
わち、前記のようなメモリセルを構成する分離用ＭＯＳ
ＦＥＴ、ＭＮＯＳトランジスタ及びアドレス選択用ＭＯ
ＳＦＥＴ、スイッチＭＯＳＦＥＴ及びカラムスイッチを
構成するＭＯＳＦＥＴ等が直列形態に示されている。こ
れらのＭＯＳＦＥＴのゲートは、アドレス選択動作に対
応して電源電圧ＶＣＣのようなハイレベルが供給され
る。

【００４２】これに対して、ダミーセルも上記メモリセ
ルと類似の回路から構成される。ただし、メモリセルに
対応したＭＮＯＳは初期のしきい値電圧を持つようにさ
れ、そのゲートには回路の接地電位が定常的に供給され
るものである。

【００４３】上記メモリアレイＭ−ＡＲＹの共通データ
線ＣＤの読み出し信号は、プリアンプＡに入力されて増
幅動作が行われる。このプリアンプＡは、読み出し電流
の供給とその読み出し信号の増幅の他に選択されたデー
タ線の信号振幅を制限するリミッタ機能とが設けられ
る。

【００４４】メモリアレイＭ−ＡＲＹ内の選択されたメ
モリセルのＭＮＯＳトランジスタが正のしきい値電圧を
もっている場合、共通データ線ＣＤと回路の接地点との
間に直流電流通路が形成されない。この場合、共通デー
タ線ＣＤは、ＭＯＳＦＥＴＱ６と増幅ＭＯＳＦＥＴＱ１
及び負荷ＭＯＳＦＥＴＱ２からの電流供給によって比較
的ハイレベルにされる。このバイアス回路からのバイア
ス電流の供給は、共通データ線ＣＤが所定電位に達する
と、ＭＯＳＦＥＴＱ３がオン状態になってそのドレイン
出力によりＭＯＳＦＥＴＱ６をオフ状態にし、ＭＯＳＦ
ＥＴＱ４によってレベルシフトされた出力電圧により増
幅ＭＯＳＦＥＴＱ１も実質的にオフ状態にするので実質
的に停止される。それ故に、共通データ線ＣＤのハイレ
ベルは比較的低い電位に制限される。

【００４５】これに対して、メモリアレイＭ−ＡＲＹ内
の選択されたメモリセルのＭＮＯＳトランジスタが負の
しきい値電圧をもっている場合、共通データ線ＣＤと回
路の接地点との間にカラムスイッチＭＯＳＦＥＴ、デー
タ線、選択されたメモリセルからなる直流電流経路が形
成される。それ故に、共通データ線ＣＤは、上記のよう
な直流電流経路によって回路の接地電位のようなロウレ
ベルになろうとする。しかし、共通データ線ＣＤの電位
がＭＯＳＦＥＴＱ３のしきい値電圧以下に低下すると、
ＭＯＳＦＥＴＱ３がオフ状態になってドレイン側の電圧
を高くしてＭＯＳＦＥＴＱ６と増幅ＭＯＳＦＥＴＱ１の
ゲート電圧を高する。この結果、共通データ線ＣＤのロ
ウレベルは比較的高い電位に制限される。

【００４６】このようなＭＯＳＦＥＴＱ３、Ｑ４及びＱ
５からなる反転増幅回路と、その出力信号によって制御
されるバイアス電流供給用ＭＯＳＦＥＴＱ６及び増幅Ｍ
ＯＳＦＥＴＱ１により共通データ線ＣＤのハイレベルと
ロウレベルとの振幅制限は、次の利点をもたらす。すな
わち、共通データ線ＣＤ等に信号変化速度を制限する浮
遊容量等の容量が存在するにかかわらずに、読み出しの
高速化を図ることができる。言い換えると、複数のメモ
リセルからのデータを次々に読み出すような場合におい
て共通データ線ＣＤの一方のレベルが他方のレベルへ変
化させられるまでの時間を短くすることができる。

【００４７】基準電圧Ｖref を形成するプリアンプＢも
上記同様な回路から構成される。ただし、前記のような
ＭＮＯＳトランジスタのしきい値電圧が時間の経過とと
もに、消去側での長時間放置による電流低下による基準
電圧とのマージンの確保、及び電源電圧ＶＣＣが低くな
ることによる基準電圧側のプリアンプの増幅特性の低下
によるロウレベル側のマージン確保を行うために、増幅
ＭＯＳＦＥＴＱ７のドレイン側にレベルシフト手段とし
て作用し、可変抵抗素子としてのＰチャンネル型ＭＯＳ
ＦＥＴＱ８が設けられる。

【００４８】上記可変抵抗素子として作用するＭＯＳＦ
ＥＴＱ８は、そのゲートに定常的に回路の接地電位が与
えられ、ソース側に負荷ＭＯＳＦＥＴＱ９を介して電源
電圧ＶＣＣが供給される。したがって、電源電圧ＶＣＣ
が比較的高いときには、比較的大きなコンダクタンスを
持つため、その電圧降下によるレベルシフト量が少な
い。これに対して、電源電圧ＶＣＣの低下に伴い、ゲー
トとソース間の電圧が小さくなるからコンダクタンスが
小さく変化させられる。この結果、その電圧降下による
レベルシフト量が多くなる。

【００４９】図３には、上記プリアンプＢの電源電圧と
出力レベルとの関係を示す特性図が示されている。上記
のような可変抵抗素子としてのＭＯＳＦＥＴＱ８を挿入
した場合には、電源電圧の低下に伴い基準電圧Ｖref の
偏倚量が大きくなってプリアンプＡからのハイレベルＨ
とロウレベルＬの読み出し信号に対して十分なマージン
を確保することができる。すなわち、上記のようなＭＯ
ＳＦＥＴＱ８を挿入しない場合には、同図に実線で示し
た基準電圧Ｖref'のように電源電圧ＶＣＣの低下に伴う
増幅率の低下によってロウレベルＬと電位が同じくなっ
てしまうようなことが防止できる。

【００５０】なお、上記プリアンプＡ及びＢにおいて、
信号ＰＡＣはプリアンプを活性化させるタイミング信号
であり、信号ＰＡＣがロウレベルにされたときにＰチャ
ンネル型ＭＯＳＦＥＴＱ５、Ｑ１２がオン状態に、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ７及びＱ１４がオフ状態にさ
れてプリアンプの活性化が行われる。また、信号ＰＡＣ
がハイレベルのときには、上記Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ１２がオフ状態にされて、反転増幅回路の
動作電流を遮断させるととに、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ７とＱ１４のオン状態によって、増幅ＭＯＳＦＥ
ＴＱ１、Ｑ７をそれぞれオフ状態にさせる。

【００５１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 電気的に書き込み及び消去が可能な不揮発性記
憶素子を含むメモリセルがマトリックス配置されて構成
されるメモリアレイからの読み出し信号の基準電圧とし
て、初期状態の不揮発性記憶素子を含むダミーセルから
の読み出し信号をソースに受ける増幅ＭＯＳＦＥＴのド
レインと負荷手段との間に電源電圧に逆比例的に抵抗値
が変化させられる可変抵抗素子を設けることにより、基
準電圧がハイレベルが偏倚されられ、しかも電源電圧の
低下に対応してレベル偏倚量を大きくするので、書き換
え回数による記憶素子のしきい値電圧の変化や電源電圧
の低下時にロウレベル側の読み出し電圧に対するレベル
マージンを確保することができるという効果が得られ
る。

【００５２】（２） 上記（１）により、高信頼性のデ
ータ保持特性を持つＥＥＰＲＯＭ装置を得ることができ
るという効果が得られる。

【００５３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
プリアンプＢにおいて、負荷ＭＯＳＦＥＴＱ９のサイズ
を比較的大きく設定し、増幅ＭＯＳＦＥＴＱ７との関係
において基準電圧Ｖref としての出力レベルをハイレベ
ル側に偏倚させるものであってもよい。また、メモリセ
ルにおいて、分離用ＭＯＳＦＥＴＱ３を省略して、ＭＮ
ＯＳトランジスタのソースを基準電位線に接続させるも
のであってもよい。この場合、基準電位線は、書き込み
動作の時にフローティング状態にされ、読み出し及び消
去動作の時に回路の接地電位が与えられるようにされる
等、前述のような書き込み／消去が可能なように制御線
とされる。また、上記ＭＮＯＳトランジスタに対する書
き込み／消去方式は、ウェル電位とデータ線及びワード
線の電位関係が上記のように相対的に変化されるもので
あればよい。

【００５４】電気的に書き込み／消去が可能とされる記
憶素子は、ＦＬＯＴＯＸ（フローティングゲート・トン
ネルオキサイド）型であってもよい。このような記憶素
子を用いる場合には、その書き込み／消去動作に応じた
制御電圧が供給されるものである。上記ＥＥＰＲＯＭ装
置は、１チップのマイクロコンピュータ等のような半導
体集積回路装置に内蔵されるものであってもよい。

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電気的に書き込み及び消去
が可能な不揮発性記憶素子を含むメモリセルがマトリッ
クス配置されてなるメモリアレイからの読み出し信号の
基準電圧として、初期状態の不揮発性記憶素子を含むダ
ミーセルからの読み出し信号をソースに受ける増幅ＭＯ
ＳＦＥＴのドレインと負荷手段との間に電源電圧に逆比
例的に抵抗値が変化させられる可変抵抗素子を設けるこ
とにより、基準電圧がハイレベルが偏倚されられ、しか
も電源電圧の低下に対応してレベル偏倚量が大きくなる
ので、書き換え回数による記憶素子のしきい値電圧の変
化や電源電圧の低下時にロウレベル側の読み出し電圧に
対するレベルマージンを確保することができる。

【図面の簡単な説明】

【図１】この発明に係るプリアンプの一実施例を示す回
路図である。

【図２】この発明に係るＥＥＰＲＯＭ装置の一実施例を
示す要部回路図である。

【図３】この発明に係るプリアンプの動作を説明するた
めの特性図である。

【符号の説明】

Ｍ−ＡＲＹ…メモリアレイ、Ｘ−ＤＣＲ…Ｘデコーダ、
Ｙ−ＤＣＲ…Ｙデコーダ、Ｃ−ＳＷ…カラムスイッチ、
ＬＶＣ…レベル変換回路、ＦＦ…ラッチ回路、Ｇ…ゲー
ト回路、Ｖig−Ｇ，Ｖｗ−Ｇ，Ｖｃ−Ｇ…制御電圧発生
回路、ＳＡ…センスアンプ、ＯＢＣ…出力回路、ＤＯＢ
…データ出力回路、ＤＩＢ…データ入力回路、ＷＥＬＬ
１，ＷＥＬＬ２，ＷＥＬＬ３…ウェル領域、ＯＳＣ…発
振回路、ＴＧ…タイミング発生回路、ＣＯＵＮＴ…計数
部、ＭＮＯＳ…記憶回路、ＦＦ０〜ＦＦ１…フリップフ
ロップ回路、ＲＷＣ…制御回路、ＶＧ１，ＶＧ２…電圧
発生回路

フロントページの続き (72)発明者 池田 泰典 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 永井 義和 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中島 繁 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 古沢 和則 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込み及び消去が可能な不揮
   発性記憶素子を含むメモリセルがマトリックス配置され
   て構成されるメモリアレイと、初期状態の不揮発性記憶
   素子を含むダミーセルと、このダミーセルからの読み出
   し信号をソースに受ける増幅ＭＯＳＦＥＴのドレイン側
   に設けられる負荷手段又は負荷手段との間に電源電圧に
   逆比例的に抵抗値が変化させられる可変抵抗素子を含む
   基準電圧用プリアンプと、メモリアレイからの読み出し
   信号をソースに受ける増幅ＭＯＳＦＥＴとそのドレイン
   に設けられる負荷手段を含む読み出し用プリアンプと、
   上記基準用と読み出し用のプリアンプの出力信号を受け
   る差動型のセンスアンプとを備えてなることを特徴とす
   るＥＥＰＲＯＭ装置。
2. 【請求項２】 上記基準電圧用プリアンプと読み出し用
   プリアンプには、それぞれの入力信号を受ける反転増幅
   回路の出力信号がそれぞれ対応する増幅ＭＯＳＦＥＴの
   ゲートに供給されるものであることを特徴とする請求項
   １のＥＥＰＲＯＭ装置。
3. 【請求項３】 上記可変抵抗素子は、ゲートに定常的に
   回路の接地電位が与えられたＰチャンネル型ＭＯＳＦＥ
   Ｔからなるものであることを特徴とする請求項１又は請
   求項２のＥＥＰＲＯＭ装置。