JPH0729399A

JPH0729399A - 集積回路

Info

Publication number: JPH0729399A
Application number: JP6083515A
Authority: JP
Inventors: Herve Beranger; ベランジェエルヴェ; Frederic Joly; ジョリーフレデリック; Stuart Rapoport; ラポポートスチュアート
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-06-30
Filing date: 1994-04-21
Publication date: 1995-01-31
Anticipated expiration: 2012-01-16
Also published as: US5442641A; EP0632468A1; JP2571671B2

Abstract

(57)【要約】【目的】集積密度を改良し、速度を増加するためによ
り効率的に設計された新たなデータ圧縮回路を提供す
る。【構成】データ圧縮回路(30)は、第１の圧縮された出
力信号を生成するために、第１の真の期待されるデータ
信号を奇数の真のデータアウト信号と共に圧縮し、第１
の期待されるデータ信号の補数を奇数のデータアウト信
号の補数と共に圧縮する第１手段(33-A)と、第２の圧縮
された出力信号を生成するために、第２の真の期待され
るデータ信号を偶数の真のデータアウト信号と共に圧縮
し、第２の期待されるデータ信号の補数を偶数のデータ
アウト信号の補数と共に圧縮する第２手段(33-B)と、１
次出力信号を生成するために、第１及び第２の圧縮され
た出力信号の論理和を行うためのOR実行手段(34)と、を
備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理及びメモリ故障を
検出するための組み込まれた自己テスト能力を備え、半
導体チップ内に製造される、独立型SRAM又は埋め込まれ
たSRAMマクロを備えた論理アレイ等のメモリタイプの集
積回路に関する。本発明は、特に、本明細書で用いられ
る新しい高速高密度データ圧縮回路に関する。メモリが
より速く、より複雑で且つより高密度になるにつれて、
高速かつ高いテスト範囲を提供すると共に、半導体チッ
プ上で最小限の領域を使用するようなABIST(アレイ組み
込み自己テスト）構造体への需要が高まる。

【０００２】

【従来の技術】説明のため、図１はABIST ユニット１１
を備えた現行のSRAMマクロ１０のブロック図アーキテク
チャを示している。同様のアーキテクチャは、本発明の
譲受人へ譲渡される参考文献D1米国特許第５、１７３、
９０６号に記載されている。図１に示される機能ユニッ
トは、独立型SRAMの一部又は集積回路チップの論理アレ
イのSRAMマクロを形成する。後者の場合、チップは、各
々が専用のABIST ユニットを備える複数のSRAMマクロを
含むことが可能である。前記集積回路チップは、超大規
模集積回路(VLSI)半導体技術で製造されるウェハの一部
であり、レベルセンシティブ走査設計(LSSD)規則に従っ
て設計される。

【０００３】当業者に公知のように、図１のSRAMマクロ
１０は３つの基本的な作動モードを有する。第１モード
はSYSTEM（システム) モードであり、SYSTEMモードに従
ってSRAMマクロ１０は通常の動作を行う。即ち、メモリ
ユニット１２が、データイン信号DATAIN1 乃至DATAINM
、SRAMアドレス信号ADDIN1乃至ADDINP、読み取り/ 書
き込み制御信号R/WIN を用いて、読み取り又は書き込み
される（ここで、M 及びP はデータインバスDATAIN及び
SRAMアドレスバスADDIN のそれぞれのビット幅である)
。第２モードは、LSSD構造のために必要とされる。即
ち、図１のSRAMマクロアーキテクチャに広く使用されて
いるラッチ対の全てのデータを初期化／解析(SCAN-IN/S
CAN-OUT)するために用いられて、LSSDチェーンを形成す
るSCAN（スキャン）モードである。最後に、第３モード
はメモリユニット１２の機能性がテストされるABIST モ
ードである。これは、チップが市場に出る前に、製造環
境で最初に行われる自己テストである。僅かに異なった
より緩やかな自己テストは、チップがシステムに組み込
まれる間、例えば、顧客の場所、従って、システム環境
で行われる。結果として、ABIST モードは、以下にABIS
T 製造サブモード及びABIST システムサブモードと称さ
れる異なった環境で使用される。

【０００４】ABIST モードでは、自己テスト技術の原理
に従って、ABIST ユニット１１が複数のテストパターン
シーケンスを生成する。各テストパターンは、先ずメモ
リユニット１２へ書き込まれ、読み出されて、期待され
るパターンと比較されるような決定的な１及びゼロのセ
ットから成る。従って、前記テストパターンシーケンス
は、所定の精度によって、テスト下にあるメモリユニッ
ト１２が適切に機能しているかどうかを確認する、即
ち、READ動作又はWRITE 動作が成功したかどうかを決定
するために、メモリユニット１２を作動する重要な役割
を有する。このために、ABIST ユニット１１は自己テス
トデータ信号STDATA、自己テストアドレス信号STADD 、
及び自己テスト読み取り／書き込み制御信号STRWを生成
する。

【０００５】３つのグループのマルチプレクサは、メモ
リユニット１２に送り込まれる信号を選択する役割を有
する。信号とは、即ち、SRAMマクロ１０の外部からの上
記の外部信号、即ち、DATAIN1 乃至DATAINM 信号、ADDI
N1乃至ADDINP信号、及びR/WIN 信号、若しくは、上記の
ABIST ユニット１１によって生成される内部自己テスト
信号、即ち、STDATA信号、STADD 信号、及びSTRW信号で
ある。図１において、これら３つのグループを形成する
マルチプレクサは、それぞれ13-1乃至13-M、13'-1 乃至
13'-P 、並びに、13" と称される。信号の選択は、ABIS
T 制御信号の制御下で行われる。通常、ABIST 信号がロ
ジック"0" で保持されると、外部信号が選択され、ロジ
ック"1" で保持されると、ABIST ユニット１１によって
内部に生成される信号が選択される。従って、ABIST 信
号によって、SRAMマクロ１０がSYSTEMモード又はABIST
モードで作動することができる。前記３つのグループの
マルチプレクサ、即ち、13-1乃至13-M、13'-1 乃至13'-
P 、並びに、13" は、マルチプレクサブロック１３を形
成する。第１グループ及び第２グループの出力は、M 及
びP がそれぞれのビット幅の、DATAバス及びADD バスと
ラベル付けされる。マルチプレクサ13”の出力は、メモ
リユニット１２のREAD/WRITE作動モードを決定するため
のR/W 制御信号を転送する単一の配線である。

【０００６】メモリユニット１２によって出力されるデ
ータ出力信号は、データアウトシフトレジスタユニット
１４を形成するデータアウトL1/L2 ラッチ対14-1乃至14
-Mのバッテリーに記憶される。概して、これらデータア
ウトラッチ対はメモリユニット１２に組み込まれる。L1
ラッチ及びL2ラッチによって出力されるデータ出力信号
は、それぞれDATAOUT1乃至DATAOUTM (DATAOUT バス) 及
びDOUT1 乃至DOUTM (DOUT バス) とラベル付けされる。
ABIST モードにおいて、READ動作が実行された後で、期
待されるデータ信号EXDATAがABIST ユニット１１によっ
てEXDATAバス上で生成され、データ圧縮ユニット１５に
おいてデータアウト信号DOUT1 乃至DOUTM と比較され
る。一般的に、４つのテストパターン、即ち、交互のゼ
ロと１（即ち、0101...01 及び1010...10 ）、全てゼ
ロ、及び全て１、だけがメモリユニット１２の各ワード
で用いられる。換言すれば、ラベル付けされたSTDATA0
、STDATA1 及びそれぞれの補数の４つの自己テストデ
ータ信号だけしかない。これら４つのテストパターンの
特定の構造のために、データアウト信号DOUT1 乃至DOUT
Mは偶数及び奇数のデータアウト信号へ分割される。デ
ータアウトシフトレジスタユニット１４から出力される
偶数のデータアウト信号はDOUT2, DOUT4, ...,DOUT2jと
ラベル付けされ、同様に、奇数のデータアウト信号はDO
UT1, DOUT3, ...,DOUT(2j-1)とラベル付けされる（ここ
で、j はM を偶数と仮定した場合の、M/2 に等しい整数
である）。従って、データアウト信号の全ての偶数ビッ
トと奇数ビットが同時に'0' 又は'1' の値ならば、各々
が単一のビットから成る２つの期待されるデータ信号EX
DATA0 及びEXDATA1 だけが必要とされる。例えば、DOUT
バス上で読み取られるデータアウト信号が010101...01
と仮定すると、期待されるデータ信号EXDATA0 ( 偶数ビ
ットの場合) は"1" になり、期待されるデータ信号EXDA
TA1 （奇数ビットの場合）は"0" になる。従って、前記
EXDATA0 信号及びEXDATA1 信号は、それぞれ偶数及び奇
数のデータアウト信号の期待される結果となる。最後
に、信号の比較の間で不整合があるならば、データ圧縮
ユニット１５は高論理レベル、即ち、"1" 論理状態、で
保持される信号RESULTを生成する。不整合によって、少
なくとも１つのデータアウト信号が、ABIST 構造体１１
によって生成される、対応する偶数又は奇数の期待され
るデータと同じ論理値を有していないことがわかる。こ
の不整合は、メモリユニット１２における欠陥のあるワ
ードラインによって、所定のアドレスでしばしば起こ
る。この不整合は、通常、「故障(fail)」と称される。
反対に、もし全てのデータアウト信号が対応する偶数又
は奇数の期待されるデータ信号と整合する( いかなる故
障も検出されないことを意味する) ならば、RESULT信号
は低論理レベル、即ち、"0" 論理状態で保持される。文
献ではしばしばFAIL FOUND LAST CYCLE(故障が発見され
た最後のサイクル)信号と称されるRESULT信号は、READ
動作の後、テストされている現行のアドレスにおいてメ
モリユニット１２に欠陥があるかどうかを示す。従っ
て、RESULT信号はサイクル毎にメモリユニット１２の故
障／故障なし状況を示す。現行のSRAMマクロ１０の状態
のもう１つの重要な構成要素は、故障レジスタユニット
１６である。故障レジスタユニットは、ABIST 製造サブ
モードにおいて、欠陥のあるワードラインのアドレスが
識別されて、SYSTEMモードでの次の使用のために記憶さ
れなければならないので必要である。RESULT信号が故障
の存在を示すロジック"1"へ立ち上げられると、ABIST
ユニット１１によってSTADD バスSTADD ^*上に生成され
る現行のアドレスのワード部分は、この故障アドレスレ
ジスタユニット１６のラッチ対のバンクに記憶される。
従って、この記憶されたワードアドレスは、欠陥のある
ワードラインのアドレスに対応する。

【０００７】ABIST ユニット１１はまた、テストパター
ンシーケンスの全体がメモリユニット１２上で十分に作
動されたとき、ABIST 自己テストモードを禁止するため
のCNOOP (NOOP はNO OPERATION（作動せず) を表す）信
号を生成する。この信号は、単一の半導体チップに埋め
込まれる複数のSRAMマクロがあるときに絶対的に必要と
なる。前記マクロはサイズが異なってもよく、従って、
それぞれのテストで異なる持続時間を要する。各SRAMマ
クロのABIST ユニットによって生成されるCNOOP 信号に
よって、全てのマクロのメモリユニットを同時にテスト
させるのが可能になる。

【０００８】SRAMマクロ１０の一般的なクロッキング
は、LSSD規則に従った規格として達成される。図１に示
されるSRAMマクロ１０の現行のアーキテクチャにおい
て、クロッキングは、通常、標準外部LSSDクロック信号
A 、B 、C 及びS 、並びに、CS (独立型SRAMチップの場
合はCHIP SELECT 、SRAMマクロの場合はARRAY SELECT)
信号によって実施される。B クロック信号と略同じS ク
ロック信号は、データアウトシフトレジスタユニット１
４のラッチ対14-1乃至14-MのL2ラッチへ入力される。AB
IST 製造サブモードにおいて、クロック信号及びCS信号
はテスターから導出される。ABIST システムサブモード
において、これらの信号はシステムクロックから導出さ
れる。図１に示されるように、SCAN-IN(SI) 信号は、標
準LSSD規則に従ってABIST ユニット１１へ入力される。
しかしながら、簡潔にするために、SCAN-IN 信号に応じ
てABIST ユニット１１によって生成され、LSSDチェーン
全体に沿って次のラッチ対等へSCAN-IN 信号として入力
される、SCAN-OUT信号は、表示されていない。次の説明
では、LSSD概念に従って、実際にラッチ対であることが
明らかな場合のラッチだけが述べられる。C クロック信
号及びCS信号を除くこれら全ての信号は、ABIST ユニッ
ト１１とメモリユニット１２の内の少なくとも一方へ直
接入力される。C クロック信号は、２方向AND ゲート１
７Ａの一方の入力へ入力される。CS信号は、２方向AND
ゲート１７Ｂの一方の入力へ入力される。CNOOP 信号
は、必要なとき、C クロック信号及びCS信号のそれぞれ
の伝送をブロックするために、ゲーティング信号として
これらのAND ゲート１７Ａ及び１７Ｂの他方の入力へ入
力される。CNOOP 信号の入力は、自己テストがABIST モ
ードで終了し、SYSTEMモードに永久的にあるときに起こ
る。A 、B 及びS クロック信号はSCANモードの間に使用
され、B 、C 、S 及びCS信号はABIST モードの間に使用
される。CS信号はSYSTEMモードに単独で用いられ、LSSD
クロック信号は非作動状態で保持される。参照番号１８
はSRAMマクロ１０におけるクロック分配設計を概略的に
示し、設計を作動する内部チップクロック分配ネットワ
ークも含む。以上が、ABIST 構造体を備えた現行のSRAM
についての説明である。

【０００９】データ圧縮ユニット１５がデータアウト信
号、即ち、メモリユニット１２から実際に読み取られる
データと、ABIST ユニット１１によって生成される期待
されるデータ信号との間で比較を行って、READ/WRITE動
作の完全性を決定するために、データ圧縮ユニット１５
はSRAMマクロ１０の重要な構成要素である。更に、当該
SRAMマクロを用いるとシステムのサイクル時間がかなり
減るために、可能な限り迅速にこの比較を行う時間を決
める必要がある。データ圧縮の従来技術は、排他的ORゲ
ートを用い、ビット毎にデータアウト信号を期待される
データ信号と比較して、結果をORすることから成る。こ
の比較は、一般的に、標準的なライブラリの論理ブック
を用いて行われる。上記の４つのテストパターンによっ
て、図２に示されるデータ圧縮回路２０は、図１のデー
タ圧縮ユニット１５に適する従来のデータ圧縮回路の一
般的な実施と考えられる。

【００１０】図２を参照すると、入力端子21-1乃至21-2
j の第１セットはラッチ対14-1乃至14-M（図１参照）の
L2ラッチの出力へ接続されて、データアウト信号DOUT1
乃至DOUT2j (DOUTM)がそれらに入力される。第２セット
を形成する２つの他の入力端子22-1及び22-2は、ABIST
ユニット１１へ接続されて、EXDATA1 信号及びEXDATA0
信号がそれらに入力される。

【００１１】従って、データ圧縮回路２０はそれぞれ複
数の２方向XOR 論理ゲート（データアウト信号又はデー
タアウトビットと同数のXOR ゲート) 23-1乃至23-2j 、
及び１個の2j方向OR論理ゲート２４から成る。各２方向
XOR ゲートの第１入力は、対応する回路２０の入力端子
及びデータアウト信号へ接続される。例えば、XOR ゲー
ト23-1の第１入力は、データアウト信号DOUT1 が入力さ
れる入力端子21-1へ接続される。例えば、XOR ゲート23
-1の第１入力はデータアウト信号DOUT1 が入力される入
力端子21-1へ接続される。各２方向XOR ゲートの第２入
力は、EXDATA0信号又はEXDATA1 信号へ接続される。EXD
ATA0 信号はXOR ゲート23-2, 23-4, ...,23-2j の第２
入力へ接続される。同様に、EXDATA1 信号はXOR ゲート
23-1, ２3-3, ..., 23-(2j-1) の第２入力へ接続され
る。2j方向ORゲート２４への2j入力は、２方向XOR ゲー
ト23-1乃至23-2j の2j出力へ接続される。RESULT信号は
2j方向ORゲート２４によって生成され、出力端子25-1に
おいて使用可能である。回路２０の動作は比較的簡単で
ある。奇数のデータアウト信号DOUT1, ..., DOUT(2j-1)
の各々が信号EXDATA1 と比較され、偶数のデータアウト
信号DOUT2, ..., DOUT2jの各々が、排他的ORツリーを用
いて信号EXDATA0 と比較される。少なくとも１個のXOR
ゲート23-1乃至23-2j に不整合があるならば、対応する
出力が"1" に立ち上げられ、2j方向ORゲート２４によっ
て生成されるRESULT信号が"1" に立ち上げられて、READ
動作に故障があることを示す。

【００１２】標準0.8 ミクロンCMOS( 相補型金属酸化膜
半導体) 技術を用いて、メモリユニット１２が、例え
ば、128 個のデータアウト信号を生成する図１のSRAMマ
クロ１０で従来のデータ圧縮回路２０を実施すると、全
体で171 個の論理ブックに対して約1110個のデバイスが
必要となる。重要な点は５つのステージに渡る経路遅延
である。実際、XOR ゲート23-1, ..., 23-2jの完全なセ
ットは１つのステージとなる一方、ORゲート２４は、そ
の多数の入力(128個) のために、基本論理ブックで分解
されると、４つのステージとなる。従って、0.8 ミクロ
ンより高い技術で実施されると、回路２０の全体の名目
上の遅延は約4.0 nsになる。

【００１３】上記のように、メモリユニットワードの各
々に対する選択された４つのテストパターンによって、
いかなるデータアウト信号の全ての偶数ビットも同時
に'0'又は'1' の値となるために、回路密度、遅延及び
ファンイン（論理入力数）に関して、データアウト信号
を期待されるデータ信号と比較するのはあまり効率的な
方法ではない。同様の理論は、データアウト信号の奇数
ビットにも適用される。各XOR ゲート、例えば、回路２
０のXOR ゲート23-1は、多くのデバイスを使用するため
にかなり複雑である。更に、回路２０は期待されるデー
タ信号に対して大きなファンインを有する。例えば、図
２から明らかなように、128 個のデータアウト信号によ
って、ファンインは各期待されるデータにおいて64個と
なる。この重要なファンインは、回路２０の速度に非常
に否定的な影響を及ぼす。結果として、回路２０は限定
された数のデータアウト信号によって設けられるメモリ
ユニットに限定され、データアウト信号の数が増える
と、作動しなくなる。

【００１４】

【発明が解決しようとする課題】従って、本発明の主な
目的は、集積密度を改良し、速度を増加するためにより
効率的に設計された新たなデータ圧縮回路を提供するこ
とである。

【００１５】本発明のもう１つの目的は、ファンインの
減少と、データアウト信号に対していかなる制限もない
新たなデータ圧縮回路を提供することである。

【００１６】

【課題を解決するための手段と作用】これらの目的は、
特に、請求項１に従う新たなデータ圧縮を含んだABIST
ユニットを備えるSRAMマクロ等の集積回路によって達成
される。

【００１７】本発明に従って、高速高密度データ圧縮回
路が提供され、奇数の真のデータアウト信号と第１の真
の期待されるデータ信号の論理和を実行して、第１中間
出力信号を生成するための第１(j+1) 方向ORゲートと、
前記奇数の真のデータアウト信号の補数と前記第１の真
の期待されるデータ信号の補数の論理和を実行して、第
２中間出力信号を生成するための第２(j+1) 方向ORゲー
トと、前記第１及び第２中間出力信号の間の論理積を実
行して、第１圧縮された出力信号を生成するための２方
向AND ゲートと、によって形成される第１データ圧縮ブ
ロックと、奇数の真のデータアウト信号と第２の真の期
待されるデータ信号の論理和を実行して、第３中間出力
信号を生成するための第１(j+1) 方向ORゲートと、前記
奇数の真のデータアウト信号の補数と前記第２の真の期
待されるデータ信号の補数の論理和を実行して、第４中
間出力信号を生成するための第２(j+1) 方向ORゲート
と、前記第３及び第４中間出力信号の間の論理積を実行
して、第２圧縮された出力信号を生成するための２方向
AND ゲートと、によって形成される第２データ圧縮ブロ
ックと、前記第１及び第２圧縮された出力信号の論理和
を実行して、RESULT信号を生成するための２方向ORゲー
トによって形成される合計ブロックと、から成る。

【００１８】上記の構成は、あらゆる数の期待されるデ
ータ信号へ拡張されてもよい。更に、CMOSからECL への
変換を固有且つ効率的に実行し、CMOS互換信号をレスト
アするBiCMOS技術における、本発明の新たな高速高密度
データ圧縮回路の好ましい実施例が開示されている。概
して、この変換は、しばしば、高性能回路の必須要求で
ある。

【００１９】請求項１に記載のSRAMマクロ（１０）を含
むタイプの集積回路は、自己テストデータ(STDATA)信
号、自己テストアドレス(STADD) 信号、自己テスト読み
取り/書き込み(STRW)信号及び期待されるデータ(EXDAT
A)信号を生成するためのABISTユニット（１１）と、前
記自己テストデータ信号、前記自己テストアドレス信
号、前記自己テスト読み取り/ 書き込み信号に応じて、
データアウト(DOUT1, ...,DOUTM、ここでM=2j) 信号を
生成するためのメモリユニット（１２）と、サイクル毎
に前記メモリユニットの故障／故障なし状況を示す１次
出力信号RESULTを生成するために、前記データアウト信
号を前記期待されるデータ信号と比較するためのデータ
圧縮ユニット（１５）と、前記SRAMマクロを適切に順序
付けるためのクロック信号(B, C,...)、及びABIST モー
ドを選択するための制御信号(ABIST, ...)を生成するた
めのクロック及び制御信号生成手段（１８，．．．）
と、を備え、前記データ圧縮ユニットがデータ圧縮回路
（３０）を含み、前記データ圧縮回路が、第１の圧縮さ
れた出力信号G1を生成するために、第１の真の期待され
るデータ信号(EXDATA1) を奇数の真のデータアウト信号
(DOUT1、... 、DOUT2(2j-1))と共に圧縮し、前記第１の
真の期待されるデータ信号の補数

【００２０】

【外５】

【００２１】を前記奇数の真のデータアウト信号の補数

【００２２】

【外６】

【００２３】と共に圧縮して、

【００２４】

【数５】

【００２５】にするための第１手段（33-A）と、第２の
圧縮された出力信号G2を生成するために、第２の真の期
待されるデータ信号(EXDATA0) を偶数の真のデータアウ
ト信号(DOUT2、... 、DOUT2j) と共に圧縮し、前記第２
の真の期待されるデータ信号の補数

【００２６】

【外７】

【００２７】を前記偶数の真のデータアウト信号の補数

【００２８】

【外８】

【００２９】と共に圧縮して、

【００３０】

【数６】

【００３１】にするための第２手段（33-B）と、前記１
次出力信号を生成するために、前記第１の圧縮された出
力信号と前記第２の圧縮された出力信号の論理和を行っ
て、RESULT = G1 + G2にするためのOR実行手段（３４）
と、を備えることから成る。

【００３２】請求項２に記載の集積回路は、請求項１に
記載の集積回路において、圧縮のための前記第１手段
が、第１中間出力信号F1を生成するために、前記奇数の
真のデータアウト信号と前記第１の真の期待されるデー
タ信号の論理和を実行して、F1= (EXDATA1 + DOUT1 +
... +DOUT(2j-1))にするための第１OR手段（31-1）
と、第２中間出力信号F2を生成するために、前記奇数の
真のデータアウト信号の補数と前記第１の真の期待され
るデータ信号の補数の論理和を実行して、

【００３３】

【数７】

【００３４】にするための第２OR手段（31-2）と、前記
第１の圧縮された出力信号G1を生成するために、前記第
１中間出力信号と前記第２中間出力信号の論理積を実行
して、G1 = F1 x F2にするための第１AND 実行手段（32
-1）と、を含む。

【００３５】請求項３に記載の集積回路は、請求項２に
記載の集積回路において、前記第１OR手段（31-1）が、
前記第１の真の期待されるデータ信号と前記奇数の真の
データアウト信号とによって駆動される(j+1) 方向ORゲ
ートから成る。

【００３６】請求項４に記載の集積回路は、請求項１乃
至３のいずれか一項に記載の集積回路において、圧縮の
ための前記第２手段が、第３中間出力信号F3を生成する
ために、前記偶数の真のデータアウト信号と前記第２の
真の期待されるデータ信号の論理和を実行して、F3 =
(EXDATA0 + DOUT2 + ... +DOUT2j)にするための第３OR
手段（31-3）と、第４中間出力信号F4を生成するため
に、前記偶数の真のデータアウト信号の補数と前記第２
の真の期待されるデータ信号の補数の論理和を実行し
て、

【００３７】

【数８】

【００３８】にするための第４OR手段（31-4）と、前記
第２の圧縮された出力信号(G2)を生成するために、前記
第３中間出力信号と前記第４中間出力信号の論理積を実
行するための第２AND 実行手段（32-2）と、を含む。

【００３９】請求項５に記載の集積回路は、請求項４に
記載の集積回路において、前記第３OR手段（31-3）が、
前記第２の真の期待されるデータ信号と前記偶数の真の
データアウト信号とによって駆動される(j+1) 方向ORゲ
ートから成る。

【００４０】請求項６に記載の集積回路は、請求項３に
記載の集積回路において、前記(j+1) 方向ORゲートが、
MOS 電界効果トランジスタから成るｐ個の電流スイッチ
(41-1,...,41-p) （ここで、ｐは電流スイッチのパフォ
ーマンスによって決定されるファクタ）、を備え、ここ
で、第１電流スイッチ（41-1）が前記第１の期待される
データ信号及びj/p 個の奇数の真のデータアウト信号の
第１グループによって駆動されるj/p + 1 個の入力端子
（43-1,...) を有し、第１電流スイッチの出力がエミッ
タフォロア構造に配置されるバイポーラトランジスタ(T
X1) のベースに接続され、残りの(p-1) 個の電流スイッ
チ（41-2,...,41-p)が、各々がj/p 個の奇数の真のデー
タアウト信号によって駆動されるj/p 個の入力端子を有
して、前記データアウト信号の全てが使用され、前記残
りの電流スイッチの各出力がエミッタフォロア構造に配
置された対応するバイポーラトランジスタ(TX2,...,TX
p)のベースに接続され、出力端子（44-1）におけるコレ
クタ上に第１中間出力信号(F1)を供給するために、ベー
スが第１基準電圧(VR1) へ接続され、エミッタが前記バ
イポーラトランジタ(TX1,...,TXp) のエミッタと第１電
源回路(I1)と点接続された共通のベース構造に配置され
た駆動バイポーラトランジスタ(TY1) 、を備える。

【００４１】請求項７に記載の集積回路は、請求項３乃
至４のいずれか一項に記載の集積回路において、前記第
１AND 実行手段が、前記第１の圧縮された出力信号(G1)
が使用可能な点接続ノード（46-1）においてAND 関数を
実行するためにロード抵抗器(RF1) を含む点接続手段、
を備える。

【００４２】請求項８に記載の集積回路は、請求項７に
記載の集積回路において、前記点接続手段が前記点接続
ノードへ接続される反飽和手段(TF1) を含む。

【００４３】請求項９に記載の集積回路は、請求項７乃
至８のいずれか一項に記載の集積回路において、前記OR
実行手段（３４）が、前記１次出力 RESULT 信号を生成
するために、ベースがそれぞれの共通ノード（46-1, 46
-2）へ接続され、エミッタが第２電源(I2)と点接続され
たエミッタフォロア構造に配置される２つのバイポーラ
トランジスタ(TG1、TG2)から成る。

【００４４】

【実施例】図３を参照すると、各メモリユニットワード
のテストにおいて上記の４つのテストパターンに適して
いる、本発明の新たなデータ圧縮回路３０のブロック図
アーキテクチャが示されている。入力信号は、一方がデ
ータアウト信号DOUT1 乃至DOUT2j、並びに、それらの補
数

【００４５】

【外９】

【００４６】であり、他方が偶数の期待されるデータ信
号EXDATA0 及び奇数の期待されるデータ信号EXDATA1 、
並びに、それらの補数

【００４７】

【外１０】

【００４８】である。これらの補数信号を生成するに
は、ユニット１４のL2ラッチが各データアウト信号の真
数及び補数を生成し、ABIST ユニット１１が各期待され
るデータ信号の真数及び補数を生成する必要がある。回
路３０は、４つの(j+1) 方向OR論理ゲート31-1乃至31-
4、２つの２方向AND 論理ゲート32-1乃至32-2、並び
に、２方向OR論理ゲート３４から成る。OR論理ゲート31
-1、31-2及び２方向AND ゲート32-1がブロック33-Aを形
成する。同様の構成は、ブロック33-Bを形成するORゲー
ト31-3、31-4及び２方向AND ゲート32-2に適用される。
ブロック33-A及び33-Bは主ブロック３３を形成する。入
力端子は総称的に３５と称され、単一の出力端子は36-1
と称される。

【００４９】第１(j+1) 方向OR論理ゲート31-1における
入力信号は、DOUT1, DOUT3, ..., DOUT2j-1 及びEXDATA
1 である。第２(j+1) 方向OR論理ゲート31-2における入
力信号は、

【００５０】

【外１１】

【００５１】である。第３(j+1) 方向OR論理ゲート31-3
における入力信号は、DOUT2, DOUT4,..., DOUT2j 及びE
XDATA0 である。第４(j+1) 方向OR論理ゲート31-4にお
ける入力信号は、

【００５２】

【外１２】

【００５３】である。ORゲート31-1乃至31-4から出力さ
れる信号は、それぞれF1、F2、F3、及びF4とラベル付け
される。F1は真の第１の期待されるデータ信号と奇数の
データアウト信号の論理和、即ち、F1 = (DOUT1 + ...
+ DOUT(2j-1) + EXDATA1) 、を行う第１中間出力信号で
ある。例えば、EXDATA1 = "0" の場合、故障があるかど
うかを検出するには、"1" において少なくとも１個の奇
数のデータアウト信号を有するだけで十分である。同じ
理論は、他の中間出力信号F2、F3及びF4に適用される。

【００５４】第１の２方向AND 論理ゲート32-1の第１入
力及び第２入力は、第１の(j+1) 方向ORゲート31-1及び
第２の(j+1) 方向ORゲート31-2のそれぞれの出力へ接続
される。第２の２方向論理AND ゲート32-2の第１入力及
び第２入力は、第３の(j+1)方向ORゲート31-3及び第４
の(j+1) 方向ORゲート31-4のそれぞれの出力へ接続され
る。２つの２方向AND ゲート32-1及び32-2のそれぞれの
出力信号G1及びG2は、２方向ORゲート３４の第１入力及
び第２入力へ入力される。これらの信号G1は中間出力信
号F1及びF2の論理積、即ち、G1 = F1 x F2であり、信号
G2は中間出力信号F3及びF4の論理積、即ち、G2 = F3 x
F4である。出力信号G1 = "1"は、「圧縮された(compres
sed)」方法で、EXDATA1 信号（及びその補数）と奇数の
真のデータアウト信号（及びそれらの補数）とを比較し
た際に故障があったことを示す。同じ理論は出力信号G2
に適用される。２方向ORゲート３４によって供給される
出力信号は、出力端子36-1において使用可能なRESULT信
号である。RESULT信号は、圧縮された出力信号G1及びG2
の論理和である。従って、回路３０は３つのステージし
か必要とせず、あらゆる従来からのゲート又はあらゆる
論理ゲート若しくはブックによって、補正された（アウ
トオブフェーズ）データアウト信号及び期待されるデー
タ信号が必要とするコストだけで実施される。メモリユ
ニットが128個のデータアウト信号を供給すると仮定す
ると、回路３０の第１ステージは４つの65方向ORゲート
31-1乃至31-4から成る。第２ステージは、２つの２方向
AND ゲート32-1及び32-2から成り、最後のステージは単
一の２方向ORゲート３４から成る。

【００５５】図３は、図２を参照して記載される技術に
対して異なるデータ圧縮技術に基づく、本発明の新たな
データ圧縮回路の好ましい実施例の論理的実施である。
２つの期待されるデータ及びそれらの補数

【００５６】

【外１３】

【００５７】がある図３に示された本発明の場合、デー
タアウト信号はそれぞれ奇数のデータアウト信号、奇数
のデータアウト信号の補数、偶数のデータアウト信号、
並びに、偶数のデータアウト信号の補数、の４つのグル
ープに分けられる。しかしながら、この理論はあらゆる
数の期待されるデータ信号に拡張されてもよい。

【００５８】データ圧縮回路３０の他の論理的実施は、
NOR ゲートにおいてOR論理ゲート（例えば、31-1）及び
AND 論理ゲート（例えば、32-1）を変更することによっ
て容易に行われる。NOR ゲートの使用によって、図４及
び図５に関連して以下に記載される回路よりもやや興味
に欠ける回路が実施されるが、しかしながら、同じよう
に遅延が短い。

【００５９】F1信号を生成する図３の(j+1) 方向ORゲー
ト31-1の好ましい回路の実施が、図４に詳細に示されて
いる。図４から明らかなように、ORゲート31-1は現行の
スイッチタイプである。同じタイプの回路は、それぞれ
F2信号、F3信号及びF4信号をそれぞれ生成するために、
ORゲート31-2、31-3及び31-4にも同様に使用されてもよ
い。

【００６０】図４を参照すると、CMOSレベルにおけるj
個の奇数のデータアウト信号DOUT1,DOUT3, DOUT5, ...,
DOUT(2j-1)がp 個のグループに分けられ、EXDATA1 信
号が第１グループに追加される。説明のため、上記のM
= 128 (j = 64)個のデータアウト信号があるという仮定
に従って、値p = 8 が図４に示される回路の実施で選択
される。この値は、ORゲート31-1のパフォーマンスによ
って、ノード42-1, ..., 42-P 及びノード４５において
それぞれのキャパシタンスの間で妥協するために決定さ
れる。図４から明らかなように、(j+1) 方向ORゲート31
-1はＰ個の基本ORゲート41-1乃至41-Pに分割される。各
信号は、以下でNFETと称されるN-MOS 電界効果トランジ
スタのゲートに入力される。ORゲート41-1は、(j/p +
1) 個のNFET N0, N1, ..., N15 によって形成される。E
XDATA1 信号はNFET N0 のゲートに入力される。信号DOU
T1 がNFET N1 のゲートに入力され、信号DOUT15がNFET
N15のゲートに入力されるまで続く。これらNFETは、全
てが第１供給電圧VDD へ接続されたドレインと、共通の
ノード42-1へ共に接続されたソースとを有する。こうし
てOR関数が実現される。ORゲート41-1を適切に作動する
ために、NFET M1 から成るロードデバイスは共通のノー
ド42-1へ接続される。NFET M1 のゲートはVDDへ接続さ
れ、NFET M1 のソースは接地へ接続される。NFET M1
は、ノード42-1において、下降信号への変化の間にトラ
ンジスタTX1 のベースを放電するための電源として作動
する。このデバイスは、前記ノードをすばやく放電する
ために十分に大きくなければならないが、単一のデータ
アウト信号が立ち上がるときでも、上昇信号への変化が
VR1 より高い電位に達するために十分に小さくなければ
ならない。最後に、ORゲート41-1が入力信号EXDATA1, D
OUT1, DOUT3, ..., DOUT15のOR関数を形成する。ORゲー
ト４１−２乃至41-pは、９個のNFETの代わりに８個のNF
ETしかない他は、ORゲート41-1と同じ構成である。入力
端子は総称的に４３と称され、単一の出力端子は44-1と
称される。

【００６１】各ORゲート41-1,...,41-P の共通のノード
42-1, 42-2,...42-pは、対応するバイポーラトランジス
タTX1,...,TXp のベースへ接続される。これらのバイポ
ーラトランジスタは、供給電圧VDD へ接続されたコレク
タ、及び、共通のノード４５において、互いに接続さ
れ、出力バイポーラトランジスタTY1 のエミッタと点接
続されたエミッタを有する。トランジスタTY1 のベース
は第１基準電圧VR1 へ接続され、コレクタは第１中間出
力信号F1が使用可能な前記出力端子44-1へ接続される。
バイポーラトランジスタTX1, TX2, ...,TXp 及びTY1
は、エミッタ結合論理(ECL) OR関数を形成する。対応す
る標準電源回路I1は、トランジスタTZ0 及び抵抗器RZ0
、RZ2 によって画定される電流を反射するように配置
されたバイポーラトランジスタTZ1 及び抵抗器RZ1 によ
って形成される。バイポーラトランジスタTZ0 のベース
及びコレクタは互いに接続されて、トランジスタTZ0 は
ダイオードとしてはたらく。抵抗器RZ0 、RZ1 は、抵抗
器RZ2 と比べて値の小さい末尾(tail)抵抗器であり、ト
ランジスタTZ1 及びTZ0 の間の期待されないI-V 曲線ト
ラッキングを補償する。図４に示される電源回路I1は、
値の低いVR1 基準電圧の使用を可能にする電流反射タイ
プの方法であって、この実施は回路パフォーマンスの点
で供給電圧VDD に対する感度が低い。また、電源回路I1
自体は期待されるデータ( 例えば、EXDATA1)によって切
り替えられ、65方向のORゲートの代わりに64方向のORゲ
ートの使用を可能にする。

【００６２】ORゲート41-1, 41-2,...,41-P のNFETは、
共通のノード42-1, 42-2,...,42-pへ接続される寄生キ
ャパシタンスを減らすために、共通の拡散アイランドに
よってレイアウトされる。多くの変形が見られる。例え
ば、PFET（ゲートが接地にある) は、トランジスタTX1
乃至TXp を放電するためにORゲート41-1乃至41-pにおい
てNFET M1 乃至MPの代わりに使用されてもよい。同様
に、電圧クランプダイオードはトランジスタTX1 等のベ
ースにおいて基準電圧VR1 より高い電圧スイングを制限
し、レストア遅延を更に改良するするために追加されて
もよい。最後に、各技術において、グループ内で対応す
る最も適切な数の信号を選ぶ、即ち、適切なｐ個の数の
グループを選ぶ、ことによって遅延を最適化することが
可能である。ORゲート31-1構造は、特にレベル変換回路
の使用を回避しながら、大きなスイングによって出力端
子44-1で中間出力信号F1が伝送されるのを可能にして、
回路３０において重要な役割を果たす。

【００６３】図５を参照すると、(j+1) 方向ORゲート31
-1乃至31-4は論理ブロックによって表され、ゲート32-
1、32-2及び３４だけが好ましい回路の実施を示すため
に詳細に示されている。

【００６４】２方向AND ゲート32-1は、中間入力信号F1
及びF2が、ノード46-1において、WIRED-AND(配線された
AND)としばしば称される共通接続部によってAND される
ことによってAND 関数を実施する。RF1 抵抗器は、双方
のORゲート31-1及び31-2の出力への共通ロードである。
ORゲート31-1（図４）及び31-2の出力バイポーラトラン
ジスタの飽和を回避するために、バイポーラトランジス
タTF1 はエミッタによって共通ノード46-1へ接続され、
そのベースが第２基準電圧VR2 へ接続され、そのコレク
タがVDD へ接続される。AND ゲート32-1から出力される
圧縮された信号G1は、F1信号及びF2信号の結果となる論
理積である。前記第２基準電圧VR2 の値は、F1信号又は
F2信号の下降電圧が大きなスイング信号となる可能性が
最も低くなると共に、トランジスタTY1 の飽和を回避す
るように選択される。同じ説明は、中間出力信号F3及び
F4から圧縮された出力信号G2を生成するAND ゲート32-2
にも適用される。

【００６５】ORゲート３４において、圧縮された信号G1
及びG2は、それぞれバイポーラトランジスタTG1 及びTG
2 のベースへ入力される。バイポーラトランジスタTG1
及びTG2 のコレクタはVDD へ接続され、エミッタは出力
端子36-1へ接続された共通ノード４７において点接続さ
れる。従って、OR関数が出力端子36-1においてRESULT信
号を生成するために形成される。トランジスタTH0 、TH
1 及び抵抗器RH0 、RH1 及びRH2 を備え、トランジスタ
TG1 及びTG2 に対応する第２標準電源回路I2がある。こ
れらの構成要素は図４の電源I1の構成要素と同じように
作動する。電源I2はトランジスタTG1 とTG2 の間で共用
され、RESULT信号は、0.8Vのベースエミッタ電圧DCシフ
トによってTG1 及びTG2 トランジスタのベースにおいて
最も高い電位をコピーする。

【００６６】概して、CMOSレベルと合うRESULT信号を得
るのは重要である。このために、バイポーラトランジス
タのベースとエミッタの間でおよそ0.8VのDCシフトを意
味する表記VBE を用いると、基準電圧の値は、VR1 = 1.
5 x VBE =1.2V 、及びVR2 =2.5 x VBE =2.0V である。
この選択は、図５に示されるORゲート31-1のトランジス
タTY1 、TZ1 における飽和、及び論理ゲート31-2乃至31
-4における飽和を回避すると共に、ノード46-1及び46-2
において非常に低いDC下降レベルを提供することを目的
とする。これらのノードにおいて、下降レベルはVR2 -
VBE = 1.2Vである。ノード４７において、下降レベルは
VR2 - 2 VBE = 0.4Vであり、上昇レベルはVDD - VBE =
VDD - 0.8Vである。結果として、RESULT信号が使用可能
なノード４７における上昇レベル及び下降レベルの双方
が、CMOS回路を駆動するのに適切なレベルを有する。

【００６７】本発明の新たなデータ圧縮回路３０の利点
は、以下に挙げられる。

【００６８】１− 回路３０では、単純なORゲートが図
１の従来方法に用いられる複雑な排他的OR回路と置換さ
れて、論理の複雑さとデバイスカウント（数）が大幅に
減少する。図４及び図５に示される詳細な実施によっ
て、図３の回路３０が使用するデバイスは400 個より少
なく、回路は標準ブックによって達成される。これによ
って、710 個の大幅なデバイスの節約となる。

【００６９】２− 期待されるデータにおけるファンイ
ンが減少する。128 個のデータアウト信号において、図
２の回路により各期待されるデータ信号において64個だ
ったファンインは、本発明のデータ圧縮回路３０によっ
て１又は２（期待されるデータ信号の補数が発明者によ
って生成される場合は２）に減少される。

【００７０】３− 拡張の点において明らかな固有の制
限を持つ回路２０と異なり、論理構造体は遅延罰則なし
に非常に大きな数のデータアウト信号へ拡張されてもよ
い。

【００７１】４− 新たなロジックは、図４及び図５に
関連して示されるような実行的な回路実施へ変換され
る。図２の2j方向ORゲート２４を分解したために、全体
の経路遅延は、５つのステージの代わりに直列の３つの
ステージと等しくなる。実際、非常に迅速なデータ圧縮
回路となる。例えば、128 個のデータアウト信号を備え
たままのVDD = 3.6 V において、1 mAにある全ての電源
I1、I2を選ぶとき、標準BiCMOS技術を用いると、データ
出力信号が回路３０へ入力されてからRESULT信号を伝送
するまでの間の遅延は、一般的に0.8 nsより少ない。

【００７２】５− BiCMOS技術が回路３０の中心部で用
いられるが、後者（回路３０）は入力(DOUT)信号及び出
力(RESULT)信号の双方のCMOSレベルにも十分適すること
に注目したい。

【００７３】要するに、本発明の新たなデータ圧縮回路
はより迅速であり、デバイスカウントを大幅に減少させ
る。以前はデータアウト信号の数Ｍの半分に等しかっ
た、ABIST ユニット１１からの期待されるデータ信号の
ファンインは、大幅に減少する（１又は２の値にな
る）。

【００７４】本発明はSRAMマクロに関して記載された
が、プロセッサ方式の回路２０はDRAM、フラッシュメモ
リ、... 及び独立型SRAMチップにも同様に広く適用され
る。

【００７５】

【発明の効果】本発明は上記より構成され、集積密度を
改良し、速度を増加するためにより効率的に設計された
新たなデータ圧縮回路が提供される。

【図面の簡単な説明】

【図１】ABIST ユニットを含む現行のSRAMマクロのブロ
ック図アーキテクチャの部分的概略図を示す。

【図２】図１のデータ圧縮ユニット１５に適する従来の
データ圧縮回路のブロック図アーキテクチャを示す。

【図３】図１のデータ圧縮ユニット１５に適する本発明
の新たなデータ圧縮回路のブロック図アーキテクチャを
示す。

【図４】BiCMOS技術で図３の回路の(j+1) 方向ORゲート
を用いる好ましい実施例を示す。

【図５】BiCMOS技術で図３の回路の２方向AND 論理ゲー
ト及び２方向OR論理ゲートを用いる好ましい実施例を示
す。

【符号の説明】

１５データ圧縮ユニット３０データ圧縮回路３１−１乃至３１−４ (j+1) 方向ORゲート３２−１、３１−２２方向AND ゲート３３、３３−Ａ、３３−Ｂブロック３４２方向AND ゲート３５入力端子３６−１出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者フレデリックジョリーフランス国、75013 パリ、ブルバールヴァンセンオーリオ 14 (72)発明者スチュアートラポポートアメリカ合衆国20016、ワシントンディーシー、フォーティーフォースプレイスノースウエスト 3010

Claims

【特許請求の範囲】

【請求項１】 SRAMマクロ（１０）を含むタイプの集積
回路であって、自己テストデータ(STDATA)信号、自己テストアドレス(S
TADD) 信号、自己テスト読み取り/ 書き込み(STRW)信号
及び期待されるデータ(EXDATA)信号を生成するためのAB
IST ユニット（１１）と、前記自己テストデータ信号、前記自己テストアドレス信
号、前記自己テスト読み取り/ 書き込み信号に応じて、
データアウト(DOUT1, ..., DOUTM、ここでM=2j) 信号を
生成するためのメモリユニット（１２）と、サイクル毎に前記メモリユニットの故障／故障なし状況
を示す１次出力信号RESULTを生成するために、前記デー
タアウト信号を前記期待されるデータ信号と比較するた
めのデータ圧縮ユニット（１５）と、前記SRAMマクロを適切に順序付けるためのクロック信号
(B, C,...)、及びABIST モードを選択するための制御信
号(ABIST, ...)を生成するためのクロック及び制御信号
生成手段（１８，．．．）と、を備え、前記データ圧縮ユニットがデータ圧縮回路（３
０）を含み、前記データ圧縮回路が、第１の圧縮された出力信号G1を生成するために、第１の
真の期待されるデータ信号(EXDATA1) を奇数の真のデー
タアウト信号(DOUT1、... 、DOUT2(2j-1))と共に圧縮
し、前記第１の真の期待されるデータ信号の補数【外１】を前記奇数の真のデータアウト信号の補数【外２】と共に圧縮して、【数１】にするための第１手段（33-A）と、第２の圧縮された出力信号G2を生成するために、第２の
真の期待されるデータ信号(EXDATA0) を偶数の真のデー
タアウト信号(DOUT2、... 、DOUT2j) と共に圧縮し、前
記第２の真の期待されるデータ信号の補数【外３】を前記偶数の真のデータアウト信号の補数【外４】と共に圧縮して、【数２】にするための第２手段（33-B）と、前記１次出力信号を生成するために、前記第１の圧縮さ
れた出力信号と前記第２の圧縮された出力信号の論理和
を行って、RESULT = G1 + G2にするためのOR実行手段
（３４）と、を備えることから成る集積回路。
【請求項２】圧縮のための前記第１手段が、第１中間出力信号F1を生成するために、前記奇数の真の
データアウト信号と前記第１の真の期待されるデータ信
号の論理和を実行して、F1 = (EXDATA1 + DOUT1 + ...
+DOUT(2j-1))にするための第１OR手段（31-1）と、第２中間出力信号F2を生成するために、前記奇数の真の
データアウト信号の補数と前記第１の真の期待されるデ
ータ信号の補数の論理和を実行して、【数３】にするための第２OR手段（31-2）と、前記第１の圧縮された出力信号G1を生成するために、前
記第１中間出力信号と前記第２中間出力信号の論理積を
実行して、G1 = F1 x F2にするための第１AND実行手段
（32-1）と、を含む請求項１に記載の集積回路。
【請求項３】前記第１OR手段（31-1）が、前記第１の
真の期待されるデータ信号と前記奇数の真のデータアウ
ト信号とによって駆動される(j+1) 方向ORゲートから成
る、請求項２に記載の集積回路。
【請求項４】圧縮のための前記第２手段が、第３中間出力信号F3を生成するために、前記偶数の真の
データアウト信号と前記第２の真の期待されるデータ信
号の論理和を実行して、F3 = (EXDATA0 + DOUT2 + ...
+DOUT2j)にするための第３OR手段（31-3）と、第４中間出力信号F4を生成するために、前記偶数の真の
データアウト信号の補数と前記第２の真の期待されるデ
ータ信号の補数の論理和を実行して、【数４】にするための第４OR手段（31-4）と、前記第２の圧縮された出力信号(G2)を生成するために、
前記第３中間出力信号と前記第４中間出力信号の論理積
を実行するための第２AND 実行手段（32-2）と、を含む請求項１乃至３のいずれか一項に記載の集積回
路。
【請求項５】前記第３OR手段（31-3）が、前記第２の
真の期待されるデータ信号と前記偶数の真のデータアウ
ト信号とによって駆動される(j+1) 方向ORゲートから成
る、請求項４に記載の集積回路。
【請求項６】前記(j+1) 方向ORゲートが、 MOS 電界効果トランジスタから成るｐ個の電流スイッチ
(41-1,...,41-p) （ここで、ｐは電流スイッチのパフォ
ーマンスによって決定されるファクタ）、を備え、ここで第１電流スイッチ（41-1）が前記第１の
期待されるデータ信号及びj/p 個の奇数の真のデータア
ウト信号の第１グループによって駆動されるj/p + 1 個
の入力端子（43-1,...) を有し、第１電流スイッチの出
力がエミッタフォロア構造に配置されるバイポーラトラ
ンジスタ(TX1) のベースに接続され、残りの(p-1) 個の電流スイッチ（41-2,...,41-p)が、各
々がj/p 個の奇数の真のデータアウト信号によって駆動
されるj/p 個の入力端子を有して、前記データアウト信
号の全てが使用され、前記残りの電流スイッチの各出力
がエミッタフォロア構造に配置された対応するバイポー
ラトランジスタ(TX2,...,TXp) のベースに接続され、出力端子（44-1）におけるコレクタ上に第１中間出力信
号(F1)を供給するために、ベースが第１基準電圧(VR1)
へ接続され、エミッタが前記バイポーラトランジタ(TX
1,...,TXp) のエミッタと第１電源回路(I1)と点接続さ
れた共通のベース構造に配置された駆動バイポーラトラ
ンジスタ(TY1) 、を備える、請求項３に記載の集積回
路。
【請求項７】前記第１AND 実行手段が、前記第１の圧
縮された出力信号(G1)が使用可能な点接続ノード（46-
1）においてAND 関数を実行するためにロード抵抗器(RF
1) を含む点接続手段、を備える、請求項３乃至４のい
ずれか一項に記載の集積回路。
【請求項８】前記点接続手段が前記点接続ノードへ接
続される反飽和手段(TF1) を含む、請求項７に記載の集
積回路。
【請求項９】前記OR実行手段（３４）が、前記１次出
力 RESULT 信号を生成するために、ベースがそれぞれの
共通ノード（46-1, 46-2）へ接続され、エミッタが第２
電源(I2)と点接続されたエミッタフォロア構造に配置さ
れる２つのバイポーラトランジスタ(TG1、TG2)から成
る、請求項７乃至８のいずれか一項に記載の集積回路。