JPH07294604A - Ｌｓｉテスト回路 - Google Patents
Ｌｓｉテスト回路Info
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- JPH07294604A JPH07294604A JP6090884A JP9088494A JPH07294604A JP H07294604 A JPH07294604 A JP H07294604A JP 6090884 A JP6090884 A JP 6090884A JP 9088494 A JP9088494 A JP 9088494A JP H07294604 A JPH07294604 A JP H07294604A
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- 238000012545 processing Methods 0.000 claims description 35
- 230000007704 transition Effects 0.000 claims description 4
- 238000012795 verification Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- WJCNZQLZVWNLKY-UHFFFAOYSA-N thiabendazole Chemical group S1C=NC(C=2NC3=CC=CC=C3N=2)=C1 WJCNZQLZVWNLKY-UHFFFAOYSA-N 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ブロックテストとブロック間タイミング検証を
同時に実施することにより、テストパターンを短縮し、
ＬＳＩテストコストを削減する。 【構成】レイアウト上１ブロックとして形成される３つ
のブロック１，２，３が従続接続され、各ブロックは、
それぞれアンドゲート１１，２１，３１と機能ブロック
１２，２２，３２とセレクタ１４，２４，３４とＤラッ
チ１３，２３，３３とを有し、各ブロックの入力信号は
アンドゲートから機能ブロックにそれぞれ供給され、こ
れら機能ブロックの各出力はセレクタを介しＤラッチに
それぞれ供給される。前記アンドゲートとセレクタによ
り、テスト入力信号ｔｅｓｔ１，２，３を外部から対応
する各機能ブロックに供給し、各機能ブロックから外部
端子ＯＵＴにそれぞれ直接出力する。入力信号は常に前
段ブロックの最終段ラッチを通るので前段ブロックとテ
ストするブロック間のタイミング検証が行われる。
同時に実施することにより、テストパターンを短縮し、
ＬＳＩテストコストを削減する。 【構成】レイアウト上１ブロックとして形成される３つ
のブロック１，２，３が従続接続され、各ブロックは、
それぞれアンドゲート１１，２１，３１と機能ブロック
１２，２２，３２とセレクタ１４，２４，３４とＤラッ
チ１３，２３，３３とを有し、各ブロックの入力信号は
アンドゲートから機能ブロックにそれぞれ供給され、こ
れら機能ブロックの各出力はセレクタを介しＤラッチに
それぞれ供給される。前記アンドゲートとセレクタによ
り、テスト入力信号ｔｅｓｔ１，２，３を外部から対応
する各機能ブロックに供給し、各機能ブロックから外部
端子ＯＵＴにそれぞれ直接出力する。入力信号は常に前
段ブロックの最終段ラッチを通るので前段ブロックとテ
ストするブロック間のタイミング検証が行われる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理Ｌ
ＳＩのテスト回路に関し、特に複数ビットのディジタル
値の演算を行うデータパス構造の回路を多く有する、映
像信号処理及び音声信号処理ＬＳＩのテスト回路に関す
る。
ＳＩのテスト回路に関し、特に複数ビットのディジタル
値の演算を行うデータパス構造の回路を多く有する、映
像信号処理及び音声信号処理ＬＳＩのテスト回路に関す
る。
【０００２】
【従来の技術】昨今のＬＳＩの大規模化に伴い、ディジ
タル信号処理ＬＳＩ内部の論理構成が複雑化し、その機
能、内部同期タイミング、故障検出等の信頼性上のテス
トが困難となっている。そこで従来、ＬＳＩテストの容
易化のためのテスト回路としてスキャンパス方式やテス
トバス方式のテスト回路が採用されている。
タル信号処理ＬＳＩ内部の論理構成が複雑化し、その機
能、内部同期タイミング、故障検出等の信頼性上のテス
トが困難となっている。そこで従来、ＬＳＩテストの容
易化のためのテスト回路としてスキャンパス方式やテス
トバス方式のテスト回路が採用されている。
【０００３】スキャンパス方式については日経エレクト
ロニクス，１９８９．１２．１１号（Ｎｏ．４８８），
３１７頁に記載されている。同誌所載のスキャンパス方
式のテスト回路の一例についてその構成を示した図４を
参照すると、この従来のスキャンパス方式のテスト回路
は、３つのスキャン用ラッチ７１，７３及び７５と機能
ブロック７２と機能ブロック７４とを備える。
ロニクス，１９８９．１２．１１号（Ｎｏ．４８８），
３１７頁に記載されている。同誌所載のスキャンパス方
式のテスト回路の一例についてその構成を示した図４を
参照すると、この従来のスキャンパス方式のテスト回路
は、３つのスキャン用ラッチ７１，７３及び７５と機能
ブロック７２と機能ブロック７４とを備える。
【０００４】スキャン用ラッチ７１，７３及び７５は入
出力として、複数ビット信号の入力端（以下、パラレル
入力と称す）Ｐin、複数ビット信号の出力端（以下、パ
ラレル出力と称す）Ｐout 、テスト信号の１ビットのシ
リアル信号入力端（以下、シリアル入力と称す）Ｓin及
びテスト信号の１ビットのシリアル信号出力端（以下、
シリアル出力と称す）Ｓout をそれぞれ１つずつ持ち、
パラレル入力Ｐinは信号処理クロックで保持されパラレ
ル出力Ｐout に出力され、シリアル入力Ｓinの信号は所
定のテストタイミングで保持されシリアル出力Ｓout に
出力される。
出力として、複数ビット信号の入力端（以下、パラレル
入力と称す）Ｐin、複数ビット信号の出力端（以下、パ
ラレル出力と称す）Ｐout 、テスト信号の１ビットのシ
リアル信号入力端（以下、シリアル入力と称す）Ｓin及
びテスト信号の１ビットのシリアル信号出力端（以下、
シリアル出力と称す）Ｓout をそれぞれ１つずつ持ち、
パラレル入力Ｐinは信号処理クロックで保持されパラレ
ル出力Ｐout に出力され、シリアル入力Ｓinの信号は所
定のテストタイミングで保持されシリアル出力Ｓout に
出力される。
【０００５】パラレル入力Ｐinの信号は信号処理クロッ
クで保持され所定のテストタイミングで１ビットのシリ
アル信号に変換されシリアル出力Ｓout に出力される。
シリアル入力Ｓinは所定のテストタイミングで保持され
複数ビットのパラレル信号に変換されパラレル出力Ｐ
out に出力される。
クで保持され所定のテストタイミングで１ビットのシリ
アル信号に変換されシリアル出力Ｓout に出力される。
シリアル入力Ｓinは所定のテストタイミングで保持され
複数ビットのパラレル信号に変換されパラレル出力Ｐ
out に出力される。
【０００６】入力信号は入力端子ＩＮを介して３つのス
キャン用ラッチ７１，７３および７５のうち１つのスキ
ャン用ラッチ７１のパラレル入力Ｐinにに供給され、１
ビットのシリアルテスト入力信号はスキャン用ラッチ７
１のシリアル入力Ｓinに供給される。スキャン用ラッチ
７１のパラレル出力信号はパラレル出力Ｐout を介して
機能ブロック７２の入力端Ｆinに供給され、機能ブロッ
ク７２の出力信号は出力端Ｆout からスキャンパス用ラ
ッチ７３のパラレル入力Ｐinに供給される。スキャン用
ラッチ７１のシリアル出力Ｓout はスキャン用ラッチ７
３のシリアル入力Ｓinに供給される。
キャン用ラッチ７１，７３および７５のうち１つのスキ
ャン用ラッチ７１のパラレル入力Ｐinにに供給され、１
ビットのシリアルテスト入力信号はスキャン用ラッチ７
１のシリアル入力Ｓinに供給される。スキャン用ラッチ
７１のパラレル出力信号はパラレル出力Ｐout を介して
機能ブロック７２の入力端Ｆinに供給され、機能ブロッ
ク７２の出力信号は出力端Ｆout からスキャンパス用ラ
ッチ７３のパラレル入力Ｐinに供給される。スキャン用
ラッチ７１のシリアル出力Ｓout はスキャン用ラッチ７
３のシリアル入力Ｓinに供給される。
【０００７】スキャン用ラッチ７３のパラレル出力信号
はパラレル出力Ｐout を介して機能ブロック７４の入力
端Ｆinに供給され、機能ブロック７４の出力信号は出力
端Ｆout からスキャン用ラッチ７５のパラレル入力Ｐin
に供給される。スキャン用ラッチ７３のシリアル出力信
号はパラレル出力Ｐout を介してスキャン用ラッチ７５
のシリアル入力Ｓinに供給され、スキャン用ラッチ７５
のパラレル出力信号はパラレル出力Ｐout を介して出力
信号として出力端子ＯＵＴに出力される。スキャン用ラ
ッチ７４のシリアル出力信号はシリアル出力Ｓout を介
してテスト信号シリアル出力として出力端子ＴＥＳＴＯ
ＵＴに出力されるように構成されている。
はパラレル出力Ｐout を介して機能ブロック７４の入力
端Ｆinに供給され、機能ブロック７４の出力信号は出力
端Ｆout からスキャン用ラッチ７５のパラレル入力Ｐin
に供給される。スキャン用ラッチ７３のシリアル出力信
号はパラレル出力Ｐout を介してスキャン用ラッチ７５
のシリアル入力Ｓinに供給され、スキャン用ラッチ７５
のパラレル出力信号はパラレル出力Ｐout を介して出力
信号として出力端子ＯＵＴに出力される。スキャン用ラ
ッチ７４のシリアル出力信号はシリアル出力Ｓout を介
してテスト信号シリアル出力として出力端子ＴＥＳＴＯ
ＵＴに出力されるように構成されている。
【０００８】上述した従来のスキャンパス方式テスト回
路の一例における通常動作（ノーマルモード）では、入
力信号は入力端子ＩＮを介してスキャン用ラッチのパラ
レル入力Ｐinに供給され、信号処理クロックで保持され
てパラレル出力Ｐout より出力され、このパラレル出力
信号は機能ブロック７２に供給されて所定の演算処理が
行われる。機能ブロック７２の出力はスキャン用ラッチ
７３のパラレル入力Ｐinに供給され、信号処理クロック
で保持されパラレル出力Ｐout より出力される。スキャ
ン用ラッチ７３のパラレル出力は機能ブロック７４に供
給され所定の演算処理が行われる。機能ブロック７４の
出力はスキャン用ラッチ７５のパラレル入力Ｐinに供給
され、信号処理クロックで保持されパラレル出力Ｐout
に出力される。
路の一例における通常動作（ノーマルモード）では、入
力信号は入力端子ＩＮを介してスキャン用ラッチのパラ
レル入力Ｐinに供給され、信号処理クロックで保持され
てパラレル出力Ｐout より出力され、このパラレル出力
信号は機能ブロック７２に供給されて所定の演算処理が
行われる。機能ブロック７２の出力はスキャン用ラッチ
７３のパラレル入力Ｐinに供給され、信号処理クロック
で保持されパラレル出力Ｐout より出力される。スキャ
ン用ラッチ７３のパラレル出力は機能ブロック７４に供
給され所定の演算処理が行われる。機能ブロック７４の
出力はスキャン用ラッチ７５のパラレル入力Ｐinに供給
され、信号処理クロックで保持されパラレル出力Ｐout
に出力される。
【０００９】再び図５を参照すると、従来のスキャンパ
ス方式テスト回路の一例において、機能ブロック７２を
テストする場合、１ビットのシリアルテスト信号がスキ
ャン用ラッチ７１のシリアル入力Ｐinに供給され、所定
のタイミングで複数ビットのパラレル信号に変換され、
信号処理クロックに同期してパラレル出力される。スキ
ャン用ラッチ７１のパラレル出力は、機能ブロック７２
に供給され、所定の演算処理が行われる。機能ブロック
７２の出力はスキャン用ラッチ７３に供給され、所定の
タイミングで１ビットのシリアル信号に変換されシリア
ル出力Ｓout より出力される。スキャン用ラッチ７３の
シリアル出力は、スキャン用ラッチ７５のシリアル入力
Ｓinに供給され、所定のタイミングでシリアル出力Ｓ
out より出力される。
ス方式テスト回路の一例において、機能ブロック７２を
テストする場合、１ビットのシリアルテスト信号がスキ
ャン用ラッチ７１のシリアル入力Ｐinに供給され、所定
のタイミングで複数ビットのパラレル信号に変換され、
信号処理クロックに同期してパラレル出力される。スキ
ャン用ラッチ７１のパラレル出力は、機能ブロック７２
に供給され、所定の演算処理が行われる。機能ブロック
７２の出力はスキャン用ラッチ７３に供給され、所定の
タイミングで１ビットのシリアル信号に変換されシリア
ル出力Ｓout より出力される。スキャン用ラッチ７３の
シリアル出力は、スキャン用ラッチ７５のシリアル入力
Ｓinに供給され、所定のタイミングでシリアル出力Ｓ
out より出力される。
【００１０】上述したように、テストする機能ブロック
の前段のスキャン用ラッチまで、スキャン用ラッチのシ
リアル入出力を介してシリアルテスト入力信号を所定の
タイミングで転送し、パラレル信号に変換し、信号処理
クロックに同期させて機能ブロックにパラレルで入力す
る。また、テストする機能ブロックの出力は、その機能
ブロックの後段のスキャン用ラッチのパラレル入力Ｐin
に供給し、所定のタイミングでシリアル信号に変換した
後、シリアル出力Ｓinより出力し、ＬＳＩ外部ピンまで
スキャン用ラッチのシリアル入出力を介して所定のタイ
ミングでシリアル転送することによって、外部入力およ
び出力ピンでテストする機能ブロックを直接アクセスす
るようになっていた。
の前段のスキャン用ラッチまで、スキャン用ラッチのシ
リアル入出力を介してシリアルテスト入力信号を所定の
タイミングで転送し、パラレル信号に変換し、信号処理
クロックに同期させて機能ブロックにパラレルで入力す
る。また、テストする機能ブロックの出力は、その機能
ブロックの後段のスキャン用ラッチのパラレル入力Ｐin
に供給し、所定のタイミングでシリアル信号に変換した
後、シリアル出力Ｓinより出力し、ＬＳＩ外部ピンまで
スキャン用ラッチのシリアル入出力を介して所定のタイ
ミングでシリアル転送することによって、外部入力およ
び出力ピンでテストする機能ブロックを直接アクセスす
るようになっていた。
【００１１】次に、従来のテストバス方式の一般的に用
いられているテスト回路の一例を構成図で示した図５を
参照すると、この従来のテストバス方式テスト回路の一
例は、機能ブロック７６と機能ブロック７８とを機能ブ
ロック８０と、２つの入力端０、入力端１よりテストモ
ード入力信号ｔｅｓｔ１に応答して１つを選択する２つ
のセレクタ７７とセレクタ７９と、３つの入力端０、入
力端１、入力端２よりテストモード入力端子ｔｅｓｔ０
に応答して１つを選択するセレクタ８１と、２つのテス
トモード入力ｔｅｓｔ０および１の論理積を生成するア
ンドゲート８２とを有する。
いられているテスト回路の一例を構成図で示した図５を
参照すると、この従来のテストバス方式テスト回路の一
例は、機能ブロック７６と機能ブロック７８とを機能ブ
ロック８０と、２つの入力端０、入力端１よりテストモ
ード入力信号ｔｅｓｔ１に応答して１つを選択する２つ
のセレクタ７７とセレクタ７９と、３つの入力端０、入
力端１、入力端２よりテストモード入力端子ｔｅｓｔ０
に応答して１つを選択するセレクタ８１と、２つのテス
トモード入力ｔｅｓｔ０および１の論理積を生成するア
ンドゲート８２とを有する。
【００１２】入力信号は入力端子ＩＮを介して機能ブロ
ック７６とセレクタ７７の１側入力端とセレクタ７９の
１側入力端に供給され、機能ブロック７６の出力Ｆout
は、セレクタ７７の０側入力端とセレクタ８１の１側入
力端に供給される。セレクタ７７の出力はテストモード
入力ｔｅｓｔ１に応答して機能ブロック７８の入力端Ｆ
inに供給され、機能ブロック７８の出力はセレクタ７９
の０側入力端とセレクタ８１の２側入力端とに供給さ
れ、セレクタ７９の出力はアンドゲート８２の出力に応
答して機能ブロック８０の入力端Ｆinに供給され、機能
ブロック８０の出力はセレクタ８１の０側入力端に供給
され、セレクタ８１の出力は出力端子ＯＵＴを介して出
力されるように構成されている。
ック７６とセレクタ７７の１側入力端とセレクタ７９の
１側入力端に供給され、機能ブロック７６の出力Ｆout
は、セレクタ７７の０側入力端とセレクタ８１の１側入
力端に供給される。セレクタ７７の出力はテストモード
入力ｔｅｓｔ１に応答して機能ブロック７８の入力端Ｆ
inに供給され、機能ブロック７８の出力はセレクタ７９
の０側入力端とセレクタ８１の２側入力端とに供給さ
れ、セレクタ７９の出力はアンドゲート８２の出力に応
答して機能ブロック８０の入力端Ｆinに供給され、機能
ブロック８０の出力はセレクタ８１の０側入力端に供給
され、セレクタ８１の出力は出力端子ＯＵＴを介して出
力されるように構成されている。
【００１３】上述した従来のテストバス方式テスト回路
の一例における通常動作（ノーマルモード）では、テス
トモード入力ｔｅｓｔ１およびｔｅｓｔ０の入力端子に
は共に“０”レベルを供給し、したがってセレクタ７７
とセレクタ７９とセレクタ８１とはともに端子０側入力
信号を選択する。入力信号は機能ブロック７６からセレ
クタ７７、機能ブロック７８、セレクタ７９、機能ブロ
ック８０、セレクタ８１の順に通過し出力される。
の一例における通常動作（ノーマルモード）では、テス
トモード入力ｔｅｓｔ１およびｔｅｓｔ０の入力端子に
は共に“０”レベルを供給し、したがってセレクタ７７
とセレクタ７９とセレクタ８１とはともに端子０側入力
信号を選択する。入力信号は機能ブロック７６からセレ
クタ７７、機能ブロック７８、セレクタ７９、機能ブロ
ック８０、セレクタ８１の順に通過し出力される。
【００１４】再び図４を参照すると、機能ブロック７８
をテストする場合は、テストモード信号ｔｅｓｔ０は
“０”レベルに、テストモード信号ｔｅｓｔ１は“１”
レベルにそれぞれ設定され、したがって、セレクタ７７
は端子１側、セレクタ８２は端子０側、セレクタ８１は
端子２側の入力信号を選択する。入力信号はセレクタ７
７から機能ブロック７８、セレクタ７９、セレクタ８１
を通過して出力される。
をテストする場合は、テストモード信号ｔｅｓｔ０は
“０”レベルに、テストモード信号ｔｅｓｔ１は“１”
レベルにそれぞれ設定され、したがって、セレクタ７７
は端子１側、セレクタ８２は端子０側、セレクタ８１は
端子２側の入力信号を選択する。入力信号はセレクタ７
７から機能ブロック７８、セレクタ７９、セレクタ８１
を通過して出力される。
【００１５】以上のようにテストバス方式のテスト回路
では、入力信号は各機能ブロックの前段のセレクタに接
続するバスを形成し、各ブロックの出力は最終段のセレ
クタに接続され、テストする機能ブロックの前段のセレ
クタを切り換えてバスのテスト信号を入力し、最終段の
セレクタを切り換えて被テストブロックの出力を選択す
ることによってＬＳＩの外部入力ピンの信号を直接テス
トする機能ブロックに供給し、この機能ブロックの出力
を外部出力ピンへ直接出力していた。
では、入力信号は各機能ブロックの前段のセレクタに接
続するバスを形成し、各ブロックの出力は最終段のセレ
クタに接続され、テストする機能ブロックの前段のセレ
クタを切り換えてバスのテスト信号を入力し、最終段の
セレクタを切り換えて被テストブロックの出力を選択す
ることによってＬＳＩの外部入力ピンの信号を直接テス
トする機能ブロックに供給し、この機能ブロックの出力
を外部出力ピンへ直接出力していた。
【００１６】
【発明が解決しようとする課題】上述したように、従来
のＬＳＩテスト回路であるスキャンパス方式のテスト回
路にあっては、スキャン用ラッチのシリアル入出力を介
してテストする機能ブロックにテスト信号を入出力する
ため、複数ビットの入力信号を信号処理クロックで多数
クロック分必要とするようなテストを行う場合、多量の
クロック数を要し、テストパターンが長パターン化する
ため、テストタイムが長時間化するという欠点を有す
る。このような長パターンのテストパターンをＬＳＩの
量産上の選別テストに用いるとコストが増大するという
欠点を有する。
のＬＳＩテスト回路であるスキャンパス方式のテスト回
路にあっては、スキャン用ラッチのシリアル入出力を介
してテストする機能ブロックにテスト信号を入出力する
ため、複数ビットの入力信号を信号処理クロックで多数
クロック分必要とするようなテストを行う場合、多量の
クロック数を要し、テストパターンが長パターン化する
ため、テストタイムが長時間化するという欠点を有す
る。このような長パターンのテストパターンをＬＳＩの
量産上の選別テストに用いるとコストが増大するという
欠点を有する。
【００１７】また従来のＬＳＩテスト回路であるテスト
バス方式のテスト回路にあっては、各機能ブロック間の
セレクタを介してテスト信号を外部ピンから入出力する
ので、通常モードの時の信号処理経路と異なった経路を
介して信号が入出力される。
バス方式のテスト回路にあっては、各機能ブロック間の
セレクタを介してテスト信号を外部ピンから入出力する
ので、通常モードの時の信号処理経路と異なった経路を
介して信号が入出力される。
【００１８】よって通常モード時におけるブロック間の
同期タイミングの妥当性テストが出来ないので、別途ブ
ロック間タイミングチェック用のパターンを必要とす
る。このブロック間タイミングチェック用のパターン
は、ブロック間のセレクタを通常モードにしておく必要
があるため、外部ピンから直接アクセスできなくなり、
外部ピンから見た場合、ブロック間のテストは論理的に
複雑となり、テストパターンが長パターン化し、上述の
如く量産中の選別テストのテストパターンの長時間化の
ためコストが増大するという欠点を有する。
同期タイミングの妥当性テストが出来ないので、別途ブ
ロック間タイミングチェック用のパターンを必要とす
る。このブロック間タイミングチェック用のパターン
は、ブロック間のセレクタを通常モードにしておく必要
があるため、外部ピンから直接アクセスできなくなり、
外部ピンから見た場合、ブロック間のテストは論理的に
複雑となり、テストパターンが長パターン化し、上述の
如く量産中の選別テストのテストパターンの長時間化の
ためコストが増大するという欠点を有する。
【００１９】本発明の目的は、多数クロック分のパラレ
ルデータを容易にテストする機能ブロックに入出力し、
機能ブロックテストと同時にブロック間タイミングテス
トを実施しテスト時間を短縮することによって、ＬＳＩ
テスト回路のテストパターンが長パターン化するのを軽
減し、かつＬＳＩの選別に関わるコストを低減すること
にある。
ルデータを容易にテストする機能ブロックに入出力し、
機能ブロックテストと同時にブロック間タイミングテス
トを実施しテスト時間を短縮することによって、ＬＳＩ
テスト回路のテストパターンが長パターン化するのを軽
減し、かつＬＳＩの選別に関わるコストを低減すること
にある。
【００２０】
【課題を解決するための手段】本発明のＬＳＩテスト回
路の特徴は、デジタル信号処理ＬＳＩの複数ビットのデ
ジタル値を演算するデータパス構造の回路であってテス
ト時に所定の入力信号が供給される機能ブロックとこの
機能ブロックの出力信号および前記入力信号の一方を選
択的に出力するセレクタとが複数段従属接続され、テス
ト信号に応答して任意の前記機能ブロックの出力を前記
セレクタで選択して前記機能ブロックのテストを実行す
るＬＳＩのテスト回路において、テスト状態への移行を
制御するテストモード信号が供給されるテストモード端
子と複数ビットのデジタル信号が供給される入力端子ま
たは所定のテスト入力信号が供給されるテスト入力端子
のいずれかと前記演算結果または前記テスト結果のいず
れかの信号を出力する出力端子とを有しかつチップレイ
アウトでは１ブロックとして形成されるレイアウトブロ
ックが複数個従属接続され、前記レイアウトブロック
は、前段の出力信号を前記テストモード信号に応答して
出力する論理ゲートと、この論理ゲート出力が供給され
る前記機能ブロックと、この機能ブロックの出力信号と
前記複数ビットのデジタル信号および所定のテスト入力
信号の一方とを前記テストモード信号に応答して選択出
力するテスト手段と、前記テスト手段の出力信号を所定
の信号処理クロックで同期化して一時保持する保持回路
とからなり、テスト時に任意の段の前記入力端子および
任意の段の前記テスト入力端子の一方に前記テスト入力
信号が供給され、前記テストモード信号に応答して前記
入力信号および前記機能ブロック出力信号の一方が前記
保持回路を介して次段の前記レイアウトブロックの前記
入力端子および前記出力端子の一方に供給されるように
したことにある。
路の特徴は、デジタル信号処理ＬＳＩの複数ビットのデ
ジタル値を演算するデータパス構造の回路であってテス
ト時に所定の入力信号が供給される機能ブロックとこの
機能ブロックの出力信号および前記入力信号の一方を選
択的に出力するセレクタとが複数段従属接続され、テス
ト信号に応答して任意の前記機能ブロックの出力を前記
セレクタで選択して前記機能ブロックのテストを実行す
るＬＳＩのテスト回路において、テスト状態への移行を
制御するテストモード信号が供給されるテストモード端
子と複数ビットのデジタル信号が供給される入力端子ま
たは所定のテスト入力信号が供給されるテスト入力端子
のいずれかと前記演算結果または前記テスト結果のいず
れかの信号を出力する出力端子とを有しかつチップレイ
アウトでは１ブロックとして形成されるレイアウトブロ
ックが複数個従属接続され、前記レイアウトブロック
は、前段の出力信号を前記テストモード信号に応答して
出力する論理ゲートと、この論理ゲート出力が供給され
る前記機能ブロックと、この機能ブロックの出力信号と
前記複数ビットのデジタル信号および所定のテスト入力
信号の一方とを前記テストモード信号に応答して選択出
力するテスト手段と、前記テスト手段の出力信号を所定
の信号処理クロックで同期化して一時保持する保持回路
とからなり、テスト時に任意の段の前記入力端子および
任意の段の前記テスト入力端子の一方に前記テスト入力
信号が供給され、前記テストモード信号に応答して前記
入力信号および前記機能ブロック出力信号の一方が前記
保持回路を介して次段の前記レイアウトブロックの前記
入力端子および前記出力端子の一方に供給されるように
したことにある。
【００２１】また、前記テスト手段は、前記レイアウト
ブロックが第１のセレクタを有し、その一方の入力端は
前記レイアウトブロックの前記入力端子に接続され、他
方の入力端は前記機能ブロックの出力端に接続され、第
１のテストモード信号がアクティブのときには前記機能
ブロックの出力を、ノンアクティブのときには前記入力
信号をそれぞれ選択するように構成することができる。
ブロックが第１のセレクタを有し、その一方の入力端は
前記レイアウトブロックの前記入力端子に接続され、他
方の入力端は前記機能ブロックの出力端に接続され、第
１のテストモード信号がアクティブのときには前記機能
ブロックの出力を、ノンアクティブのときには前記入力
信号をそれぞれ選択するように構成することができる。
【００２２】さらに、前記テスト手段は、前記レイアウ
トブロックがテスト入力信号の供給を受けるテスト入力
端子と第１および第２のセレクタとを有し、前記第１お
よび第２のセレクタのそれぞれの一方の入力端は前記テ
スト入力端子に共通接続され、それぞれの他方の入力端
は前記機能ブロックの出力端に共通接続され、第１のテ
ストモード信号がアクティブのときには前記機能ブロッ
クの出力を、ノンアクティブのときには前記入力信号を
それぞれ選択し、第２のテストモード信号がアクティブ
のときには前記テスト入力信号を、ノンアクティブのと
きには前記機能ブロックの出力信号をそれぞれ選択する
ように構成することができる。
トブロックがテスト入力信号の供給を受けるテスト入力
端子と第１および第２のセレクタとを有し、前記第１お
よび第２のセレクタのそれぞれの一方の入力端は前記テ
スト入力端子に共通接続され、それぞれの他方の入力端
は前記機能ブロックの出力端に共通接続され、第１のテ
ストモード信号がアクティブのときには前記機能ブロッ
クの出力を、ノンアクティブのときには前記入力信号を
それぞれ選択し、第２のテストモード信号がアクティブ
のときには前記テスト入力信号を、ノンアクティブのと
きには前記機能ブロックの出力信号をそれぞれ選択する
ように構成することができる。
【００２３】さらにまた、前記複数のレイアウトブロッ
クを同一処理レートのクロックで動作させるとき、前記
複数ビットのデジタル信号および前記前段の出力信号が
それぞれ直接前記機能ブロックと前記テスト手段とに供
給されるようにすることができる。
クを同一処理レートのクロックで動作させるとき、前記
複数ビットのデジタル信号および前記前段の出力信号が
それぞれ直接前記機能ブロックと前記テスト手段とに供
給されるようにすることができる。
【００２４】また、前記テストモード信号は複数の互に
独立した信号であって前記レイアウトブロックごとに供
給されて前記テスト状態への移行を制御することができ
る。
独立した信号であって前記レイアウトブロックごとに供
給されて前記テスト状態への移行を制御することができ
る。
【００２５】
【実施例】本発明の第１の実施例について図面を参照し
ながら説明する。図１は本発明の第１の実施例の構成図
である。
ながら説明する。図１は本発明の第１の実施例の構成図
である。
【００２６】本実施例は、ＬＳＩのレイアウト上それぞ
れ１ブロックのレイアウトブロックとして形成され、入
力信号の入力端Ｂin，信号出力端Ｂout およびテストモ
ード信号入力端ＣＯＮＴをそれぞれ備えたブロック１、
ブロック２及びブロック３を有し、複数ビットからなる
入力信号が入力端子ＩＮおよび入力端Ｂinを介してブロ
ック１に供給され、ブロック１のテストモードを設定す
るテストモード信号ｔｅｓｔ１が端子ＴＥＳＴ１および
入力端ＣＯＮＴを介してブロック１に供給される。ブロ
ック１の出力は出力端Ｂout を介してブロック２の入力
端Ｂinに供給され、ブロック２のテストモードを設定す
るテストモード信号ｔｅｓｔ２が端子ＴＥＳＴ２を介し
てブロック２の端子ＣＯＮＴに供給される。ブロック２
の出力は出力端Ｂout を介してブロック３の入力端Ｂin
に供給され、ブロック３のテストモードを設定するテス
トモード信号ｔｅｓｔ３が端子ＴＥＳＴ３を介してブロ
ック３の端子ＣＯＮＴに供給され、ブロック３の出力は
出力端子ＯＵＴを介して出力される。
れ１ブロックのレイアウトブロックとして形成され、入
力信号の入力端Ｂin，信号出力端Ｂout およびテストモ
ード信号入力端ＣＯＮＴをそれぞれ備えたブロック１、
ブロック２及びブロック３を有し、複数ビットからなる
入力信号が入力端子ＩＮおよび入力端Ｂinを介してブロ
ック１に供給され、ブロック１のテストモードを設定す
るテストモード信号ｔｅｓｔ１が端子ＴＥＳＴ１および
入力端ＣＯＮＴを介してブロック１に供給される。ブロ
ック１の出力は出力端Ｂout を介してブロック２の入力
端Ｂinに供給され、ブロック２のテストモードを設定す
るテストモード信号ｔｅｓｔ２が端子ＴＥＳＴ２を介し
てブロック２の端子ＣＯＮＴに供給される。ブロック２
の出力は出力端Ｂout を介してブロック３の入力端Ｂin
に供給され、ブロック３のテストモードを設定するテス
トモード信号ｔｅｓｔ３が端子ＴＥＳＴ３を介してブロ
ック３の端子ＣＯＮＴに供給され、ブロック３の出力は
出力端子ＯＵＴを介して出力される。
【００２７】一方、ブロック１は、複数ビットからなる
入力信号の各ビットおよび１ビットからなる入力信号の
論理積を生成するアンドゲート１１と、所定の機能を持
つ機能ブロック１２とＤラッチ１３とセレクタ１４とを
有し、ブロック１に供給された入力信号はアンドゲート
１１とセレクタ１４の端子０側入力に供給され、テスト
モード入力信号ｔｅｓｔ１がアンドゲート１１に供給さ
れる。アンドゲート１１の出力は機能ブロック１に供給
され、機能ブロック１の出力はセレクタ１４の端子１側
入力に供給され、テストモード信号ｔｅｓｔ１がセレク
タ１４の制御入力に供給され、セレクタ１４の出力はＤ
ラッチ１３に供給され、Ｄラッチ１３の出力はブロック
１の出力を介して出力される。ブロック２および３はそ
れぞれブロック１と同一の回路構成であり、構成要素の
符号１１と２１と３１，１２と２２と３２，１３と２３
と３３，および１４と２４と３４がそれぞれ対応するの
でこれらの構成の説明は省略する。
入力信号の各ビットおよび１ビットからなる入力信号の
論理積を生成するアンドゲート１１と、所定の機能を持
つ機能ブロック１２とＤラッチ１３とセレクタ１４とを
有し、ブロック１に供給された入力信号はアンドゲート
１１とセレクタ１４の端子０側入力に供給され、テスト
モード入力信号ｔｅｓｔ１がアンドゲート１１に供給さ
れる。アンドゲート１１の出力は機能ブロック１に供給
され、機能ブロック１の出力はセレクタ１４の端子１側
入力に供給され、テストモード信号ｔｅｓｔ１がセレク
タ１４の制御入力に供給され、セレクタ１４の出力はＤ
ラッチ１３に供給され、Ｄラッチ１３の出力はブロック
１の出力を介して出力される。ブロック２および３はそ
れぞれブロック１と同一の回路構成であり、構成要素の
符号１１と２１と３１，１２と２２と３２，１３と２３
と３３，および１４と２４と３４がそれぞれ対応するの
でこれらの構成の説明は省略する。
【００２８】本実施例で通常動作の場合は、３つのテス
トモード信号ｔｅｓｔ１、ｔｅｓｔ２及びｔｅｓｔ３は
共に“１”レベルが設定される。ブロック１に入力され
る複数ビットの入力信号は、アンドゲート１１に供給さ
れる。この時テストモード信号ｔｅｓｔ１は“１”レベ
ルであるので、ブロック１に供給される複数ビットの入
力信号はテストモード信号ｔｅｓｔ１との論理積をとっ
て、アンドゲート１１からそのまま出力される。アンド
ゲート１１の出力は機能ブロック１２に供給され、所定
の機能を実行し出力される。機能ブロック１２の出力は
セレクタ１４の１側入力に供給され、テストモード信号
ｔｅｓｔ１の“１”レベルよりに１側入力が選択され、
セレクタ１４の出力はＤラッチ１３に供給され、信号処
理クロックで保持されてブロック１より出力される。
トモード信号ｔｅｓｔ１、ｔｅｓｔ２及びｔｅｓｔ３は
共に“１”レベルが設定される。ブロック１に入力され
る複数ビットの入力信号は、アンドゲート１１に供給さ
れる。この時テストモード信号ｔｅｓｔ１は“１”レベ
ルであるので、ブロック１に供給される複数ビットの入
力信号はテストモード信号ｔｅｓｔ１との論理積をとっ
て、アンドゲート１１からそのまま出力される。アンド
ゲート１１の出力は機能ブロック１２に供給され、所定
の機能を実行し出力される。機能ブロック１２の出力は
セレクタ１４の１側入力に供給され、テストモード信号
ｔｅｓｔ１の“１”レベルよりに１側入力が選択され、
セレクタ１４の出力はＤラッチ１３に供給され、信号処
理クロックで保持されてブロック１より出力される。
【００２９】ブロック１の出力はブロック２に供給され
る。ブロック２に供給されるテストモード信号ｔｅｓｔ
２もテストモード信号ｔｅｓｔ１と同じ“１”レベルで
あるので、ブロック２に供給された信号は、ブロック１
と同一の経路をとる。したがってブロック２に供給され
た信号は、アンドゲート２１をそのまま通過し、機能ブ
ロック２２に供給され、機能ブロック２２の出力はセレ
クタ２４を通過しＤラッチ２３に供給され、Ｄラッチ２
３の出力はブロック２の出力としてブロック３に供給さ
れる。ブロック３に供給されるテストモード信号ｔｅｓ
ｔ３も“１”レベルであるので、ブロック３に入力され
た信号は、ブロック１およびブロック２と同一の経路を
とる。したがってブロック３に供給された信号は、アン
ドゲート３１をそのまま通過し、機能ブロック３２に供
給される。機能ブロック３２の出力はセレクタ３４を通
過しＤラッチ３３に供給され、Ｄラッチ３３の出力はブ
ロック３の出力として出力端子Ｂout を介して出力端子
ＯＵＴに出力される。
る。ブロック２に供給されるテストモード信号ｔｅｓｔ
２もテストモード信号ｔｅｓｔ１と同じ“１”レベルで
あるので、ブロック２に供給された信号は、ブロック１
と同一の経路をとる。したがってブロック２に供給され
た信号は、アンドゲート２１をそのまま通過し、機能ブ
ロック２２に供給され、機能ブロック２２の出力はセレ
クタ２４を通過しＤラッチ２３に供給され、Ｄラッチ２
３の出力はブロック２の出力としてブロック３に供給さ
れる。ブロック３に供給されるテストモード信号ｔｅｓ
ｔ３も“１”レベルであるので、ブロック３に入力され
た信号は、ブロック１およびブロック２と同一の経路を
とる。したがってブロック３に供給された信号は、アン
ドゲート３１をそのまま通過し、機能ブロック３２に供
給される。機能ブロック３２の出力はセレクタ３４を通
過しＤラッチ３３に供給され、Ｄラッチ３３の出力はブ
ロック３の出力として出力端子Ｂout を介して出力端子
ＯＵＴに出力される。
【００３０】本実施例でブロック２をテストする場合、
テストモード信号ｔｅｓｔ１およびｔｅｓｔ３は“０”
レベルに設定され、テストモード信号ｔｅｓｔ２は
“１”レベルに設定される。ブロック１に供給される複
数ビットの入力信号は、セレクタ１４が端子０側入力を
選択するため、そのままＤラッチ１３に供給され、Ｄラ
ッチ１３の出力はブロック１の出力としてブロック２に
供給される。アンドゲート１１は、テストモード信号ｔ
ｅｓｔ１が“０”レベルであるので、全ビット“０”レ
ベルを出力する。
テストモード信号ｔｅｓｔ１およびｔｅｓｔ３は“０”
レベルに設定され、テストモード信号ｔｅｓｔ２は
“１”レベルに設定される。ブロック１に供給される複
数ビットの入力信号は、セレクタ１４が端子０側入力を
選択するため、そのままＤラッチ１３に供給され、Ｄラ
ッチ１３の出力はブロック１の出力としてブロック２に
供給される。アンドゲート１１は、テストモード信号ｔ
ｅｓｔ１が“０”レベルであるので、全ビット“０”レ
ベルを出力する。
【００３１】ブロック１の出力はブロック２のアンドゲ
ート２１に供給され、テストモード信号ｔｅｓｔ２が
“１”レベルであるので、そのまま通過して機能ブロッ
ク２に供給される。機能ブロック２に供給された信号は
所定の信号処理を行い出力される。機能ブロック２の出
力はセレクタ２４に供給され、テストモード信号ｔｅｓ
ｔ２が“１”レベルであるため、セレクタ２４は端子１
側の機能ブロック２２の出力を選択しＤラッチ２３に供
給する。セレクタ２４の出力はＤラッチ２３に供給さ
れ、信号処理クロックで保持されて、ブロック２の出力
として出力端Ｂoutからブロック３に供給される。
ート２１に供給され、テストモード信号ｔｅｓｔ２が
“１”レベルであるので、そのまま通過して機能ブロッ
ク２に供給される。機能ブロック２に供給された信号は
所定の信号処理を行い出力される。機能ブロック２の出
力はセレクタ２４に供給され、テストモード信号ｔｅｓ
ｔ２が“１”レベルであるため、セレクタ２４は端子１
側の機能ブロック２２の出力を選択しＤラッチ２３に供
給する。セレクタ２４の出力はＤラッチ２３に供給さ
れ、信号処理クロックで保持されて、ブロック２の出力
として出力端Ｂoutからブロック３に供給される。
【００３２】ブロック３に設定されるテストモード信号
ｔｅｓｔ３は、ブロック１に設定されたテストモード信
号ｔｅｓｔ１と同様“０”レベルであるのでブロック３
の信号経路はブロック１と同一となる。したがって、ブ
ロック２の出力は、セレクタ３４を介してＤラッチ３３
に供給され、信号処理クロックで保持されて出力され
る。Ｄラッチ３３の出力はブロック３の出力として出力
端Ｂout を介して出力端子ＯＵＴに出力される。アンド
ゲート３１はブロック１のアンドゲート１１と同様、全
ビット“０”レベルを出力する。
ｔｅｓｔ３は、ブロック１に設定されたテストモード信
号ｔｅｓｔ１と同様“０”レベルであるのでブロック３
の信号経路はブロック１と同一となる。したがって、ブ
ロック２の出力は、セレクタ３４を介してＤラッチ３３
に供給され、信号処理クロックで保持されて出力され
る。Ｄラッチ３３の出力はブロック３の出力として出力
端Ｂout を介して出力端子ＯＵＴに出力される。アンド
ゲート３１はブロック１のアンドゲート１１と同様、全
ビット“０”レベルを出力する。
【００３３】本実施例では、ブロック１、ブロック２及
びブロック３ともに、各ブロックのテストモード端子ｔ
ｅｓｔ１，ｔｅｓｔ２及びｔｅｓｔ３を“１”レベルに
設定すると通常動作となり、入力信号はアンドゲートを
介し、各機能ブロックに供給され、各機能ブロックの出
力はセレクタを介し各Ｄラッチに供給される。一方、ブ
ロック１、ブロック２及びブロック３ともに、各ブロッ
クのテストモード端子ＴＥＳＴ１，ＴＥＳＴ２及びＴＥ
ＳＴ３の各信号を“０”レベルに設定すると、各ブロッ
クへの入力信号はそれぞれ機能ブロックを介さずに直接
セレクタを介して各Ｄラッチに供給され、信号処理クロ
ックで保持されてそのまま出力される。
びブロック３ともに、各ブロックのテストモード端子ｔ
ｅｓｔ１，ｔｅｓｔ２及びｔｅｓｔ３を“１”レベルに
設定すると通常動作となり、入力信号はアンドゲートを
介し、各機能ブロックに供給され、各機能ブロックの出
力はセレクタを介し各Ｄラッチに供給される。一方、ブ
ロック１、ブロック２及びブロック３ともに、各ブロッ
クのテストモード端子ＴＥＳＴ１，ＴＥＳＴ２及びＴＥ
ＳＴ３の各信号を“０”レベルに設定すると、各ブロッ
クへの入力信号はそれぞれ機能ブロックを介さずに直接
セレクタを介して各Ｄラッチに供給され、信号処理クロ
ックで保持されてそのまま出力される。
【００３４】したがって、テストするブロックのテスト
モード端子の信号レベルを“１”レベルとし、テストし
ないブロックのテストモード端子を“０”レベルに設定
することによって、テストするブロックの前段及びその
後段のブロッグ群はブロックの最終段ラッチでそれぞれ
同期をとるだけで通過し、テストするブロックのみ通常
動作となる。このときテストするブロックの前段ブロッ
クの最終段ラッチからテストするブロックにテスト入力
信号が供給されるので、テストするブロックの前段ブロ
ックとテストするブロック間のタイミング検証が同時に
実施できる。またテストするブロック以外のブロックで
はアンドゲートが全ビット“０”レベルを出力するので
機能ブロックには入力信号が供給されることはない。
モード端子の信号レベルを“１”レベルとし、テストし
ないブロックのテストモード端子を“０”レベルに設定
することによって、テストするブロックの前段及びその
後段のブロッグ群はブロックの最終段ラッチでそれぞれ
同期をとるだけで通過し、テストするブロックのみ通常
動作となる。このときテストするブロックの前段ブロッ
クの最終段ラッチからテストするブロックにテスト入力
信号が供給されるので、テストするブロックの前段ブロ
ックとテストするブロック間のタイミング検証が同時に
実施できる。またテストするブロック以外のブロックで
はアンドゲートが全ビット“０”レベルを出力するので
機能ブロックには入力信号が供給されることはない。
【００３５】本実施例の動作説明用タイミングチャート
を示した図２を参照すると、処理クロックに対してブロ
ック１のＤラッチ１３からブロック２のセレクタ２４を
介してＤラッチ２４までのそれぞれの出力信号のタイミ
ングチャートを示してある。図中の信号遅延時間Ｔ
D は、ブロック１とブロック２との間の遅延と、アンド
ゲート２１の遅延と、機能ブロック５２の遅延と、セレ
クタ２４の遅延とを合わせたものである。各テストモー
ド信号の入力論理レベルをｔｅｓｔ１＝０，ｔｅｓｔ２
＝１，ｔｅｓｔ３＝０とすると、Ｄラッチ１３の出力タ
イミングとなる処理クロックの立上りのタイミングから
１クロックサイクル後のクロックの立上りのタイミング
でＤラッチ２４が出力される区間において、ブロック１
はＤラッチ１３を介することによってブロック１および
ブロック２間の遅延（タイミング）検証をすることが出
来る。
を示した図２を参照すると、処理クロックに対してブロ
ック１のＤラッチ１３からブロック２のセレクタ２４を
介してＤラッチ２４までのそれぞれの出力信号のタイミ
ングチャートを示してある。図中の信号遅延時間Ｔ
D は、ブロック１とブロック２との間の遅延と、アンド
ゲート２１の遅延と、機能ブロック５２の遅延と、セレ
クタ２４の遅延とを合わせたものである。各テストモー
ド信号の入力論理レベルをｔｅｓｔ１＝０，ｔｅｓｔ２
＝１，ｔｅｓｔ３＝０とすると、Ｄラッチ１３の出力タ
イミングとなる処理クロックの立上りのタイミングから
１クロックサイクル後のクロックの立上りのタイミング
でＤラッチ２４が出力される区間において、ブロック１
はＤラッチ１３を介することによってブロック１および
ブロック２間の遅延（タイミング）検証をすることが出
来る。
【００３６】本発明の第２の実施例の構成図を示した図
３を参照すると、この図に示したＬＳＩテスト回路は、
ＬＳＩのレイアウト上では１ブロックとして形成され、
入力信号の入力端Ｂinおよび出力端Ｂout とテスト入力
信号の入力端Ｔinおよび出力端Ｔout とテストモード信
号の入力端ＣＯＮＴ１および２とをそれぞれ備えたブロ
ック４、ブロック５及びブロック６を有し、複数ビット
からなるブロック入力信号は入力端子ＩＮを介してブロ
ック４のブロック入力端Ｂinに供給され、複数ビットか
らなるテスト入力信号入力端子ＴＩＮを介してブロック
４のテスト入力Ｔinに供給され、テストモード信号ｔｅ
ｓｔ１及びｔｅｓｔ１１がブロック４に設定される。ブ
ロック４のＤラッチ出力Ｂａは出力端Ｂout を介してブ
ロック５のブロック入力端Ｂinに供給され、ブロック４
のテスト出力信号Ｔａは出力端子Ｔout を介してブロッ
ク５のテスト入力端Ｔinに供給され、同様にテストモー
ド信号ｔｅｓｔ２及びｔｅｓｔ１２はブロック５に供給
される。
３を参照すると、この図に示したＬＳＩテスト回路は、
ＬＳＩのレイアウト上では１ブロックとして形成され、
入力信号の入力端Ｂinおよび出力端Ｂout とテスト入力
信号の入力端Ｔinおよび出力端Ｔout とテストモード信
号の入力端ＣＯＮＴ１および２とをそれぞれ備えたブロ
ック４、ブロック５及びブロック６を有し、複数ビット
からなるブロック入力信号は入力端子ＩＮを介してブロ
ック４のブロック入力端Ｂinに供給され、複数ビットか
らなるテスト入力信号入力端子ＴＩＮを介してブロック
４のテスト入力Ｔinに供給され、テストモード信号ｔｅ
ｓｔ１及びｔｅｓｔ１１がブロック４に設定される。ブ
ロック４のＤラッチ出力Ｂａは出力端Ｂout を介してブ
ロック５のブロック入力端Ｂinに供給され、ブロック４
のテスト出力信号Ｔａは出力端子Ｔout を介してブロッ
ク５のテスト入力端Ｔinに供給され、同様にテストモー
ド信号ｔｅｓｔ２及びｔｅｓｔ１２はブロック５に供給
される。
【００３７】ブロック５の出力Ｂｂは出力端Ｂout を介
してブロック６のブロック入力端Ｔinに供給され、ブロ
ック５のテスト出力信号Ｔｂはブロック６のテスト入力
Ｂinに供給され、テストモード信号ｔｅｓｔ３及びｔｅ
ｓｔ１３はブロック６に供給される。ブロック６のブロ
ック出力は出力端子ＯＵＴを介して出力され、テスト出
力はテスト出力端子ＴＯＵＴを介して出力される。
してブロック６のブロック入力端Ｔinに供給され、ブロ
ック５のテスト出力信号Ｔｂはブロック６のテスト入力
Ｂinに供給され、テストモード信号ｔｅｓｔ３及びｔｅ
ｓｔ１３はブロック６に供給される。ブロック６のブロ
ック出力は出力端子ＯＵＴを介して出力され、テスト出
力はテスト出力端子ＴＯＵＴを介して出力される。
【００３８】一方、ブロック４は、複数ビットからなる
入力信号の各々のビットと制御入力信号の論理積を生成
するアンドゲート４１と、所定の機能ブロック４２と、
２つの入力信号を制御信号すなわちテストモード信号に
応じて選択する２つのセレクタ４３及びセレクタ４４
と、テストモードを制御する２つのテストモード信号入
力端ＣＯＮＴ１および２と、信号処理クロックに同期し
てデータを保持するＤラッチ４５とを有し、入力端子Ｉ
Ｎを介して入力端Ｂinに供給される入力信号はアンドゲ
ート４１の複数ビット入力端の一方に供給され、２つの
テストモード信号入力端子のうち一方のテストモード信
号入力端子を介して供給されるテストモード信号ｔｅｓ
ｔ１はアンドゲート４１の他方の入力端に供給される。
入力信号の各々のビットと制御入力信号の論理積を生成
するアンドゲート４１と、所定の機能ブロック４２と、
２つの入力信号を制御信号すなわちテストモード信号に
応じて選択する２つのセレクタ４３及びセレクタ４４
と、テストモードを制御する２つのテストモード信号入
力端ＣＯＮＴ１および２と、信号処理クロックに同期し
てデータを保持するＤラッチ４５とを有し、入力端子Ｉ
Ｎを介して入力端Ｂinに供給される入力信号はアンドゲ
ート４１の複数ビット入力端の一方に供給され、２つの
テストモード信号入力端子のうち一方のテストモード信
号入力端子を介して供給されるテストモード信号ｔｅｓ
ｔ１はアンドゲート４１の他方の入力端に供給される。
【００３９】アンドゲート４１の出力は機能ブロック４
２に供給され、機能ブロック４２の出力は２つのセレク
タ４３及びセレクタ４４の各々の一方の入力に供給さ
れ、テスト入力Ｔinを介して供給されるテスト入力信号
は２つのセレクタ４３及びセレクタ４４の各々の残りの
他方の入力端に供給され、２つのテストモード信号入力
端ＣＯＮＴ１およびＣＯＮＴ２のうち一方のテストモー
ド入力端ＣＯＮＴ１を介して入力されるテストモード信
号ｔｅｓｔ１はセレクタ４４の制御入力に供給され、テ
ストモード信号ｔｅｓｔ１１はセレクタ４３の制御入力
に供給される。セレクタ４３の出力はテスト出力Ｔａと
して出力端Ｔout から出力され、セレクタ４４の出力は
Ｄラッチ４５に供給され、Ｄラッチ４５の出力はブロッ
ク出力Ｂａとして出力端Ｂout から出力されるように構
成されている。
２に供給され、機能ブロック４２の出力は２つのセレク
タ４３及びセレクタ４４の各々の一方の入力に供給さ
れ、テスト入力Ｔinを介して供給されるテスト入力信号
は２つのセレクタ４３及びセレクタ４４の各々の残りの
他方の入力端に供給され、２つのテストモード信号入力
端ＣＯＮＴ１およびＣＯＮＴ２のうち一方のテストモー
ド入力端ＣＯＮＴ１を介して入力されるテストモード信
号ｔｅｓｔ１はセレクタ４４の制御入力に供給され、テ
ストモード信号ｔｅｓｔ１１はセレクタ４３の制御入力
に供給される。セレクタ４３の出力はテスト出力Ｔａと
して出力端Ｔout から出力され、セレクタ４４の出力は
Ｄラッチ４５に供給され、Ｄラッチ４５の出力はブロッ
ク出力Ｂａとして出力端Ｂout から出力されるように構
成されている。
【００４０】なお、ブロック５および６はブロック４と
同一の回路構成であり、構成要素の符号４１と５１と６
１，４２と５２と６２，４３と５３と６３，４４と５４
と６４，および４５と５５と６５がそれぞれ対応するの
で、ここでの構成の説明は省略する。
同一の回路構成であり、構成要素の符号４１と５１と６
１，４２と５２と６２，４３と５３と６３，４４と５４
と６４，および４５と５５と６５がそれぞれ対応するの
で、ここでの構成の説明は省略する。
【００４１】本実施例が、通常動作をする場合、テスト
モード信号ｔｅｓｔ１、ｔｅｓｔ２及びｔｅｓｔ３を論
理レベル“１”に設定し、テストモード信号ｔｅｓｔ１
１、ｔｅｓｔ１２及びｔｅｓｔ１３は“１”レベルまた
は“０”レベルを設定する。この場合、アンドゲート４
１、アンドゲート５１及びアンドゲート６１は制御側入
力が“１”レベルであるので、複数ビットの入力信号を
そのまま通過させて出力し、セレクタ４４、セレクタ５
４及びセレクタ６４はそれぞれテストモード信号が
“１”レベルとなるので端子１側入力を選択して出力す
る。
モード信号ｔｅｓｔ１、ｔｅｓｔ２及びｔｅｓｔ３を論
理レベル“１”に設定し、テストモード信号ｔｅｓｔ１
１、ｔｅｓｔ１２及びｔｅｓｔ１３は“１”レベルまた
は“０”レベルを設定する。この場合、アンドゲート４
１、アンドゲート５１及びアンドゲート６１は制御側入
力が“１”レベルであるので、複数ビットの入力信号を
そのまま通過させて出力し、セレクタ４４、セレクタ５
４及びセレクタ６４はそれぞれテストモード信号が
“１”レベルとなるので端子１側入力を選択して出力す
る。
【００４２】よってブロック４に供給される複数ビット
の入力信号はアンドゲート４１を介して機能ブロック４
２に供給され、機能ブロック４２の出力はセレクタ４４
を介してＤラッチ４５に供給され、信号処理クロックで
保持されてブロック４よりブロック５に供給される。ブ
ロック４のブロック出力Ｂａはアンドゲート５１を介し
て機能ブロック５２に供給され、機能ブロック５２の出
力はセレクタ５４を介してＤラッチ５５に供給され、信
号処理クロックで保持されてブロック５よりブロック６
に出力される。ブロック５のブロック出力Ｂｂはアンド
ゲート６１を介して機能ブロック６２に供給され、機能
ブロック６２の出力はセレクタ６４を介してＤラッチ６
５に供給され、信号処理クロックで保持されてブロック
６からブロック６の出力として出力端子ＴＯＵＴに出力
される。
の入力信号はアンドゲート４１を介して機能ブロック４
２に供給され、機能ブロック４２の出力はセレクタ４４
を介してＤラッチ４５に供給され、信号処理クロックで
保持されてブロック４よりブロック５に供給される。ブ
ロック４のブロック出力Ｂａはアンドゲート５１を介し
て機能ブロック５２に供給され、機能ブロック５２の出
力はセレクタ５４を介してＤラッチ５５に供給され、信
号処理クロックで保持されてブロック５よりブロック６
に出力される。ブロック５のブロック出力Ｂｂはアンド
ゲート６１を介して機能ブロック６２に供給され、機能
ブロック６２の出力はセレクタ６４を介してＤラッチ６
５に供給され、信号処理クロックで保持されてブロック
６からブロック６の出力として出力端子ＴＯＵＴに出力
される。
【００４３】本実施例で、ブロック５をテストする場
合、テストモード入力信号ｔｅｓｔ１を論理レベル
“０”、テストモード入力信号ｔｅｓｔ１１を“０”ま
たは“１”、テストモード信号ｔｅｓｔ２を“１”、テ
ストモード信号ｔｅｓｔ１２を“０”、テストモード信
号ｔｅｓｔ３を“０”、テストモード信号ｔｅｓｔ１３
を“１”の各論理レベルに設定する。この場合、テスト
モード信号ｔｅｓｔが“０”レベルであるので、セレク
タ４４は端子０側入力を選択し、テスト入力信号ｔｉｎ
はセレクタ４４を介してＤラッチ４５に供給される。
合、テストモード入力信号ｔｅｓｔ１を論理レベル
“０”、テストモード入力信号ｔｅｓｔ１１を“０”ま
たは“１”、テストモード信号ｔｅｓｔ２を“１”、テ
ストモード信号ｔｅｓｔ１２を“０”、テストモード信
号ｔｅｓｔ３を“０”、テストモード信号ｔｅｓｔ１３
を“１”の各論理レベルに設定する。この場合、テスト
モード信号ｔｅｓｔが“０”レベルであるので、セレク
タ４４は端子０側入力を選択し、テスト入力信号ｔｉｎ
はセレクタ４４を介してＤラッチ４５に供給される。
【００４４】Ｄラッチ４５の出力であるブロック４の出
力信号Ｂａはブロック５の端子Ｂinに供給され、テスト
モード信号ｔｅｓｔ２は“１”レベルであるので前述し
た通常動作時と同様に、ブロック４の出力信号Ｂａはア
ンドゲート５１を介して、機能ブロック５２に供給され
る。テストモード信号ｔｅｓｔ１２が“０”レベル、テ
ストモード信号ｔｅｓｔ１３が“１”レベルであるの
で、機能ブロック５２の出力はセレクタ５３を介してブ
ロック５のテスト出力信号Ｔｂとして出力端Ｔout から
出力され、ブロック６のテスト入力端Ｔinに供給され
る。テストモード信号ｔｅｓｔ１３が“１”レベルであ
るので、ブロック５のテスト出力信号Ｔｂはセレクタ６
３を介してブロック６のテスト出力信号として出力端子
ＴＯＵＴに出力される。またテストモード信号ｔｅｓｔ
１およびｔｅｓｔ３は“０”レベルであるので、アンド
ゲート４１およびアンドゲート６１は全ビット“０”レ
ベルを出力し、機能ブロック４２および機能ブロック６
２には全ビット“０”レベルが供給される。
力信号Ｂａはブロック５の端子Ｂinに供給され、テスト
モード信号ｔｅｓｔ２は“１”レベルであるので前述し
た通常動作時と同様に、ブロック４の出力信号Ｂａはア
ンドゲート５１を介して、機能ブロック５２に供給され
る。テストモード信号ｔｅｓｔ１２が“０”レベル、テ
ストモード信号ｔｅｓｔ１３が“１”レベルであるの
で、機能ブロック５２の出力はセレクタ５３を介してブ
ロック５のテスト出力信号Ｔｂとして出力端Ｔout から
出力され、ブロック６のテスト入力端Ｔinに供給され
る。テストモード信号ｔｅｓｔ１３が“１”レベルであ
るので、ブロック５のテスト出力信号Ｔｂはセレクタ６
３を介してブロック６のテスト出力信号として出力端子
ＴＯＵＴに出力される。またテストモード信号ｔｅｓｔ
１およびｔｅｓｔ３は“０”レベルであるので、アンド
ゲート４１およびアンドゲート６１は全ビット“０”レ
ベルを出力し、機能ブロック４２および機能ブロック６
２には全ビット“０”レベルが供給される。
【００４５】ブロック４のテスト入力信号端子ＴＩＮか
ら、ブロック４のテスト出力信号Ｔａ、ブロック５のテ
スト出力信号Ｔｂを介し、ブロック６のテスト出力信
号、すなわち出力端子ＴＯＵＴまでをテストバスとする
と、上述の如くテストするブロックの前段のブロックの
最終段ラッチの前のセレクタにより、テストバスから前
段ブロックにテスト入力信号を供給し、テストする機能
ブロック直後のテストバス側のセレクタを切り換えて、
テストする機能ブロックの出力をテストバスに供給する
ことによって、テストするブロックとテスト信号入出力
端子とを直接接続し、外部からのテストを可能にする。
同時にこの場合、テスト入力信号は前段ブロックの最終
段ラッチからテストするブロックに供給されるので、テ
ストするブロックの前段ブロックとテストするブロック
間のタイミングの検証が可能となる。
ら、ブロック４のテスト出力信号Ｔａ、ブロック５のテ
スト出力信号Ｔｂを介し、ブロック６のテスト出力信
号、すなわち出力端子ＴＯＵＴまでをテストバスとする
と、上述の如くテストするブロックの前段のブロックの
最終段ラッチの前のセレクタにより、テストバスから前
段ブロックにテスト入力信号を供給し、テストする機能
ブロック直後のテストバス側のセレクタを切り換えて、
テストする機能ブロックの出力をテストバスに供給する
ことによって、テストするブロックとテスト信号入出力
端子とを直接接続し、外部からのテストを可能にする。
同時にこの場合、テスト入力信号は前段ブロックの最終
段ラッチからテストするブロックに供給されるので、テ
ストするブロックの前段ブロックとテストするブロック
間のタイミングの検証が可能となる。
【００４６】なお、第１の実施例および第２の実施例に
おけるアンドゲート１１，２１および３１は、複数のレ
イアウトブロック、すなわちこれらの実施例ではブロッ
ク１〜６が同一の信号処理レートのクロックで動作する
場合は、クロックレートの違いによるブロック相互間の
干渉は生じないので、アンドゲート１１，２１，３１，
４１，５１，６１は省略して、直接入力端Ｂinから機能
ブロック１２，２２，３２，４２，５２および６２の各
入力端に入力信号を供給してもよい。
おけるアンドゲート１１，２１および３１は、複数のレ
イアウトブロック、すなわちこれらの実施例ではブロッ
ク１〜６が同一の信号処理レートのクロックで動作する
場合は、クロックレートの違いによるブロック相互間の
干渉は生じないので、アンドゲート１１，２１，３１，
４１，５１，６１は省略して、直接入力端Ｂinから機能
ブロック１２，２２，３２，４２，５２および６２の各
入力端に入力信号を供給してもよい。
【００４７】更に、各レイアウトブロック内の機能ブロ
ックにおいて信号処理レートが異なる場合、例えばテス
トする機能ブロックの信号処理レートが他のブロックの
整数倍である場合、その整数倍のサンプリングレートの
テスト入力信号およびテスト出力信号が他のレイアウト
ブロックに漏れ込むと他のレイアウトブロックの機能ブ
ロックにおいてラッチミスを起こし、他のレイアウトブ
ロックの機能ブロックが保持回路を含む場合、そのラッ
チミスした信号を保持し、通常モードまたはラッチミス
した信号を保持しているブロックをテストする場合、エ
ラーを起こすことになる。各テストするレイアウトブロ
ック以外のブロックでは、その入力直後のアンドゲート
が全ビット“０”レベルを出力し、機能ブロックに入力
信号が入力されないので、上述のようなエラーを防ぐこ
とができる。
ックにおいて信号処理レートが異なる場合、例えばテス
トする機能ブロックの信号処理レートが他のブロックの
整数倍である場合、その整数倍のサンプリングレートの
テスト入力信号およびテスト出力信号が他のレイアウト
ブロックに漏れ込むと他のレイアウトブロックの機能ブ
ロックにおいてラッチミスを起こし、他のレイアウトブ
ロックの機能ブロックが保持回路を含む場合、そのラッ
チミスした信号を保持し、通常モードまたはラッチミス
した信号を保持しているブロックをテストする場合、エ
ラーを起こすことになる。各テストするレイアウトブロ
ック以外のブロックでは、その入力直後のアンドゲート
が全ビット“０”レベルを出力し、機能ブロックに入力
信号が入力されないので、上述のようなエラーを防ぐこ
とができる。
【００４８】
【発明の効果】上述したように本発明のＬＳＩテスト回
路は、レイアウト上で１ブロックとして形成される各ブ
ロックのセレクタおよびアンドゲートにより、テスト入
力信号はテストするレイアウトブロックの前段及びその
後段のレイアウトブロック群の最終段ラッチでそれぞれ
同期をとるだけで通過し、テストするレイアウトブロッ
クのみ通常動作となる。このときテストするレイアウト
ブロックの前段ブロックの最終段ラッチからテストする
レイアウトブロックにテスト入力信号が供給されること
と、テストするレイアウトブロックの前段のラッチの入
力側にあるセレクタによりテストバスから前段ブロック
にテスト入力信号を供給し、テストするレイアウトブロ
ックに含まれる機能ブロック直後のテストバス側のセレ
クタを切り換えて、テストする機能ブロックの出力をテ
ストバスに供給することによって、テストするレイアウ
トブロックとテスト信号入出力を直接接続して外部から
のテストを可能にするとともに、テスト入力信号が前段
ブロックの最終段ラッチよりテストするレイアウトブロ
ックに供給されることとを備えるので、前段ブロックと
テストするレイアウトブロック間のタイミングの検証が
可能となるという従来のＬＳＩテスト回路にない利点を
有する。
路は、レイアウト上で１ブロックとして形成される各ブ
ロックのセレクタおよびアンドゲートにより、テスト入
力信号はテストするレイアウトブロックの前段及びその
後段のレイアウトブロック群の最終段ラッチでそれぞれ
同期をとるだけで通過し、テストするレイアウトブロッ
クのみ通常動作となる。このときテストするレイアウト
ブロックの前段ブロックの最終段ラッチからテストする
レイアウトブロックにテスト入力信号が供給されること
と、テストするレイアウトブロックの前段のラッチの入
力側にあるセレクタによりテストバスから前段ブロック
にテスト入力信号を供給し、テストするレイアウトブロ
ックに含まれる機能ブロック直後のテストバス側のセレ
クタを切り換えて、テストする機能ブロックの出力をテ
ストバスに供給することによって、テストするレイアウ
トブロックとテスト信号入出力を直接接続して外部から
のテストを可能にするとともに、テスト入力信号が前段
ブロックの最終段ラッチよりテストするレイアウトブロ
ックに供給されることとを備えるので、前段ブロックと
テストするレイアウトブロック間のタイミングの検証が
可能となるという従来のＬＳＩテスト回路にない利点を
有する。
【００４９】テストする各レイアウトブロック以外のブ
ロックでは、その入力直後のアンドゲートが全ビット
“０”レベルを出力し、機能ブロックに入力信号が入力
されないので、信号処理クロックのレートの違いによる
ブロック相互間の干渉によって生じるエラーを防ぐこと
が出来るという従来のＬＳＩテスト回路にない利点も有
する。
ロックでは、その入力直後のアンドゲートが全ビット
“０”レベルを出力し、機能ブロックに入力信号が入力
されないので、信号処理クロックのレートの違いによる
ブロック相互間の干渉によって生じるエラーを防ぐこと
が出来るという従来のＬＳＩテスト回路にない利点も有
する。
【００５０】したがって、本発明はパラレル信号のテス
ト入力によるブロックテストと同時に、ブロック間テス
トを実施することが出来るので、ＬＳＩテスト回路のテ
ストパターンを短縮し、ＬＳＩ製造上のテスト時間を削
減できる。
ト入力によるブロックテストと同時に、ブロック間テス
トを実施することが出来るので、ＬＳＩテスト回路のテ
ストパターンを短縮し、ＬＳＩ製造上のテスト時間を削
減できる。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】本発明の従来例のスキャンパス方式テスト回路
の構成図である。
の構成図である。
【図４】本発明の従来例のテストバス方式テスト回路の
構成図である。
構成図である。
１〜６ ブロック １１，２１，３１，４１，５１，６１ アンドゲート １２，２２，３２，４２，５２，６２ 機能ブロック
（ＦＵＮ） １３，２３，３３，４５，５５，６５ Ｄラッチ １４，２４，３４，４４，５４，６４ セレクタ
（ＦＵＮ） １３，２３，３３，４５，５５，６５ Ｄラッチ １４，２４，３４，４４，５４，６４ セレクタ
Claims (5)
- 【請求項１】 デジタル信号処理ＬＳＩの複数ビットの
デジタル値を演算するデータパス構造の回路であって、
テスト時に所定の入力信号が供給される機能ブロックと
この機能ブロックの出力信号および前記入力信号の一方
を選択的に出力するセレクタとが複数段従属接続され、
テスト信号に応答して任意の前記機能ブロックの出力を
前記セレクタで選択して前記機能ブロックのテストを実
行するＬＳＩのテスト回路において、テスト状態への移
行を制御するテストモード信号が供給されるテストモー
ド端子と複数ビットのデジタル信号が供給される入力端
子または所定のテスト入力信号が供給されるテスト入力
端子のいずれかと前記演算結果または前記テスト結果の
いずれかの信号を出力する出力端子とを有しかつチップ
レイアウトでは１ブロックとして形成されるレイアウト
ブロックが複数個従属接続され、前記レイアウトブロッ
クは、前段の出力信号を前記テストモード信号に応答し
て出力する論理ゲートと、この論理ゲート出力が供給さ
れる前記機能ブロックと、この機能ブロックの出力信号
と前記複数ビットのデジタル信号および所定のテスト入
力信号の一方とを前記テストモード信号に応答して選択
出力するテスト手段と、前記テスト手段の出力信号を所
定の信号処理クロックで同期化して一時保持する保持回
路とからなり、テスト時に任意の段の前記入力端子およ
び任意の段の前記テスト入力端子の一方に前記テスト入
力信号が供給され、前記テストモード信号に応答して前
記入力信号および前記機能ブロック出力信号の一方が前
記保持回路を介して次段の前記レイアウトブロックの前
記入力端子および前記出力端子の一方に供給されるよう
にしたことを特徴とするＬＳＩのテスト回路。 - 【請求項２】 前記テスト手段は、前記レイアウトブロ
ックが第１のセレクタを有し、その一方の入力端は前記
レイアウトブロックの前記入力端子に接続され、他方の
入力端は前記機能ブロックの出力端に接続され、第１の
テストモード信号がアクティブのときには前記機能ブロ
ックを出力を、ノンアクティブのときには前記入力信号
をそれぞれ選択するように構成されることを特徴とする
請求項１記載のＬＳＩのテスト回路。 - 【請求項３】 前記テスト手段は、前記レイアウトブロ
ックがテスト入力信号の供給を受けるテスト入力端子と
第１および第２のセレクタとを有し、前記第１および第
２のセレクタのそれぞれの一方の入力端は前記テスト入
力端子に共通接続され、それぞれの他方の入力端は前記
機能ブロックの出力端に共通接続され、第１のテストモ
ード信号がアクティブのときには前記機能ブロックの出
力を、ノンアクティブのときには前記入力信号をそれぞ
れ選択し、第２のテストモード信号がアクティブのとき
には前記テスト入力信号を、ノンアクティブのときには
前記機能ブロックの出力信号をそれぞれ選択するように
構成されることを特徴とする請求項１記載のＬＳＩのテ
スト回路。 - 【請求項４】 前記複数のレイアウトブロックを同一処
理レートのクロックで動作させるとき、前記複数ビット
のデジタル信号および前記前段の出力信号がそれぞれ直
接前記機能ブロックと前記テスト手段とに供給されるよ
うにしたことを特徴とする請求項１，２または３記載の
ＬＳＩのテスト回路。 - 【請求項５】 前記テストモード信号は複数の互に独立
した信号であって前記レイアウトブロックごとに供給さ
れて前記テスト状態への移行を制御することを特徴とす
る請求項１，２または３記載のＬＳＩのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090884A JP2738297B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090884A JP2738297B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07294604A true JPH07294604A (ja) | 1995-11-10 |
| JP2738297B2 JP2738297B2 (ja) | 1998-04-08 |
Family
ID=14010871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6090884A Expired - Lifetime JP2738297B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738297B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
| JP2007524095A (ja) * | 2004-02-19 | 2007-08-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | テストアクセスを備えた電子ストリーム処理回路 |
| WO2023070301A1 (zh) * | 2021-10-26 | 2023-05-04 | 华为技术有限公司 | 用于逻辑仿真的方法、装置及设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229176A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 半導体集積装置 |
-
1994
- 1994-04-28 JP JP6090884A patent/JP2738297B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229176A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 半導体集積装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
| JP2007524095A (ja) * | 2004-02-19 | 2007-08-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | テストアクセスを備えた電子ストリーム処理回路 |
| US7933207B2 (en) | 2004-02-19 | 2011-04-26 | Nxp B.V. | Electronic stream processing circuit with test access |
| WO2023070301A1 (zh) * | 2021-10-26 | 2023-05-04 | 华为技术有限公司 | 用于逻辑仿真的方法、装置及设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738297B2 (ja) | 1998-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |