JPH07294873A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来の既製液晶ドライバを用いながら、液晶
駆動用の論理回路の誤動作を防止可能な液晶表示装置を
提供する。 【構成】 液晶表示装置の電源回路において、液晶を駆
動するための６電位Ｖ０〜Ｖ５は電源配線１４ａ〜ｆに
よってＣＭＯＳのドライバ１７、１８に供給されてい
る。そしてこの電源配線１４ａ〜ｆの全てにチップイン
ピーダ１５ａ〜ｆや抵抗Ｒ６〜Ｒ１１からなるインピー
ダンス形成素子が挿入されている。これにより、電源配
線でのリンギング電圧の発生を抑制できる。また、ＬＣ
Ｄモジュール１０にタイミングクロック等の制御信号や
外部電源からの電圧を供給するための配線を有するＦＦ
Ｃにおいて、高圧電源配線及び電流回収配線を、他のタ
イミングクロック配線から物理的に離し、またこの２つ
の電源配線をＦＦＣ内の複数の配線に割り付けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マトリクス型液晶表示
装置に関し、特に液晶駆動電極に所定の電圧を供給する
電源回路の構成に関する。

【０００２】

【従来の技術】従来から、液晶表示装置においては、液
晶を挟んで設けられた一対の駆動電極により液晶を駆動
している。そして、この駆動電極には、液晶を駆動する
ための複数段階の電圧が、ＣＭＯＳ回路等で構成された
スイッチ素子を介して供給されている。

【０００３】以下に、液晶表示装置の電源回路の構成に
ついて単純マトリクス型液晶表示装置を例にとって説明
する。

【０００４】単純マトリクス型液晶表示装置では、液晶
を挟んで設けられたコモン電極と、セグメント電極に所
定の電圧を供給することによって、これらの電極の間に
位置する液晶を駆動している。

【０００５】図４は、単純マトリクス型液晶表示装置に
おいて、そのモジュール１０内に形成された電源回路の
一部を示している。

【０００６】図において、外部高圧電源から配線を介し
てモジュール１０に供給される高圧電源ＶEEは、接地電
圧ＶSSよりも２０〜３０Ｖ低い負電源であり、電源ＶCC
は、論理回路用に供給されている３〜５Ｖの電源であ
る。そして、この装置は、電源ＶCCと高圧電源ＶEEとを
用いて、液晶４５を駆動するための液晶駆動電圧を作り
出す負電源タイプである。なお、このほかに、接地電圧
ＶSSより３０〜４０Ｖ高い高圧正電源と接地電圧ＶSSを
用いて液晶駆動電圧を作り出す正電源タイプもあるが、
いずれも基本的な電源回路の構成は図４に示すものと同
様である。

【０００７】また、近年の小型、軽量、高密度実装の要
求から、液晶駆動用の電源を液晶駆動電極（コモン電
極、セグメント電極）に供給するための高圧電源配線
は、この高圧電源配線と対を成す電流回収配線や他のタ
イミングクロック配線とともに、図７に示すようなフレ
キシブル基板にプリントされた配線ケーブル（ＦＦＣ：
Flexible Flat Cable ）と呼ばれるインタフェースケー
ブルによって制御系、外部電源と接続されている。

【０００８】図４の液晶表示装置では、外部電源から供
給される高圧電源ＶEEと電源VCC の２電圧を、分圧抵抗
Ｒ１〜Ｒ５によって分圧することにより、液晶駆動電圧
として所定の６電圧Ｖ０〜Ｖ５を作成している。なお、
正電源タイプにおいては高圧正電源ＶEEとＶSSから６電
圧が作り出される。

【０００９】そして、これら６電圧Ｖ０〜Ｖ５の内、Ｖ
０，Ｖ１，Ｖ４，Ｖ５はそれぞれ電源配線４４ａ，４４
ｂ，４４ｅ，４４ｆによってコモンドライバ１７に供給
されている。また、Ｖ０，Ｖ２，Ｖ３，Ｖ５はそれぞれ
電源配線４４ａ，４４ｃ，４４ｄ，４４ｆによってセグ
メントドライバ１８へ供給されている。

【００１０】一方、コモンドライバ１７、セグメントド
ライバ１８の最終出力段は、それぞれ図８のようなＣＭ
ＯＳのスイッチング回路から構成されている。そして、
このＣＭＯＳスイッチング回路は、それぞれ４つの出力
段であるスイッチ素子（ＦＥＴ：電界効果型トランジス
タ）Ｑ８５〜８８から構成されている。この出力段Ｑ８
５〜８８は、電源配線４４ａ〜ｆによってそれぞれ供給
されている４電圧８１〜８４の中から１電圧だけを、コ
モン電極及びセグメント電極に対して供給する。従っ
て、２つの電極に挟まれた部分の液晶は、この２つの電
極間の電位差に応じて駆動される。

【００１１】

【発明が解決しようとする課題】このＣＭＯＳの出力段
Ｑ８５〜８８から出力される電圧８１〜８４は、表示内
容及び液晶に直流が印加されることを防止するための交
流化のフラッグ符号（交流化信号）によって決定され
る。この電圧を切り替える、すなわち論理回路によって
４つの出力段Ｑ８５〜８８のうちの３つのゲートを非選
択状態にし、１つのゲートを選択状態にする際に、ＣＭ
ＯＳ出力段Ｑ８５〜８８のゲート／ドレイン間浮遊容量
への充電現象が生ずる。

【００１２】しかしながら、１ＦＥＴあたりのゲート電
流はわずかなものであるが、図８のＣＭＯＳ出力段Ｑ８
５〜８８は液晶表示装置の単純マトリクスを構成するコ
モン電極ライン、セグメント電極ラインの各々に１組ず
つ設けられるので、１装置あたりの全ゲート充電電流は
ＶＧＡ（４８０画素×６４０画素）規格でも１ゲートの
充電電流の１１２０×４倍となってしまう。

【００１３】このゲート／ドレイン容量への充電は、数
１０ナノ秒程度の過渡現象であり、よって周波数成分の
高い充電大電流が電源系の配線内、およびこの電流を外
部電源から供給する図７のＦＦＣ７０に流れる。

【００１４】ところが、ＦＦＣ７０の配線部を構成する
導体部分７１、ならびにコモン電極側、セグメント電極
側の両基板内の配線は、有限の寄生インダクタンス成分
７２を有しているため、周波数成分の高い過渡電流に対
しては図６に示すようなリンギング電流６１が発生す
る。

【００１５】また、この電流変化に応じたリンギング電
圧６２が発生する。このリンギング電圧６２は、数１０
ナノ秒程度の周期を有し、ＦＦＣ７０内の導体間容量７
３や、コモン電極側及びセグメント電極側の両基板内の
配線間容量によって、論理回路系配線、すなわち論理回
路系の電源配線や所定の信号が供給されるタイミングク
ロック配線にカップリングする。そして、このカップリ
ングによって、図６に示すリンギングノイズ６３が発生
し、これにより論理回路の誤動作を招くこととなる。

【００１６】従って、従来の液晶表示装置では、基板内
の配線長が長くなる場合や、ＦＦＣ７０のケーブル長が
長くなる場合に、このリンギングノイズ６３が大きくな
り、表示動作の不安定、表示品位の低下を招くという問
題点があった。

【００１７】この問題を解決する手段としては、例えば
特開平１−２１５１１７号公報に示されているような構
成が知られている。

【００１８】これを図９を用いて説明する。この構成
は、半導体回路装置の出力側に取り付けた出力回路（Ｃ
ＭＯＳ）に関するものである。そして、この装置内の信
号が入力される初段インバータ９３と、初段インバータ
９３の出力信号を受ける複数の最終段インバータ９１，
９２とを有している。複数の最終段インバータ９１，９
２は並列に接続されており、更にこの最終段インバータ
９１，９２の内の一方インバータ９２のゲート側には、
抵抗Ｒ９４が挿入されている。

【００１９】このように抵抗Ｒ９４を一方のインバータ
９２に設けることにより、２組の出力段インバータ９
１，９２のゲートに対する充電電流を、図１０に示す２
対のＣＭＯＳに対するゲート電流が同時に重なった状態
から、図１１に示すように時間的に分散させることがで
きる。従って、インバータ９２の出力電圧の伝搬時間を
大幅に長くすることなく、ゲート充電電流に起因したノ
イズの低減が可能になる。

【００２０】そして、この構成を液晶表示装置のドライ
バへ適用したときには、先に述べたノイズに起因した表
示動作の不安定や表示品位の低下を防止することができ
る。しかし、液晶表示装置の駆動用の集積回路内部に上
記のインバータ９３、ならびに抵抗Ｒ９４を作りこまな
ければならない。従って、既製の液晶ドライバを用いる
ことができないという欠点を有する。

【００２１】また、特開平４−１２１７８６号公報に
は、単純マトリクス型液晶表示装置の電源回路におい
て、交流化（出力段ＣＭＯＳの切り替え）時に発生する
ノイズがシステム全体に対して与える影響、すなわちノ
イズに起因した表示動作の不安定や表示品位の低下を最
小限にする構成が示されている。

【００２２】この構成について、図１２を用いて説明す
る。

【００２３】コモン側ドライバ１２１と、セグメント側
ドライバ１２２とを独立構成としている。そしてコモン
側ドライバ１２１とセグメント側ドライバ１２２との共
通電源から、それぞれのドライバまでの間の電圧供給回
路に、ダイオードクリッパ１２３からなるノイズ遮断回
路を設けることが示されている。

【００２４】このような構成により、ノイズを低減で
き、表示動作の不安定や表示品位の低下を最小限にする
ことができる。しかし、根本的にＣＭＯＳの出力段のゲ
ート充電電流を抑制することは考慮されていないため、
ＦＦＣ内やコモン電極側、セグメント電極側の各々の基
板内で論理回路系のバス等にカップリングが発生してし
まう。従って、この構成によっても、カップリングによ
るリンギングノイズの発生、更に論理回路の誤動作防止
はできない。

【００２５】この発明は、上記のような問題点を解消す
るためになされたもので、従来の既製液晶ドライバを用
いながら、論理回路の誤動作による表示動作の不安定や
表示品位の低下を防止することを目的とする。

【００２６】

【課題を解決するための手段】この発明に係る液晶表示
装置では、液晶を駆動するための複数段階の電圧をスイ
ッチ素子を介して電極に供給する複数の電源配線の全て
に、インピーダンス形成素子を挿入した。なお、このイ
ンピーダンス形成素子は、チップインピーダ又は抵抗素
子の少なくともいずれか一方により構成されている。

【００２７】また、所定の信号及び外部電源からの所定
の電圧を、液晶表示装置に供給するための複数の配線に
おいて、この配線のうち、液晶駆動用の高圧電源配線
と、高圧電源配線と対をなす電流回収配線とを、他の配
線から物理的に離した。

【００２８】更に、基板にプリント形成された複数の配
線であって、前記液晶表示装置に、所定の信号及び外部
電源からの所定の電圧を供給するための複数の配線を有
し、この配線のうち、液晶駆動用の高圧電源配線と、前
記高圧電源配線と対をなす電流回収配線とを、前記基板
の複数本の配線に割り付けたことを特徴とする。

【００２９】また、上記配線は、フレキシブル基板にプ
リント形成されていることを特徴とする。

【００３０】

【作用】請求項１に記載の発明は、図６に示す高い周波
数成分の電流変化（リンギング電流）６１に対して大き
なインピーダンスを示すインピーダンス形成素子を、液
晶を駆動するための複数段階の電圧を電極に供給する複
数の電源配線の全てに挿入した。

【００３１】これにより、電源配線の高周波に対する応
答速度を低下させ、スイッチ素子のゲート／ドレイン間
容量へ流れる瞬間的な充電大電流を制限することができ
る。従って、電源配線でのリンギング電圧６２の発生を
抑制でき、これに起因して発生する論理回路の誤動作、
すなわち表示動作の不安定や表示品位の低下を防止する
ことが可能となる。

【００３２】また、請求項２に記載の発明では、所定の
信号及び外部電源からの所定の電圧を液晶表示装置に供
給するための複数の配線、例えばフレキシブル基板にプ
リント形成された配線において、電源電圧の変動（リン
ギング電圧）の他の配線に対するカップリングが発生し
易いことに注目した。

【００３３】そして、この配線のうち、液晶駆動用の高
圧電源配線と、高圧電源配線と対をなす電流回収配線と
を、他の配線から物理的に離すこととした。

【００３４】この液晶駆動用の高圧電源配線、ならびに
この高圧電源ラインと対を成す電流回収配線には、液晶
ドライバ出力段のゲート／ドレイン間の容量を充電する
ための高い周波数成分を有する充電電流（リンギング電
流）が流れる。従って、この２つの配線をタイミングク
ロック等の配線から物理的に離すことによって、確実に
上記カップリングを減少させ、論理回路の誤動作、即ち
表示動作の不安定や表示品位の低下を防止することが可
能となる。

【００３５】請求項４に記載の発明は、更に、基板にプ
リント形成された配線において、前述の高い周波数成分
を有するリンギング電流が流れる高圧電源配線及びこの
高圧電源配線と対を成す電流回収配線とを、基板にプリ
ントされた複数の配線に割り付けた。

【００３６】これにより、１本当たりに流れるリンギン
グ電流を減少させて、基板上の配線が有する寄生インダ
クタンス成分によって発生するリンギング電圧を減少さ
せることができる。従って、論理回路の誤動作、即ち表
示動作の不安定や表示品位の低下を防止することが可能
である。

【００３７】なお、以上説明した構成は、単独でも目的
を達成することができるが、上記構成の内少なくとも二
つ以上を組み合わせて適用することにより、更に確実に
論理回路の誤動作、即ち表示動作の不安定や表示品位の
低下を防止することが可能である。

【００３８】

【実施例】

（実施例１）以下、この発明の一実施例を図を用いて説
明する。

【００３９】図１は、本発明の実施例に係る液晶表示装
置の電源回路の一部を示している。なお、図１及び以下
に示す図において、既に説明した図と同一部分には同一
符号を付して説明を省略する。

【００４０】図において、高圧電源ＶEE及び電源VCC
は、高圧電源配線１１と、この高圧電源配線１１と対を
なす電流回収配線（電源VCC 配線）１２とを介して、Ｌ
ＣＤモジュール１０に供給されている。

【００４１】そして、この高圧電源ＶEE配線１１と電流
回収配線１２との間には、高圧電源ＶEE及び電源VCC の
２電圧を分圧し、液晶４５を駆動するための所定の６電
圧Ｖ０〜Ｖ５を作成するための分圧抵抗Ｒ１〜Ｒ５が直
列接続されている。

【００４２】そして、分圧抵抗Ｒ１〜Ｒ５によって形成
される６電圧Ｖ０〜Ｖ５の内、Ｖ０，Ｖ１，Ｖ４，Ｖ５
はそれぞれ電源配線１４ａ，１４ｂ，１４ｅ，１４ｆに
よってコモンドライバ１７に供給され、Ｖ０，Ｖ２，Ｖ
３，Ｖ５はそれぞれ電源配線１４ａ，１４ｃ，１４ｄ，
１４ｆによってセグメントドライバ１８へ供給されてい
る。

【００４３】そして、各電源配線１４ａ〜ｆには、イン
ピーダンス形成素子であるチップインピーダ１５ａ〜ｆ
及び抵抗素子Ｒ６〜Ｒ１１が挿入されている。また、液
晶駆動用の電源を液晶駆動電極に供給するための高圧電
源配線１２は、この高圧電源配線１１と対を成す電流回
収配線１２や他のタイミングクロック配線とともに、図
７に示すようなＦＦＣ等のインタフェースケーブル７０
によって制御系、外部電源と接続されている。

【００４４】インタフェースケーブル７０内での配線の
割り当て（ピンアサイン）は、図５に示すようになって
いる。即ち、高圧電源ＶEE配線５３と、この高圧電源Ｖ
EEと対をなす電源ＶCC配線（電流回収配線）５１とが、
ケーブル７０内の中央部分に割り当てられ、さらこの２
つの配線の間には、接地電圧ＶSS配線５２が割り当てら
れている。

【００４５】以上のような構成とすることにより、本実
施例では液晶ドライバ自身を変更することなく、電源配
線の高周波電流に対する応答速度を低下させ、ＣＭＯＳ
のスイッチ素子（出力段）のゲート／ドレイン間容量へ
流れる瞬間的な充電大電流を制限することができる。従
って、電源配線でのリンギング電圧の発生を抑制でき、
これに起因して発生する論理回路の誤動作、すなわち表
示動作の不安定や表示品位の低下を防止することが可能
となる。

【００４６】このような構造を有する本実施例の液晶表
示装置の性能について、従来の装置の構成と比較して以
下に具体的に示す。

【００４７】従来の液晶表示装置としては、既に説明し
た図４に示す電源回路から成る単純マトリクス型液晶表
示装置を用いた。

【００４８】そして、この装置に表示制御装置（コンピ
ュータ等）から出力される制御信号及び外部電源電圧を
供給するための配線ケーブルとして、図５に示すような
ピンアサインであって、全長２５０ｍｍのＦＦＣ（藤倉
電線製ＴＷ−ＶＦ型、１．２５ｍｍピッチ、１５極）を
用いた。更に、電源ＶCC＝３．３Ｖ、高圧電源ＶEE＝２
０．８Ｖ、フレームレートは８０Ｈｚで駆動した。

【００４９】駆動の結果、高圧電源ＶEE配線５３、なら
びに電源ＶCC配線５１には、図６に示すような高い周波
数成分を有する図４の液晶ドライバ出力段１７、１８の
ゲート／ドレイン間容量への充電電流６１が流れた。そ
して、配線の寄生インダクタンス成分の存在により、高
圧電源ＶEE配線及び電源ＶCC配線の始点と終点との間に
は、リンギング電圧６２が発生した。

【００５０】更に、図５において高圧電源ＶEE配線５３
と電源ＶCC配線５１に挟まれた接地電圧ＶSS配線５２に
は、電源配線５１，５３とのカップリングによるリンギ
ングノイズ６３が発生していた。

【００５１】一方、これらの配線５１，５２，５３から
物理的に遠い位置にあるＦＬＭ（垂直同期パルス）配線
５４では、カップリングの影響を受けない。よって、論
理回路を動作させるＦＬＭ配線５４と接地電圧ＶSS配線
５２との電位差を観察すると、ＶSS配線５２で発生して
いるリンギング電圧６３と逆相のリンギング電圧６４が
発生した。

【００５２】従って、ＦＬＭ配線５４に発生しているリ
ンギング電圧６４は、最大波高が２．８Ｖ、最大幅が５
０ｎｓに達し、ＣＭＯＳ等から構成される液晶ドライバ
に必要なハイレベル入力電圧ＶCCの０．８（２．６４）
Ｖ、及びハイレベルパルス幅４０ｎｓを上回ってしま
い、論理回路の誤動作が発生して垂直同期の取れない状
態になり正常な表示を行なうことができなかった。

【００５３】これに対して、実施例１の液晶表示装置で
は、図１に示す電源回路から構成され、配線ケーブルと
しては、図５に示すピンアサインで全長２５０ｍｍのＦ
ＦＣ（藤倉電線製ＴＷ−ＶＦ型、１．２５ｍｍピッチ、
１５極）を用いた。

【００５４】また、ＶCC＝３．３Ｖ、ＶEE＝２０．８
Ｖ、フレームレートは８０Ｈｚで駆動した。図１のチッ
プインピーダ１５ａ〜１５ｆにはＴＤＫ製ＭＭＺ２０１
２Ｙ１０２Ｂを用い、抵抗素子Ｒ６〜Ｒ１１の抵抗値
は、３Ω又は１０Ωのものを用いた。

【００５５】更に、インピーダンス形成素子は、以下の
４種類として液晶表示装置を作製し実験に供した。
（１）チップインピーダ１５ａ〜１５ｆのみ実装したも
の。（２）抵抗素子Ｒ６〜Ｒ１１（３Ω）のみを実装し
たもの。（３）チップインピーダ１５ａ〜１５ｆと抵抗
素子Ｒ６〜Ｒ１１（３Ω）とを両方実装したもの。
（４）チップインピーダ１５ａ〜１５ｆと抵抗素子Ｒ６
〜Ｒ１１（１０Ω）とを両方実装したもの。

【００５６】駆動の結果は、図３に示すようになった。
即ち、（１）〜（４）の４種類の液晶表示装置は、とも
にＶEE配線５３、ならびにＶCC配線５１に流れるゲート
／ドレイン間容量の充電電流（ＩEE，ＩCC）３１が、高
い周波数成分の電流変化に対して大きなインピーダンス
を示すインピーダンス形成素子の挿入により、図６の充
電電流６１に比べて明らかに低減された。

【００５７】また、ＶEE及びＶCC配線の始点と終点で測
定したリンギング電圧３２も減少している。

【００５８】更に、これに伴って、ＦＦＣの導体間カッ
プリングのために発生するＶSS配線５２のリンギングノ
イズ３３も減少するため、ＦＬＭ（垂直同期パルス）配
線５４とＶSS配線５２との電位差を観察したときのリン
ギング電圧３４も非常に小さくなった。

【００５９】ＦＬＭ配線５４に発生しているリンギング
電圧３４の最大値は、上記（１）の条件｛チップインピ
ーダのみ｝で０．２５Ｖ、（２）の条件｛抵抗（３
Ω）｝で０．２８Ｖ、（３）の条件｛チップインピーダ
及び抵抗（３Ω）｝で０．２１Ｖ、（４）の条件｛チッ
プインピーダ及び抵抗（１０Ω）｝で０．１６Ｖとなっ
た。このように、いずれの条件においても、液晶ドライ
バのローレベル入力電圧ＶCCの０．２（０．６６）Ｖを
下回っているため、論理回路の誤動作が確実に防止でき
る状態が維持されており、正常な表示を行なうことが可
能となった。

【００６０】（実施例２）次に、実施例１とは異なる構
成について説明する。

【００６１】本実施例では、液晶表示装置としては図４
に示す電源回路を有する単純マトリクス型液晶表示装置
を用いた。

【００６２】そして、図４の液晶表示装置に、所定の制
御信号や外部電源からの電圧を供給するための配線ケー
ブルは、図２に示すようなピンアサインのＦＦＣとし
た。

【００６３】即ち、ＦＦＣ上において液晶駆動用の高圧
電源ＶEE配線２１と、高圧電源ＶEE配線２１と対をなす
電流回収配線（電源ＶCC配線）２２とを、無接続導体Ｎ
Ｃ２４によって他のタイミングクロック等の制御信号用
の配線２３から物理的に離した。なお、液晶表示装置が
正電源駆動型の場合には、ＶEE配線とＶSS配線とを、Ｆ
ＦＣ上でタイミングクロック配線等と物理的に離す。

【００６４】また、高圧電源ＶEE配線２１及び電流回収
配線２２を、ＦＦＣの複数の配線２１ａ，２１ｂ及び２
２ａ，２２ｂにそれぞれ割り付けた。

【００６５】ＦＦＣとしては、全長２５０ｍｍのＦＦＣ
（藤倉電線製ＴＷ−ＶＦ型、１．２５ｍｍピッチ、１８
極）を用いた。

【００６６】そして、ＶCC＝３．３Ｖ、ＶEE＝２０．８
Ｖ、フレームレートは８０Ｈｚで駆動した。

【００６７】駆動の結果、図３に示すように、ＶEE配線
２１及びＶCC配線２２に流れるゲート／ドレイン間容量
充電電流３１は、ＶEE配線２１及びＶCC配線２２を各々
複数の配線２１ａ，２１ｂ及び２２ａ，２２ｂに分割し
たことにより減少した。

【００６８】従って、ＶEE配線２１及びＶCC配線２２の
始点と終点で測定したリンギング電圧３２も減少してい
た。

【００６９】また、ＦＦＣ上で、ＶEE配線２１及びＶCC
配線２２と、タイミングクロックライン２３とを物理的
に離した構造とした。これにより、ＶSS配線２５にＦＦ
Ｃの導体間カップリングによって発生するリンギングノ
イズ３３も減少し、ＦＬＭ配線２６とＶSS配線２５との
電位差を観察したときのリンギング電圧３４も非常に小
さくなっていた。

【００７０】ＦＬＭ配線２６に発生しているリンギング
電圧３４は、最大波高が０．３０Ｖであり、液晶ドライ
バのローレベル入力電圧ＶCCの０．２（０．６６）Ｖを
下回っている。従って、論理回路の誤動作の防止を維持
でき正常な表示を行なうことができた。

【００７１】なお、本実施例においては、ＦＦＣ上にお
いて高圧電源ＶEE配線２１と、電流回収配線２２とを、
他の配線２３から物理的に離し、かつ、それぞれを複数
の配線（導体）に割り付けた構成とした。しかし、配線
の分離と複数本への割り付けは必ずしも両方採用しなく
ても、一方の構成のみであってもリンギング電圧の低減
は可能である。

【００７２】（実施例３）実施例１及び実施例２を更に
改良した例について以下に説明する。

【００７３】本実施例においては、液晶表示装置として
は、図１に示す電源回路を有する単純マトリクス型液晶
表示装置を用いた。

【００７４】そして、この液晶表示装置と、表示制御装
置とは、図２に示すピンアサインのＦＦＣで接続した。
ＦＦＣは、全長２５０ｍｍのＦＦＣ（藤倉電線製ＴＷ−
ＶＦ型、１．２５ｍｍピッチ、１８極）を用い、ＶCC＝
３．３Ｖ、ＶEE＝２０．８Ｖ、フレームレートは８０Ｈ
ｚで駆動した。

【００７５】図１のインピーダンス形成素子としては、
チップインピーダ１５ａ〜１５ｆ（ＴＤＫ製ＭＭＺ２０
１２Ｙ１０２Ｂ）と、抵抗素子Ｒ６〜Ｒ１１（３Ω）の
双方を電源配線１４ａ〜ｆに挿入した。

【００７６】本実施例の構成によれば、実施例１及び実
施例２の効果が相乗されて得られる。

【００７７】即ち、実施例１の構成によって得られるリ
ンギング電圧は、（１）０．２５Ｖ、（２）０．２８
Ｖ、（３）０．２１Ｖ、（４）０．１６Ｖである。ま
た、実施例２のリンギング電圧は０．３０Ｖである。

【００７８】これに対して本実施例での駆動結果におい
ては、ＦＬＭ配線２６に発生するリンギング電圧３４
は、最大波高が０．１２Ｖであり、他の実施例に比べて
も極めて小さく、液晶ドライバのローレベル入力電圧
０．２ＶＣＣ（０．６６Ｖ）を完全に下回っている。従
って、論理回路の誤動作は確実に防止でき、表示動作の
不安定や表示品位の低下を防止することが可能となる。

【００７９】なお、実施例１及び実施例３においては、
インピーダンス形成素子としてチップインピーダと、抵
抗値が３Ω、１０Ωの抵抗素子とを用いたが、これには
限らない。また抵抗素子の抵抗値は３Ω、１０Ωには限
られず、例えば１Ω〜１５Ωの範囲であれば効果を有す
る。

【００８０】更に、実施例２及び実施例３においては、
ＦＦＣにおける高圧電源配線及びこれと対をなす電源回
収配線の割り付け数は２つには限らず、ピンアサイン上
の許容範囲内の複数本であればよい。また、高圧電源配
線及び電源回収配線と他の配線とは、物理的に分離され
ていれば、他の配線との分離を行う無接続の配線は１本
に限らず、ピンアサイン上の許容範囲内の複数本でよ
い。

【００８１】

【発明の効果】以上述べたように、請求項１記載の発明
によれば、リンキングノイズに対して大きなインピーダ
ンスを示すインピーダンス形成素子を、液晶を駆動する
ための複数段階の電位をスイッチ素子を介して前記電極
にそれぞれ供給する複数の電源配線の全てに挿入した。

【００８２】これにより、電源系配線の高周波に対する
応答速度を低下させ、スイッチ素子のゲート／ドレイン
間容量へ流れる瞬間的な充電大電流を制限することがで
きる。従って、電源配線でのリンギング電圧の発生を抑
制でき、これに起因して発生する論理回路の誤動作、す
なわち表示動作の不安定や表示品位の低下を防止するこ
とが可能となる。

【００８３】また、請求項２に記載の発明は、液晶表示
装置に所定の信号及び外部電源からの所定の電圧を供給
するための複数の配線において、液晶駆動用の高圧電源
配線と、高圧電源配線と対をなす電流回収配線とを、他
の配線から物理的に離すこととした。

【００８４】この液晶駆動用高圧電源配線、ならびにこ
の高圧電源配線と対を成す電流回収配線には、液晶ドラ
イバ出力段のゲート／ドレイン間の容量を充電するため
のリンキング電流が流れる。従って、この２つの配線を
タイミングクロック等の配線から物理的に離すことによ
って、確実に上記カップリングを減少させ、論理回路の
誤動作、即ち表示動作の不安定や表示品位の低下を防止
することが可能となる。

【００８５】また、請求項４に記載の発明は、更に、基
板にプリント形成された配線ケーブルにおいて、前述の
高い周波数成分を有するリンキング電流が流れる液晶駆
動用の高圧電源配線及びこの高圧電源配線と対を成す電
流回収配線とを、基板にプリントされた複数の配線に割
り付けた。

【００８６】これにより、１本当たりに流れるリンキン
グ電流を減少させて、基板上の配線が有するインダクタ
ンス成分によって発生するリンギング電圧を減少させる
ことができる。従って、論理回路の誤動作、即ち表示動
作の不安定や表示品位の低下を防止することが可能であ
る。

【００８７】なお、以上説明した構成は単独でも目的を
達成することができるが、上記構成の内少なくとも二つ
以上を組み合わせて適用することにより、更に確実に論
理回路の誤動作、即ち表示動作の不安定や表示品位の低
下を防止することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施例１及び実施例３の液晶表示装
置の電源回路を示す図である。

【図２】 本発明の実施例２及び実施例３のＦＦＣのピ
ンアサインを示す図である。

【図３】 本発明の実施例１、実施例２、実施例３のノ
イズ発生状態を示す図である。

【図４】 本発明の実施例１及び従来の液晶表示装置の
電源回路を示す図である。

【図５】 液晶表示装置の配線ケーブルを示す図であ
る。

【図６】 従来のノイズ発生状態を示す図である。

【図７】 ＦＦＣ内の寄生インダクタンス、寄生容量を
示す図である。

【図８】 コモンドライバ１７及びセグメントドライバ
１８の回路構成を示す図である。

【図９】 従来の半導体回路装置の出力側に取り付けた
ＣＭＯＳの回路構成を示す図である。

【図１０】 図９の半導体回路装置のゲート電流出力特
性を説明するための図である。

【図１１】 図９の半導体回路装置の改良されたゲート
電流出力特性を示す図である。

【図１２】 従来の単純マトリクス型液晶表示装置の電
源回路の構成を示す図である。

【符号の説明】

１４ａ〜ｆ 電源配線、１５ａ〜ｆ チップインピー
ダ、Ｒ６〜Ｒ１１ 抵抗素子、１７ コモンドライバ、
１８ セグメントドライバ、２１ 高圧電源ＶEE配線、
２２ 電流回収配線、２３ タイミングクロック配線、
２４ 無接続導体ＮＣ、２５ ＶSS配線、２６ ＦＬＭ
配線、３１ ＶEE配線及びＶCC配線に流れるゲート／ド
レイン間容量充電電流、３２ ＶEE、ＶCC配線の始点と
終点で測定したリンギング電圧、３３ リンギングノイ
ズ、３４ ＦＬＭ配線とＶSS配線との電位差を観察した
ときのリンギング電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂井 拓仁 神奈川県鎌倉市上町屋325番地 三菱電機 株式会社システム製作所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 液晶を挟んで設けられた電極により、液
   晶を駆動して所定の表示を行う液晶表示装置において、 液晶を駆動するための複数段階の電圧をスイッチ素子を
   介して前記電極にそれぞれ供給する複数の電源配線を有
   し、 前記電源配線のそれぞれにインピーダンス形成素子を挿
   入したことを特徴とする液晶表示装置。
2. 【請求項２】 液晶を挟んで設けられた電極により、液
   晶を駆動して所定の表示を行う液晶表示装置において、 前記液晶表示装置に、所定の信号及び外部電源からの所
   定の電圧を供給する複数の配線を有し、 前記配線のうち、液晶駆動用の高圧電源配線と、前記高
   圧電源配線と対をなす電流回収配線とを、他の配線から
   物理的に離したことを特徴する液晶表示装置。
3. 【請求項３】 請求項１記載の液晶表示装置において、 前記液晶表示装置に、所定の信号及び外部電源からの所
   定の電圧を供給する複数の配線を有し、 前記配線のうち、液晶駆動用の高圧電源配線と、前記高
   圧電源配線と対をなす電流回収配線とを、他の配線から
   物理的に離したことを特徴とする液晶表示装置。
4. 【請求項４】 請求項１及び請求項２及び請求項３のい
   ずれか１つに記載の液晶表示装置において、 基板にプリント形成された複数の配線であって、前記液
   晶表示装置に、所定の信号及び外部電源からの所定の電
   圧を供給する複数の配線を有し、 前記配線のうち、液晶駆動用の高圧電源配線と、前記高
   圧電源配線と対をなす電流回収配線とを、前記基板の複
   数本の配線に割り付けたことを特徴とする液晶表示装
   置。
5. 【請求項５】 請求項１記載の液晶表示装置において、 前記インピーダンス形成素子は、チップインピーダ又は
   抵抗素子の少なくとも一つであることを特徴とする液晶
   表示装置。
6. 【請求項６】 請求項２及び請求項３及び請求項４のい
   ずれか一つに記載の液晶表示装置において、 前記配線はフレキシブル基板にプリント形成されている
   ことを特徴とする液晶表示装置。