JPH07295806A - Timer reading controller - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はタイマリード制御装置、
特にマイクロプログラム方式の情報処理装置で、データ
幅が半数のデータパスを介してタイマの値を外部に読出
すタイマリード制御装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a timer lead control device,
In particular, the present invention relates to a timer read control device for a microprogram type information processing device which reads out the value of a timer to the outside through a data path having a half data width.
【０００２】[0002]
【従来の技術】従来のこの種のタイマリード制御装置
は、図７においてレジスタ５および比較器６を削除した
構成がよく知られており、タイマ１の上位４バイトをレ
ジスタ３、下位４バイトをレジスタ４に読み出してい
る。2. Description of the Related Art A conventional timer read control device of this type is well known in which the register 5 and the comparator 6 are removed from FIG. 7, and the upper 4 bytes of the timer 1 are the register 3 and the lower 4 bytes. Reading to register 4.
【０００３】しかし、このように２度に分けてタイマ値
を読み出すと、タイマの更新タイミングと読出しタイミ
ングが重なった時にタイマ値が正しく読めないという問
題がある。However, if the timer value is read twice in this way, there is a problem that the timer value cannot be read correctly when the timer update timing and the read timing overlap.
【０００４】そこで、これを改良した従来のタイマリー
ド制御装置が、図７に示すように、タイマ１の上位をレ
ジスタ３へ、タイマ１に下位をレジスタ４へ読出した
後、再びタイマ１の上位をレジスタ５へ読出して、比較
器６でレジスタ３とレジスタ５の値を比較し、値が一致
した時にはタイマ値がレジスタ３とレジスタ４に正しく
読出せたと認識するものが知られている。Therefore, as shown in FIG. 7, an improved conventional timer read control device reads the upper part of the timer 1 into the register 3 and the lower part of the timer 1 into the register 4, and then reads the upper part of the timer 1 again. Is read to the register 5, the value of the register 3 is compared with that of the register 5 by the comparator 6, and when the values match, it is known that the timer value is correctly read to the register 3 and the register 4.
【０００５】図８はこの従来の改良型タイマリード制御
装置の制御を行うマイクロプログラムのフローチャート
である。すなわち、図８の（１）でタイマ１の上位をレ
ジスタ３へ読み出し、（２）でタイマ１の下位をレジス
タ４へ読出す。次に、（３）で再びタイマ１の上位をレ
ジスタ５へ読出し、（４）で比較器６においてレジスタ
３とレジスタ５の一致を判定し、不一致の時は再び
（１）の処理からくり返す。（４）で一致したときに
は、タイマ値が正しくレジスタ３とレジスタ４に読出し
たと認識する。FIG. 8 is a flow chart of a microprogram for controlling the conventional improved timer read controller. That is, the upper part of the timer 1 is read to the register 3 in (1) of FIG. 8 and the lower part of the timer 1 is read to the register 4 in (2). Next, in (3), the higher order of the timer 1 is read again into the register 5, and in (4) the comparator 6 determines whether the register 3 and the register 5 match. If they do not match, the process of (1) is repeated again. When they match in (4), it is recognized that the timer values are correctly read in the registers 3 and 4.
【０００６】図９は上述の従来のタイマリード制御装置
のタイマチャートであり、ｔ0 ，ｔ1 ，ｔ2 等はマイク
ロプログラムの１ステップを示す。ｔ0 でタイマ１を更
新する１マイクロ秒の更新パルスが出力されたとする。
ｔ0 ではタイマ１の上位４バイトは00000001、タイマ１
の下位４バイトはFFFFFFFFという値である。ｔ0 でタイ
マの更新パルスが出たため、ｔ1 ではタイマ１の上位は
00000002、タイマ１の下位は00000000という値となっ
た。ｔ0 ，ｔ1 ，ｔ2 ，ｔ3 ，およびｔ10，ｔ11，
ｔ12，ｔ13はそれぞれ図８のマイクロプログラムの
（１），（２），（３），（４）の動作が対応する。FIG. 9 is a timer chart of the above-described conventional timer read control device, where t 0 , t 1 , t 2 etc. indicate one step of the microprogram. It is assumed that an update pulse of 1 microsecond for updating the timer 1 is output at t 0 .
At t 0 , the upper 4 bytes of timer 1 are 00000001, timer 1
The lower 4 bytes of is a value of FFFFFFFF. At t 0 , a timer update pulse is output, so at t 1 , the upper bits of timer 1
The value of 00000002 and the lower order of timer 1 is 00000000. t 0 , t 1 , t 2 , t 3 , and t 10 , t 11 ,
The operations t 12 , t 13 correspond to the operations (1), (2), (3), (4) of the microprogram of FIG. 8, respectively.
【０００７】したがって、ｔ1 でレジスタ３へタイマ１
の上位を読出し、ｔ2 でレジスタ４へタイマ１の下位を
読出し、ｔ3 でレジスタ５へタイマ１の上位を再び読出
す。ｔ3 ではレジスタ３の値は00000001、レジスタ５の
値は00000002という値なので比較器６は一致を検出しな
いことになる。つまり、タイマ１の値としてレジスタ３
およびレジスタ４に読出した0000000100000000は間違っ
たものであることを示す。Therefore, at t 1 , the timer 1 is transferred to the register 3
Of the timer 1 is read, the lower part of the timer 1 is read to the register 4 at t 2 , and the upper part of the timer 1 is read again to the register 5 at t 3 . At t 3 , the value of the register 3 is 00000001 and the value of the register 5 is 00000002, so the comparator 6 does not detect a match. That is, the value of timer 1 is set as register 3
And 0000000100000000 read to the register 4 indicates that it is wrong.
【０００８】マイクロプログラムはｔ10から再びタイマ
値の読出し動作をくり返す。ｔ11，ｔ12，ｔ13の動作は
ｔ1 ，ｔ2 ，ｔ3 と同じである。この場合には、ｔ13で
はレジスタ３の値は00000002、レジスタ５の値は000000
02という値なので、比較器６は一致を検出する。ｔ
13で、タイマ１の値（0000000200000000）が正しくレジ
スタ３とレジスタ４に読出せたことになる。The microprogram repeats the operation of reading the timer value again from t 10 . The operations at t 11 , t 12 , and t 13 are the same as those at t 1 , t 2 , and t 3 . In this case, at t 13 , the value of register 3 is 00000002 and the value of register 5 is 000000.
Since the value is 02, the comparator 6 detects a match. t
At 13, it means that the value of timer 1 (0000000200000000) has been correctly read into the registers 3 and 4.
【０００９】[0009]
【発明が解決しようとする課題】この従来のタイマリー
ド方式では、マイクロプログラムにより、タイマの値が
正しく読出せたか否かの判断をしているため、マイクロ
プログラムのステップ数が増加し、タイマ読出しの性能
が低下するという問題点がある。In this conventional timer read method, the microprogram determines whether or not the value of the timer has been read correctly. Therefore, the number of steps of the microprogram increases and the timer read However, there is a problem in that
【００１０】[0010]
【課題を解決するための手段】本発明の第１の装置は、
マイクロプログラム方式の情報処理装置で、データ幅が
半数のデータパスを介してタイマの値を外部に読出すタ
イマリード制御装置において、前記タイマの上位ワード
を外部リードすると同時に前記タイマの下位ワードをリ
ードし、その値を内部に保持する読出しレジスタを設
け、前記タイマの上位ワードリード後に、該読出しレジ
スタの値を外部にリードすることを特徴とする。The first device of the present invention comprises:
In a microprogram type information processing device, a timer read control device for externally reading the value of a timer through a data path having a data width of half is used to externally read the upper word of the timer and simultaneously read the lower word of the timer. However, a read register for holding the value therein is provided, and after reading the upper word of the timer, the value in the read register is read to the outside.
【００１１】本発明の第２の装置は、マイクロプログラ
ム方式の情報処理装置で、データ幅が半数のデータパス
を介してタイマの値を外部に読出すタイマリード制御装
置において、前記タイマの下位ワードを外部にリードす
ると同時に前記タイマの上位ワードをリードし、その値
を内部に保持する読出しレジスタを設け、前記タイマの
下位ワードリード後に、該読出しレジスタの値を外部に
リードすることを特徴とする。A second device of the present invention is a microprogram type information processing device, wherein in a timer read control device for externally reading a timer value via a data path having a half data width, the lower word of the timer is used. Is read out at the same time, the upper word of the timer is read at the same time, and a read register for holding the value inside is provided, and after the lower word of the timer is read, the value of the read register is read out. .
【００１２】[0012]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【００１３】図１は本発明の第１の実施例のタイマリー
ド制御装置を示すブロック図であり、タイマ１と、セレ
クタ２と、３つのレジスタ３，４および７と、アダー１
０から成る。そして、タイマ１，セレクタ２，レジスタ
７およびアダー１０はＬＳＩ“Ａ”に、レジスタ３およ
び４はＬＳＩ“Ｂ”に収容されている。FIG. 1 is a block diagram showing a timer read control device according to a first embodiment of the present invention, which is a timer 1, a selector 2, three registers 3, 4 and 7, and an adder 1.
It consists of zero. The timer 1, the selector 2, the register 7 and the adder 10 are accommodated in the LSI "A", and the registers 3 and 4 are accommodated in the LSI "B".
【００１４】タイマ１は８バイトで構成されていて、ア
ダー１０は１マイクロ秒の更新パルスに応答してタイマ
１の値をカウントアップする。レジスタ７はタイマ１の
下位４バイトを常時読出し、セレクタ２はマイクロプロ
グラムの制御により、タイマ１の上位４バイトとレジス
タ７の値を選択する。The timer 1 is composed of 8 bytes, and the adder 10 counts up the value of the timer 1 in response to the update pulse of 1 microsecond. The register 7 always reads the lower 4 bytes of the timer 1, and the selector 2 selects the upper 4 bytes of the timer 1 and the value of the register 7 under the control of the microprogram.
【００１５】セレクタ２の出力は、ＬＳＩ“Ａ”とＬＳ
Ｉ“Ｂ”のインタフェイスを形成するが、これらＬＳＩ
の間のピン数が制限されているため、４バイト幅となっ
ている。すなわち、本来、タイマ１の８バイトの値を直
接にレジスタ３とレジスタ４へ読出したいのであるが、
ＬＳＩのピン数の制約を受けて４バイトのインタフェイ
スとなっている。レジスタ３はタイマ１の上位４バイト
を読出すためのレジスタ、レジスタ４はレジスタ７が保
持するタイマ１の下位４バイトを読出すためのレジスタ
である。The outputs of the selector 2 are LSI "A" and LS.
I "B" interface is formed.
Since the number of pins between is limited, the width is 4 bytes. That is, originally, it is desired to directly read the 8-byte value of the timer 1 into the register 3 and the register 4,
It has a 4-byte interface due to the limitation of the number of pins of the LSI. The register 3 is a register for reading the upper 4 bytes of the timer 1, and the register 4 is a register for reading the lower 4 bytes of the timer 1 held by the register 7.
【００１６】図２はタイマ１の値を読出すマイクロプロ
グラムのフローチャートを示す。図２の（Ａ）でレジス
タ３へタイマ１の上位４バイトを読出し、レジスタ６に
タイマ１の下位４バイトを読出す。この時、セレクタ２
はタイマ１の上位４バイトを選択している。（Ｂ）では
レジスタ４へレジスタ７が保持するタイマ１の下位４バ
イトを読出す。このときセレクタ２はレジスタ７を選択
している。FIG. 2 shows a flow chart of a micro program for reading the value of the timer 1. In FIG. 2A, the upper 4 bytes of timer 1 are read into register 3, and the lower 4 bytes of timer 1 are read into register 6. At this time, selector 2
Selects the upper 4 bytes of timer 1. In (B), the lower 4 bytes of the timer 1 held by the register 7 are read into the register 4. At this time, the selector 2 selects the register 7.
【００１７】図３は図２で示したマイクロプログラムの
動作を示すタイムチャートである。ｔ1 、ｔ2 は図２に
示したマイクロプログラムの（Ａ）、（Ｂ）に対応して
いる。ｔ1 では、タイマ１の値は上位４バイトが000000
01、下位４バイトがFFFFFFFFという値である。FIG. 3 is a time chart showing the operation of the microprogram shown in FIG. t 1 and t 2 correspond to (A) and (B) of the microprogram shown in FIG. At t 1 , the upper 4 bytes of the value of timer 1 are 000000
01 and the lower 4 bytes are FFFFFFFF.
【００１８】ｔ1 で１マイクロ秒のタイマ更新パルスが
出力されると、ｔ1 のマイクロプログラムの指示（Ａ）
で、タイマ１の上位４バイトをレジスタ３へ読出す。こ
の時、同時にタイマ１の下位４バイトがレジスタ７へ読
出されている。ｔ2 のマイクロプログラムの指示（Ｂ）
で、レジスタ７が保持するタイマ１の下位４バイトの値
をレジスタ４に読出す。この結果、レジスタ３およびレ
ジスタ４に、ｔ1 時のタイマ１の値（00000001FFFFFFF
F）が正しく読出されていることになる。[0018] When the timer update pulse of 1 microsecond at t 1 is output, t 1 of the micro program of instruction (A)
Then, the upper 4 bytes of timer 1 are read into register 3. At this time, the lower 4 bytes of the timer 1 are simultaneously read to the register 7. Instruction of microprogram of t 2 (B)
Then, the value of the lower 4 bytes of timer 1 held in register 7 is read into register 4. As a result, the value of timer 1 at time t 1 (00000001FFFFFFF
F) has been correctly read.
【００１９】図４は本発明の第２の実施例を示すブロッ
ク図である。本実施例は、第１の実施例の基本的には同
構成であるが、レジスタ７に導かれるのはタイマ１の上
位となっている点が相違する。FIG. 4 is a block diagram showing a second embodiment of the present invention. The present embodiment has basically the same configuration as the first embodiment, except that the register 7 is guided to the higher order of the timer 1.
【００２０】従って、セレクタ２は、先ずタイマ１の下
位の値をレジスタ４に出力し、次いで、レジスタ７の値
をレジスタ３に出力するように動作する。この結果、図
５のフローチャートおよび図６のタイムチャートにも図
示するごとく、レジスタ３とレジスタ４にタイマ１の値
（00000001FFFFFFFF）が正しく読出されることになる。Therefore, the selector 2 operates so that the lower value of the timer 1 is first output to the register 4 and then the value of the register 7 is output to the register 3. As a result, as shown in the flowchart of FIG. 5 and the time chart of FIG. 6, the value of the timer 1 (00000001FFFFFFFF) is correctly read into the registers 3 and 4.
【００２１】[0021]
【発明の効果】以上説明したように本発明は、タイマの
下位もしくは上位の４バイトを一時的に読出すレジスタ
を設け、タイマの上位もしくは下位４バイトとレジスタ
７の値を連続してレジスタ３とレジスタ４へ読出すこと
により、外部への読出しデータ幅が制約されるインタフ
ェイスの下にあっても、マイクロプログラムによるタイ
マ値の読出しデータの正当性チェックの判定を不要と
し、タイマ読出し性能を向上させ、さらにマイクロプロ
グラムのステップ数を削減できるという効果を有する。As described above, according to the present invention, a register for temporarily reading out the lower or upper 4 bytes of the timer is provided, and the upper or lower 4 bytes of the timer and the value of the register 7 are continuously stored in the register 3. By reading the data into the register 4 and the register 4, even if there is an interface in which the width of the read data to the outside is restricted, it is not necessary to determine the validity of the read data of the timer value by the microprogram, and the timer read performance is improved. This has the effect of improving and further reducing the number of steps of the microprogram.
【図１】本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図２】第１の実施例におけるマイクロプログラムのフ
ローチャートである。FIG. 2 is a flowchart of a micro program in the first embodiment.
【図３】第１の実施例のタイムチャートである。FIG. 3 is a time chart of the first embodiment.
【図４】本発明の第２の実施例のブロック図である。FIG. 4 is a block diagram of a second embodiment of the present invention.
【図５】第２の実施例におけるマイクロプログラムのフ
ローチャートである。FIG. 5 is a flow chart of a micro program in the second embodiment.
【図６】第２の実施例のタイムチャートである。FIG. 6 is a time chart of the second embodiment.
【図７】従来例のブロック図である。FIG. 7 is a block diagram of a conventional example.
【図８】図７に示した従来例におけるマイクロプログラ
ムのフローチャートである。8 is a flow chart of a microprogram in the conventional example shown in FIG.
【図９】図７に示した従来例のタイムチャートである。9 is a time chart of the conventional example shown in FIG.
１ タイマ ２ セレクタ ３，４，５，７ レジスタ ６ 比較器 １０ 加算器。 1 Timer 2 Selector 3, 4, 5, 7 Register 6 Comparator 10 Adder.
Claims (2)
で、データ幅が半数のデータパスを介してタイマの値を
外部に読出すタイマリード制御装置において、 前記タイマの上位ワードを外部リードすると同時に前記
タイマの下位ワードをリードし、その値を内部に保持す
る読出しレジスタを設け、 前記タイマの上位ワードリード後に、該読出しレジスタ
の値を外部にリードすることを特徴とするタイマリード
制御装置。1. A microprogram type information processing apparatus, comprising: a timer read control apparatus for externally reading a value of a timer through a data path having a half data width, wherein the upper word of the timer is externally read and at the same time the timer is read. A read register for reading the lower word of the above and holding the value therein, and after reading the upper word of the timer, the value of the read register is read outside.
で、データ幅が半数のデータパスを介してタイマの値を
外部に読出すタイマリード制御装置において、 前記タイマの下位ワードを外部にリードすると同時に前
記タイマの上位ワードをリードし、その値を内部に保持
する読出しレジスタを設け、 前記タイマの下位ワードリード後に、該読出しレジスタ
の値を外部にリードすることを特徴とするタイマリード
制御装置。2. A micro-program type information processing device, wherein a timer read control device reads out a value of a timer to the outside through a data path having a half data width, wherein the lower word of the timer is read to the outside at the same time. A timer read control device, comprising: a read register for reading an upper word of a timer and holding the value therein; and reading the value of the read register to the outside after reading the lower word of the timer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089270A JPH07295806A (en) | 1994-04-27 | 1994-04-27 | Timer reading controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089270A JPH07295806A (en) | 1994-04-27 | 1994-04-27 | Timer reading controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295806A true JPH07295806A (en) | 1995-11-10 |
Family
ID=13966064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089270A Pending JPH07295806A (en) | 1994-04-27 | 1994-04-27 | Timer reading controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295806A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113544A (en) * | 2008-11-06 | 2010-05-20 | Fujitsu Ten Ltd | Timer value generation device and timer value generation method |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61211719A (en) * | 1985-03-15 | 1986-09-19 | Sanyo Electric Co Ltd | Integrated circuit |
| JPH01237861A (en) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Microprocessor |
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-
1994
- 1994-04-27 JP JP6089270A patent/JPH07295806A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971118 |