JPH07295806A - タイマリード制御装置 - Google Patents
タイマリード制御装置Info
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- JPH07295806A JPH07295806A JP6089270A JP8927094A JPH07295806A JP H07295806 A JPH07295806 A JP H07295806A JP 6089270 A JP6089270 A JP 6089270A JP 8927094 A JP8927094 A JP 8927094A JP H07295806 A JPH07295806 A JP H07295806A
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- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】データ幅が半数のデータパスを介してタイマを
リードするときに、タイマ値の値を保証する。 【構成】８バイトのタイマ１の上位４バイトをリードす
るときに、下位４バイトのリードデータを保持するレジ
スタ７を設け、タイマ１の上位をレジスタ３にリード後
にレジスタ７の値をレジスタ４リードする。 【効果】タイマの上位の値の補正動作を不要になる。
リードするときに、タイマ値の値を保証する。 【構成】８バイトのタイマ１の上位４バイトをリードす
るときに、下位４バイトのリードデータを保持するレジ
スタ７を設け、タイマ１の上位をレジスタ３にリード後
にレジスタ７の値をレジスタ４リードする。 【効果】タイマの上位の値の補正動作を不要になる。
Description
【０００１】
【産業上の利用分野】本発明はタイマリード制御装置、
特にマイクロプログラム方式の情報処理装置で、データ
幅が半数のデータパスを介してタイマの値を外部に読出
すタイマリード制御装置に関する。
特にマイクロプログラム方式の情報処理装置で、データ
幅が半数のデータパスを介してタイマの値を外部に読出
すタイマリード制御装置に関する。
【０００２】
【従来の技術】従来のこの種のタイマリード制御装置
は、図７においてレジスタ５および比較器６を削除した
構成がよく知られており、タイマ１の上位４バイトをレ
ジスタ３、下位４バイトをレジスタ４に読み出してい
る。
は、図７においてレジスタ５および比較器６を削除した
構成がよく知られており、タイマ１の上位４バイトをレ
ジスタ３、下位４バイトをレジスタ４に読み出してい
る。
【０００３】しかし、このように２度に分けてタイマ値
を読み出すと、タイマの更新タイミングと読出しタイミ
ングが重なった時にタイマ値が正しく読めないという問
題がある。
を読み出すと、タイマの更新タイミングと読出しタイミ
ングが重なった時にタイマ値が正しく読めないという問
題がある。
【０００４】そこで、これを改良した従来のタイマリー
ド制御装置が、図７に示すように、タイマ１の上位をレ
ジスタ３へ、タイマ１に下位をレジスタ４へ読出した
後、再びタイマ１の上位をレジスタ５へ読出して、比較
器６でレジスタ３とレジスタ５の値を比較し、値が一致
した時にはタイマ値がレジスタ３とレジスタ４に正しく
読出せたと認識するものが知られている。
ド制御装置が、図７に示すように、タイマ１の上位をレ
ジスタ３へ、タイマ１に下位をレジスタ４へ読出した
後、再びタイマ１の上位をレジスタ５へ読出して、比較
器６でレジスタ３とレジスタ５の値を比較し、値が一致
した時にはタイマ値がレジスタ３とレジスタ４に正しく
読出せたと認識するものが知られている。
【０００５】図８はこの従来の改良型タイマリード制御
装置の制御を行うマイクロプログラムのフローチャート
である。すなわち、図８の（１）でタイマ１の上位をレ
ジスタ３へ読み出し、（２）でタイマ１の下位をレジス
タ４へ読出す。次に、（３）で再びタイマ１の上位をレ
ジスタ５へ読出し、（４）で比較器６においてレジスタ
３とレジスタ５の一致を判定し、不一致の時は再び
（１）の処理からくり返す。（４）で一致したときに
は、タイマ値が正しくレジスタ３とレジスタ４に読出し
たと認識する。
装置の制御を行うマイクロプログラムのフローチャート
である。すなわち、図８の（１）でタイマ１の上位をレ
ジスタ３へ読み出し、（２）でタイマ１の下位をレジス
タ４へ読出す。次に、（３）で再びタイマ１の上位をレ
ジスタ５へ読出し、（４）で比較器６においてレジスタ
３とレジスタ５の一致を判定し、不一致の時は再び
（１）の処理からくり返す。（４）で一致したときに
は、タイマ値が正しくレジスタ３とレジスタ４に読出し
たと認識する。
【０００６】図９は上述の従来のタイマリード制御装置
のタイマチャートであり、ｔ0 ，ｔ1 ，ｔ2 等はマイク
ロプログラムの１ステップを示す。ｔ0 でタイマ１を更
新する１マイクロ秒の更新パルスが出力されたとする。
ｔ0 ではタイマ１の上位４バイトは00000001、タイマ１
の下位４バイトはFFFFFFFFという値である。ｔ0 でタイ
マの更新パルスが出たため、ｔ1 ではタイマ１の上位は
00000002、タイマ１の下位は00000000という値となっ
た。ｔ0 ，ｔ1 ，ｔ2 ，ｔ3 ，およびｔ10，ｔ11，
ｔ12，ｔ13はそれぞれ図８のマイクロプログラムの
（１），（２），（３），（４）の動作が対応する。
のタイマチャートであり、ｔ0 ，ｔ1 ，ｔ2 等はマイク
ロプログラムの１ステップを示す。ｔ0 でタイマ１を更
新する１マイクロ秒の更新パルスが出力されたとする。
ｔ0 ではタイマ１の上位４バイトは00000001、タイマ１
の下位４バイトはFFFFFFFFという値である。ｔ0 でタイ
マの更新パルスが出たため、ｔ1 ではタイマ１の上位は
00000002、タイマ１の下位は00000000という値となっ
た。ｔ0 ，ｔ1 ，ｔ2 ，ｔ3 ，およびｔ10，ｔ11，
ｔ12，ｔ13はそれぞれ図８のマイクロプログラムの
（１），（２），（３），（４）の動作が対応する。
【０００７】したがって、ｔ1 でレジスタ３へタイマ１
の上位を読出し、ｔ2 でレジスタ４へタイマ１の下位を
読出し、ｔ3 でレジスタ５へタイマ１の上位を再び読出
す。ｔ3 ではレジスタ３の値は00000001、レジスタ５の
値は00000002という値なので比較器６は一致を検出しな
いことになる。つまり、タイマ１の値としてレジスタ３
およびレジスタ４に読出した0000000100000000は間違っ
たものであることを示す。
の上位を読出し、ｔ2 でレジスタ４へタイマ１の下位を
読出し、ｔ3 でレジスタ５へタイマ１の上位を再び読出
す。ｔ3 ではレジスタ３の値は00000001、レジスタ５の
値は00000002という値なので比較器６は一致を検出しな
いことになる。つまり、タイマ１の値としてレジスタ３
およびレジスタ４に読出した0000000100000000は間違っ
たものであることを示す。
【０００８】マイクロプログラムはｔ10から再びタイマ
値の読出し動作をくり返す。ｔ11，ｔ12，ｔ13の動作は
ｔ1 ，ｔ2 ，ｔ3 と同じである。この場合には、ｔ13で
はレジスタ３の値は00000002、レジスタ５の値は000000
02という値なので、比較器６は一致を検出する。ｔ
13で、タイマ１の値（0000000200000000）が正しくレジ
スタ３とレジスタ４に読出せたことになる。
値の読出し動作をくり返す。ｔ11，ｔ12，ｔ13の動作は
ｔ1 ，ｔ2 ，ｔ3 と同じである。この場合には、ｔ13で
はレジスタ３の値は00000002、レジスタ５の値は000000
02という値なので、比較器６は一致を検出する。ｔ
13で、タイマ１の値（0000000200000000）が正しくレジ
スタ３とレジスタ４に読出せたことになる。
【０００９】
【発明が解決しようとする課題】この従来のタイマリー
ド方式では、マイクロプログラムにより、タイマの値が
正しく読出せたか否かの判断をしているため、マイクロ
プログラムのステップ数が増加し、タイマ読出しの性能
が低下するという問題点がある。
ド方式では、マイクロプログラムにより、タイマの値が
正しく読出せたか否かの判断をしているため、マイクロ
プログラムのステップ数が増加し、タイマ読出しの性能
が低下するという問題点がある。
【００１０】
【課題を解決するための手段】本発明の第１の装置は、
マイクロプログラム方式の情報処理装置で、データ幅が
半数のデータパスを介してタイマの値を外部に読出すタ
イマリード制御装置において、前記タイマの上位ワード
を外部リードすると同時に前記タイマの下位ワードをリ
ードし、その値を内部に保持する読出しレジスタを設
け、前記タイマの上位ワードリード後に、該読出しレジ
スタの値を外部にリードすることを特徴とする。
マイクロプログラム方式の情報処理装置で、データ幅が
半数のデータパスを介してタイマの値を外部に読出すタ
イマリード制御装置において、前記タイマの上位ワード
を外部リードすると同時に前記タイマの下位ワードをリ
ードし、その値を内部に保持する読出しレジスタを設
け、前記タイマの上位ワードリード後に、該読出しレジ
スタの値を外部にリードすることを特徴とする。
【００１１】本発明の第２の装置は、マイクロプログラ
ム方式の情報処理装置で、データ幅が半数のデータパス
を介してタイマの値を外部に読出すタイマリード制御装
置において、前記タイマの下位ワードを外部にリードす
ると同時に前記タイマの上位ワードをリードし、その値
を内部に保持する読出しレジスタを設け、前記タイマの
下位ワードリード後に、該読出しレジスタの値を外部に
リードすることを特徴とする。
ム方式の情報処理装置で、データ幅が半数のデータパス
を介してタイマの値を外部に読出すタイマリード制御装
置において、前記タイマの下位ワードを外部にリードす
ると同時に前記タイマの上位ワードをリードし、その値
を内部に保持する読出しレジスタを設け、前記タイマの
下位ワードリード後に、該読出しレジスタの値を外部に
リードすることを特徴とする。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例のタイマリー
ド制御装置を示すブロック図であり、タイマ１と、セレ
クタ２と、３つのレジスタ３，４および７と、アダー１
０から成る。そして、タイマ１，セレクタ２，レジスタ
７およびアダー１０はＬＳＩ“Ａ”に、レジスタ３およ
び４はＬＳＩ“Ｂ”に収容されている。
ド制御装置を示すブロック図であり、タイマ１と、セレ
クタ２と、３つのレジスタ３，４および７と、アダー１
０から成る。そして、タイマ１，セレクタ２，レジスタ
７およびアダー１０はＬＳＩ“Ａ”に、レジスタ３およ
び４はＬＳＩ“Ｂ”に収容されている。
【００１４】タイマ１は８バイトで構成されていて、ア
ダー１０は１マイクロ秒の更新パルスに応答してタイマ
１の値をカウントアップする。レジスタ７はタイマ１の
下位４バイトを常時読出し、セレクタ２はマイクロプロ
グラムの制御により、タイマ１の上位４バイトとレジス
タ７の値を選択する。
ダー１０は１マイクロ秒の更新パルスに応答してタイマ
１の値をカウントアップする。レジスタ７はタイマ１の
下位４バイトを常時読出し、セレクタ２はマイクロプロ
グラムの制御により、タイマ１の上位４バイトとレジス
タ７の値を選択する。
【００１５】セレクタ２の出力は、ＬＳＩ“Ａ”とＬＳ
Ｉ“Ｂ”のインタフェイスを形成するが、これらＬＳＩ
の間のピン数が制限されているため、４バイト幅となっ
ている。すなわち、本来、タイマ１の８バイトの値を直
接にレジスタ３とレジスタ４へ読出したいのであるが、
ＬＳＩのピン数の制約を受けて４バイトのインタフェイ
スとなっている。レジスタ３はタイマ１の上位４バイト
を読出すためのレジスタ、レジスタ４はレジスタ７が保
持するタイマ１の下位４バイトを読出すためのレジスタ
である。
Ｉ“Ｂ”のインタフェイスを形成するが、これらＬＳＩ
の間のピン数が制限されているため、４バイト幅となっ
ている。すなわち、本来、タイマ１の８バイトの値を直
接にレジスタ３とレジスタ４へ読出したいのであるが、
ＬＳＩのピン数の制約を受けて４バイトのインタフェイ
スとなっている。レジスタ３はタイマ１の上位４バイト
を読出すためのレジスタ、レジスタ４はレジスタ７が保
持するタイマ１の下位４バイトを読出すためのレジスタ
である。
【００１６】図２はタイマ１の値を読出すマイクロプロ
グラムのフローチャートを示す。図２の（Ａ）でレジス
タ３へタイマ１の上位４バイトを読出し、レジスタ６に
タイマ１の下位４バイトを読出す。この時、セレクタ２
はタイマ１の上位４バイトを選択している。（Ｂ）では
レジスタ４へレジスタ７が保持するタイマ１の下位４バ
イトを読出す。このときセレクタ２はレジスタ７を選択
している。
グラムのフローチャートを示す。図２の（Ａ）でレジス
タ３へタイマ１の上位４バイトを読出し、レジスタ６に
タイマ１の下位４バイトを読出す。この時、セレクタ２
はタイマ１の上位４バイトを選択している。（Ｂ）では
レジスタ４へレジスタ７が保持するタイマ１の下位４バ
イトを読出す。このときセレクタ２はレジスタ７を選択
している。
【００１７】図３は図２で示したマイクロプログラムの
動作を示すタイムチャートである。ｔ1 、ｔ2 は図２に
示したマイクロプログラムの（Ａ）、（Ｂ）に対応して
いる。ｔ1 では、タイマ１の値は上位４バイトが000000
01、下位４バイトがFFFFFFFFという値である。
動作を示すタイムチャートである。ｔ1 、ｔ2 は図２に
示したマイクロプログラムの（Ａ）、（Ｂ）に対応して
いる。ｔ1 では、タイマ１の値は上位４バイトが000000
01、下位４バイトがFFFFFFFFという値である。
【００１８】ｔ1 で１マイクロ秒のタイマ更新パルスが
出力されると、ｔ1 のマイクロプログラムの指示（Ａ）
で、タイマ１の上位４バイトをレジスタ３へ読出す。こ
の時、同時にタイマ１の下位４バイトがレジスタ７へ読
出されている。ｔ2 のマイクロプログラムの指示（Ｂ）
で、レジスタ７が保持するタイマ１の下位４バイトの値
をレジスタ４に読出す。この結果、レジスタ３およびレ
ジスタ４に、ｔ1 時のタイマ１の値（00000001FFFFFFF
F）が正しく読出されていることになる。
出力されると、ｔ1 のマイクロプログラムの指示（Ａ）
で、タイマ１の上位４バイトをレジスタ３へ読出す。こ
の時、同時にタイマ１の下位４バイトがレジスタ７へ読
出されている。ｔ2 のマイクロプログラムの指示（Ｂ）
で、レジスタ７が保持するタイマ１の下位４バイトの値
をレジスタ４に読出す。この結果、レジスタ３およびレ
ジスタ４に、ｔ1 時のタイマ１の値（00000001FFFFFFF
F）が正しく読出されていることになる。
【００１９】図４は本発明の第２の実施例を示すブロッ
ク図である。本実施例は、第１の実施例の基本的には同
構成であるが、レジスタ７に導かれるのはタイマ１の上
位となっている点が相違する。
ク図である。本実施例は、第１の実施例の基本的には同
構成であるが、レジスタ７に導かれるのはタイマ１の上
位となっている点が相違する。
【００２０】従って、セレクタ２は、先ずタイマ１の下
位の値をレジスタ４に出力し、次いで、レジスタ７の値
をレジスタ３に出力するように動作する。この結果、図
５のフローチャートおよび図６のタイムチャートにも図
示するごとく、レジスタ３とレジスタ４にタイマ１の値
（00000001FFFFFFFF）が正しく読出されることになる。
位の値をレジスタ４に出力し、次いで、レジスタ７の値
をレジスタ３に出力するように動作する。この結果、図
５のフローチャートおよび図６のタイムチャートにも図
示するごとく、レジスタ３とレジスタ４にタイマ１の値
（00000001FFFFFFFF）が正しく読出されることになる。
【００２１】
【発明の効果】以上説明したように本発明は、タイマの
下位もしくは上位の４バイトを一時的に読出すレジスタ
を設け、タイマの上位もしくは下位４バイトとレジスタ
７の値を連続してレジスタ３とレジスタ４へ読出すこと
により、外部への読出しデータ幅が制約されるインタフ
ェイスの下にあっても、マイクロプログラムによるタイ
マ値の読出しデータの正当性チェックの判定を不要と
し、タイマ読出し性能を向上させ、さらにマイクロプロ
グラムのステップ数を削減できるという効果を有する。
下位もしくは上位の４バイトを一時的に読出すレジスタ
を設け、タイマの上位もしくは下位４バイトとレジスタ
７の値を連続してレジスタ３とレジスタ４へ読出すこと
により、外部への読出しデータ幅が制約されるインタフ
ェイスの下にあっても、マイクロプログラムによるタイ
マ値の読出しデータの正当性チェックの判定を不要と
し、タイマ読出し性能を向上させ、さらにマイクロプロ
グラムのステップ数を削減できるという効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】第１の実施例におけるマイクロプログラムのフ
ローチャートである。
ローチャートである。
【図３】第１の実施例のタイムチャートである。
【図４】本発明の第２の実施例のブロック図である。
【図５】第２の実施例におけるマイクロプログラムのフ
ローチャートである。
ローチャートである。
【図６】第２の実施例のタイムチャートである。
【図７】従来例のブロック図である。
【図８】図７に示した従来例におけるマイクロプログラ
ムのフローチャートである。
ムのフローチャートである。
【図９】図７に示した従来例のタイムチャートである。
１ タイマ ２ セレクタ ３，４，５，７ レジスタ ６ 比較器 １０ 加算器。
Claims (2)
- 【請求項１】 マイクロプログラム方式の情報処理装置
で、データ幅が半数のデータパスを介してタイマの値を
外部に読出すタイマリード制御装置において、 前記タイマの上位ワードを外部リードすると同時に前記
タイマの下位ワードをリードし、その値を内部に保持す
る読出しレジスタを設け、 前記タイマの上位ワードリード後に、該読出しレジスタ
の値を外部にリードすることを特徴とするタイマリード
制御装置。 - 【請求項２】 マイクロプログラム方式の情報処理装置
で、データ幅が半数のデータパスを介してタイマの値を
外部に読出すタイマリード制御装置において、 前記タイマの下位ワードを外部にリードすると同時に前
記タイマの上位ワードをリードし、その値を内部に保持
する読出しレジスタを設け、 前記タイマの下位ワードリード後に、該読出しレジスタ
の値を外部にリードすることを特徴とするタイマリード
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089270A JPH07295806A (ja) | 1994-04-27 | 1994-04-27 | タイマリード制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089270A JPH07295806A (ja) | 1994-04-27 | 1994-04-27 | タイマリード制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295806A true JPH07295806A (ja) | 1995-11-10 |
Family
ID=13966064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089270A Pending JPH07295806A (ja) | 1994-04-27 | 1994-04-27 | タイマリード制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113544A (ja) * | 2008-11-06 | 2010-05-20 | Fujitsu Ten Ltd | タイマ値生成装置及びタイマ値生成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211719A (ja) * | 1985-03-15 | 1986-09-19 | Sanyo Electric Co Ltd | 集積回路 |
| JPH01237861A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | マイクロプロセッサ |
| JPH01280918A (ja) * | 1988-05-06 | 1989-11-13 | Mitsubishi Electric Corp | インターバルタイマ |
| JPH0375909A (ja) * | 1989-08-18 | 1991-03-29 | Fujitsu Ltd | カウンタ値の読出方式 |
| JPH03188514A (ja) * | 1989-12-18 | 1991-08-16 | Nippon Telegr & Teleph Corp <Ntt> | 計数回路 |
-
1994
- 1994-04-27 JP JP6089270A patent/JPH07295806A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211719A (ja) * | 1985-03-15 | 1986-09-19 | Sanyo Electric Co Ltd | 集積回路 |
| JPH01237861A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | マイクロプロセッサ |
| JPH01280918A (ja) * | 1988-05-06 | 1989-11-13 | Mitsubishi Electric Corp | インターバルタイマ |
| JPH0375909A (ja) * | 1989-08-18 | 1991-03-29 | Fujitsu Ltd | カウンタ値の読出方式 |
| JPH03188514A (ja) * | 1989-12-18 | 1991-08-16 | Nippon Telegr & Teleph Corp <Ntt> | 計数回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113544A (ja) * | 2008-11-06 | 2010-05-20 | Fujitsu Ten Ltd | タイマ値生成装置及びタイマ値生成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971118 |