JPH07295885A - Data processor - Google Patents
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- JPH07295885A JPH07295885A JP6091829A JP9182994A JPH07295885A JP H07295885 A JPH07295885 A JP H07295885A JP 6091829 A JP6091829 A JP 6091829A JP 9182994 A JP9182994 A JP 9182994A JP H07295885 A JPH07295885 A JP H07295885A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ処理装置に関し、
特にマルチプロセッサシステムにおけるＩ／Ｏ（入出
力）割込みの通知方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device,
In particular, it relates to an I / O (input / output) interrupt notification method in a multiprocessor system.
【０００２】[0002]
【従来の技術】従来、マルチプロセッサシステムにおい
ては、入出力処理装置から特定の演算処理装置に対して
のみＩ／Ｏ割込みを通知し、その特定の演算処理装置で
Ｉ／Ｏ割込みを処理する方法がある。この場合、入出力
処理装置と演算処理装置との間には特定の従属関係が設
定されている。2. Description of the Related Art Conventionally, in a multiprocessor system, a method of notifying an I / O interrupt from an input / output processing device only to a specific arithmetic processing device and processing the I / O interrupt by the specific arithmetic processing device. There is. In this case, a specific subordination relationship is set between the input / output processing device and the arithmetic processing device.
【０００３】また、入出力処理装置からシステム内に存
在する全ての演算処理装置に対してＩ／Ｏ割込みを通知
し、その通知を受信した演算処理装置のうちのいずれか
でＩ／Ｏ割込みを処理する方法もある。Further, an I / O interrupt is notified from the input / output processing unit to all arithmetic processing units existing in the system, and an I / O interrupt is issued by any one of the arithmetic processing units which has received the notification. There is also a way to handle it.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムでは、入出力処理装置から特定の演
算処理装置に対してのみＩ／Ｏ割込みを通知する方法の
場合、特定の演算処理装置に負荷が集中する恐れがあ
る。In the above-mentioned conventional multiprocessor system, in the case of the method of notifying the I / O interrupt from the input / output processing device only to the specific arithmetic processing device, the load is applied to the specific arithmetic processing device. May concentrate.
【０００５】また、この方法の場合には特定の演算処理
装置が障害等の発生によってシステムから切離される
と、その演算処理装置との間に特定の従属関係が設定さ
れている入出力処理装置も全てシステムから切離されて
しまう。Further, in the case of this method, when a specific arithmetic processing unit is disconnected from the system due to a failure or the like, an input / output processing unit having a specific subordinate relationship with the arithmetic processing unit is set. Are all disconnected from the system.
【０００６】一方、入出力処理装置からシステム内に存
在する全ての演算処理装置に対してＩ／Ｏ割込みを通知
する方法の場合、Ｉ／Ｏ割込みを受信した複数の演算処
理装置が同時にＩ／Ｏ割込みを処理しようとするため、
複数の演算処理装置間及び演算処理装置と入出力処理装
置との間で複雑な排他制御を行わなければならない。On the other hand, in the case of the method of notifying the I / O interrupt from all the input / output processing units to all the processing units existing in the system, a plurality of processing units which have received the I / O interrupt simultaneously perform the I / O interruption. To handle O interrupts,
Complex exclusive control must be performed between a plurality of arithmetic processing devices and between an arithmetic processing device and an input / output processing device.
【０００７】また、Ｉ／Ｏ命令を発行した演算処理装置
と、Ｉ／Ｏ割込みを処理する演算処理装置とが一般的に
異なるため、割込み処理におけるキャッシュメモリのヒ
ットが期待できない。Further, since the arithmetic processing unit that issued the I / O instruction and the arithmetic processing unit that processes the I / O interrupt are generally different, a cache memory hit cannot be expected in the interrupt processing.
【０００８】特に、演算処理装置と入出力処理装置とが
キャッシュメモリを共有するような場合には、Ｉ／Ｏ命
令を発行した演算処理装置と、Ｉ／Ｏ割込みを処理する
演算処理装置とが夫々属するグループが異なると、キャ
ッシュヒット率の著しい低下を招くこととなる。In particular, when the arithmetic processing unit and the input / output processing unit share a cache memory, the arithmetic processing unit that issues the I / O instruction and the arithmetic processing unit that processes the I / O interrupt. If the groups to which they belong are different, the cache hit rate will drop significantly.
【０００９】そこで、本発明の目的は上記の問題点を解
消し、キャッシュメモリのヒット率の低下を防ぐことが
でき、演算処理装置の利用効率を向上させることができ
るデータ処理装置を提供することにある。Therefore, an object of the present invention is to solve the above problems, to provide a data processing device capable of preventing a reduction in the hit rate of a cache memory and improving the utilization efficiency of an arithmetic processing device. It is in.
【００１０】[0010]
【課題を解決するための手段】本発明によるデータ処理
装置は、キャッシュメモリを夫々共有する複数の演算処
理装置及び複数の入出力処理装置を含む一以上のプロセ
ッサグループと、前記プロセッサグループが共有する主
記憶装置とからなり、前記演算処理装置から前記入出力
処理装置に対してプロセッサ間通信によって入出力動作
を起動する手段と、前記入出力処理装置から前記演算処
理装置に入出力割込みを報告する手段とを有するデータ
処理装置であって、前記演算処理装置各々がアイドル状
態か否かを示す状態情報を保持する保持手段と、前記演
算処理装置各々に設けられかつ自装置の前記状態情報を
前記保持手段に出力する手段と、前記入出力処理装置各
々に設けられかつ前記保持手段の内容を参照して前記ア
イドル状態の演算処理装置を検出する検出手段と、前記
入出力処理装置各々に設けられかつ前記検出手段によっ
て検出された前記アイドル状態の演算処理装置及び予め
定められた所定の演算処理装置のうちの一方に前記入出
力割込みを報告する報告手段とを具備している。A data processing device according to the present invention is shared by one or more processor groups including a plurality of arithmetic processing devices and a plurality of input / output processing devices each sharing a cache memory, and the processor group. Means for activating an input / output operation by interprocessor communication from the arithmetic processing unit to the input / output processing unit, and a main storage unit, and reporting an input / output interrupt from the input / output processing unit to the arithmetic processing unit A data processing device having means, holding means for holding state information indicating whether each of the arithmetic processing devices is in an idle state, and the state information of the own device provided in each of the arithmetic processing devices, Means for outputting to the holding means and calculation of the idle state provided in each of the input / output processing devices and referring to the contents of the holding means A processing means for detecting a processing device, and one of the idle-state arithmetic processing device provided in each of the input / output processing devices and detected by the detecting means and a predetermined predetermined arithmetic processing device. And a reporting means for reporting an output interrupt.
【００１１】本発明による他のデータ処理装置は、上記
の構成のほかに、同一のプロセッサグループに属するこ
とを示すグループ情報を前記保持手段に書込む手段と、
前記保持手段に設けられかつ前記アイドル状態の演算処
理装置をリンクするキューとを備えている。Another data processing apparatus according to the present invention has, in addition to the above configuration, means for writing group information indicating that it belongs to the same processor group into the holding means.
And a queue provided in the holding means and linking the arithmetic processing unit in the idle state.
【００１２】本発明による別のデータ処理装置は、上記
の構成のほかに、前記保持手段の内容を参照して同一の
プロセッサグループ内における前記アイドル状態の演算
処理装置を検出する手段を前記複数の入出力処理装置各
々に備え、前記報告手段が前記検出手段によって検出さ
れた前記アイドル状態の演算処理装置と前記所定の演算
処理装置と前記同一のプロセッサグループ内における前
記アイドル状態の演算処理装置とのうちの一つに前記入
出力割込みを報告するようにしている。In addition to the above-mentioned configuration, another data processing device according to the present invention has a plurality of means for detecting the idle arithmetic processing device in the same processor group by referring to the contents of the holding means. In each of the input / output processing devices, the reporting means detects the idle-state arithmetic processing device detected by the detecting means, and the predetermined arithmetic processing device and the idle-state arithmetic processing device in the same processor group. The I / O interrupt is reported to one of them.
【００１３】本発明によるさらに別のデータ処理装置
は、上記の構成のほかに、非アイドル状態から前記アイ
ドル状態への遷移時に前記キューに自装置を特定する装
置番号をエンキューする手段と、前記アイドル状態から
前記非アイドル状態への遷移時に前記キューから前記自
装置を特定する装置番号をデキューする手段とを前記複
数の演算処理装置各々に備えている。In addition to the above configuration, the data processing device according to the present invention further comprises means for enqueuing a device number for identifying the device itself in the queue at the time of transition from the non-idle state to the idle state, and the idle device. Each of the plurality of arithmetic processing devices is provided with means for dequeuing a device number that identifies the own device from the queue when the state transits to the non-idle state.
【００１４】[0014]
【作用】各プロセッサグループ内の演算処理装置がアイ
ドル状態にあるか否かを示すステータス情報を保持する
主記憶装置内のステータステーブルには、同一のプロセ
ッサグループに属する演算処理装置をリンクするための
プロセッサグループキューとシステム内でアイドル状態
にある演算処理装置をリンクするためのアイドルプロセ
ッサキューとが設けられている。The status table in the main memory holding the status information indicating whether or not the arithmetic processing units in each processor group are in the idle state is used to link the arithmetic processing units belonging to the same processor group. There is a processor group queue and an idle processor queue for linking processing units that are idle in the system.
【００１５】入出力処理装置はＩ／Ｏ動作を終了する
と、ステータステーブルのアイドルプロセッサキューに
基づいて終了報告を行うべき演算処理装置を決定する処
理と、プロセッサグループキュー及びアイドルプロセッ
サキューに基づいて演算処理装置を決定する処理とのう
ち少なくとも一方の処理を行う。When the I / O processing unit finishes the I / O operation, the processing for determining the processing unit to report the end based on the idle processor queue in the status table and the processing based on the processor group queue and the idle processor queue At least one of the processing for determining the processing device is performed.
【００１６】これによって、演算処理装置間及び演算処
理装置と入出力処理装置との間の排他制御が不要になる
ので、演算処理装置の利用効率の向上が可能となる。ま
た、同一グループ内の演算処理装置で入出力処理装置か
らのＩ／Ｏ割込みの処理を行うことが可能となるので、
キャッシュメモリのヒット率の低下を防ぐことが可能と
なる。This eliminates the need for exclusive control between the arithmetic processing units and between the arithmetic processing units and the input / output processing units, so that the utilization efficiency of the arithmetic processing units can be improved. Further, since it becomes possible for the arithmetic processing units in the same group to process the I / O interrupt from the input / output processing unit,
It is possible to prevent the hit rate of the cache memory from decreasing.
【００１７】[0017]
【実施例】次に、本発明の一実施例について図面を参照
して説明する。An embodiment of the present invention will be described with reference to the drawings.
【００１８】図１は本発明の一実施例のシステム構成を
示すブロック図である。図において、主記憶装置（ＭＭ
Ｕ）１内には各プロセッサグループ（ＰＧ）２−１〜２
−ｎ内の演算処理装置（ＥＰＵ）４−１〜４−Ｎ（Ｎは
２以上の正の整数）（図中、演算処理装置４−１〜４−
４のみを図示）がアイドル状態にあるか否かを示すステ
ータス情報を保持するステータステーブル（ＳＴＳ）１
０が格納されている。FIG. 1 is a block diagram showing the system configuration of an embodiment of the present invention. In the figure, the main memory (MM
U) 1 each processor group (PG) 2-1 to 2
Arithmetic processing units (EPU) 4-1 to 4-N (-N is a positive integer of 2 or more) in -n (in the figure, arithmetic processing units 4-1 to 4-
Status table (STS) 1 for holding status information indicating whether or not (only 4 is shown) is in an idle state
0 is stored.
【００１９】各プロセッサグループ２−１〜２−ｎ内に
おいては最大で４台の入出力処理装置（ＩＯＰ）３−１
〜３−Ｍ（Ｍは２以上の正の整数）（図中、入出力処理
装置３−１〜３−４のみを図示）と、最大で４台の演算
処理装置４−１〜４−Ｎとが、つまり最大８台のプロセ
ッサがキャッシュメモリ５−１〜５−ｎ（図中、キャッ
シュメモリ５−１のみを図示）を介して互いに接続され
ている。A maximum of four input / output processing units (IOPs) 3-1 in each processor group 2-1 to 2-n
˜3-M (M is a positive integer of 2 or more) (in the figure, only the input / output processing devices 3-1 to 3-4 are shown) and a maximum of four arithmetic processing devices 4-1 to 4-N That is, a maximum of eight processors are connected to each other via cache memories 5-1 to 5-n (only cache memory 5-1 is shown in the figure).
【００２０】また、各プロセッサグループ２−１〜２−
ｎはメモリバス６によって主記憶装置１に接続されると
ともに、メモリバス６を介して各プロセッサグループ２
−１〜２−ｎの間でプロセッサ間通信が行われる。Further, each processor group 2-1 to 2-
n is connected to the main storage device 1 by the memory bus 6, and each processor group 2 is connected via the memory bus 6.
Inter-processor communication is performed between -1 to 2-n.
【００２１】図２は図１のステータステーブル１０の構
成を示す図である。図において、ステータステーブル１
０は演算処理装置４−１〜４−Ｎ毎に１ワード（４バイ
ト＝３２ビット）のエントリ１０ａが設けられている。FIG. 2 is a diagram showing the structure of the status table 10 shown in FIG. In the figure, status table 1
For 0, an entry 10a of 1 word (4 bytes = 32 bits) is provided for each of the arithmetic processing devices 4-1 to 4-N.
【００２２】エントリ１０ａのビット０はバリッド（Ｖ
ａｌｉｄ）ビット１０ｂで、対応する演算処理装置４−
１〜４−Ｎが有効の場合には“１”が、無効の場合には
“０”が図示せぬＲＡＳ（Ｒｅｌｉａｂｉｌｉｔｙ Ａ
ｖａｉｌａｂｉｌｉｔｙ Ｓｅｒｖｉｃｅａｂｉｌｉｔ
ｙ）プロセッサによってセットされる。Bit 0 of entry 10a is valid (V
aid) bit 10b, and the corresponding arithmetic processing unit 4-
If 1 to 4-N are valid, “1” is displayed, and if they are invalid, “0” is displayed. RAS (Reliability A)
vailability Serviceability
y) Set by processor.
【００２３】ここで、バリッドビット１０ｂが無効の場
合とは演算処理装置４−１〜４−Ｎが障害中の場合、あ
るいはシステムに存在しない場合、または一時的にシス
テムから切離されている場合等である。Here, the case where the valid bit 10b is invalid means that the arithmetic processing units 4-1 to 4-N are in trouble, or if they do not exist in the system, or if they are temporarily disconnected from the system. Etc.
【００２４】図２では演算処理装置４−１〜４−８，…
…，４−（Ｎ−１），４−Ｎに対応するエントリ１０ａ
のバリッドビット１０ｂに有効を示す“１”が、演算処
理装置４−９に対応するエントリ１０ａのバリッドビッ
ト１０ｂに無効を示す“０”がセットされている状態を
示している。In FIG. 2, arithmetic processing units 4-1 to 4-8, ...
..., 4- (N-1), entry 10a corresponding to 4-N
"1" indicating that the valid bit 10b is valid and "0" indicating invalidity is set in the valid bit 10b of the entry 10a corresponding to the arithmetic processing unit 4-9.
【００２５】エントリ１０ａのビット４〜７はステータ
スフラグ１０ｃで、対応する演算処理装置４−１〜４−
Ｎがアイドル状態である場合には“００００”が、非ア
イドル状態の場合には“１１１１”が夫々対応する演算
処理装置４−１〜４−Ｎによってセットされる。Bits 4 to 7 of the entry 10a are status flags 10c, which correspond to the arithmetic processing units 4-1 to 4-.
When N is in the idle state, "0000" is set, and when it is in the non-idle state, "1111" is set by the corresponding arithmetic processing units 4-1 to 4-N.
【００２６】ここで、アイドル状態とはＩ／Ｏ終了待ち
等のために実行可能なプロセスが存在しない状態を指
す。また、ステータスフラグ１０ｃの更新の契機は各演
算処理装置４−１〜４−Ｎでアイドル状態と非アイドル
状態との状態遷移が起きたタイミングである。Here, the idle state means a state in which there is no executable process due to waiting for I / O completion or the like. The timing of updating the status flag 10c is the timing at which the state transition between the idle state and the non-idle state occurs in each of the arithmetic processing devices 4-1 to 4-N.
【００２７】図２では演算処理装置４−１〜４−５，４
−７，４−８，……，４−Ｎに対応するエントリ１０ａ
のステータスフラグ１０ｃに非アイドル状態を示す“１
１１１”が、演算処理装置４−６，４−９，……，４−
（Ｎ−１）に対応するステータスフラグ１０ｃにアイド
ル状態を示す“００００”がセットされている。In FIG. 2, arithmetic processing units 4-1 to 4-5 and 4 are shown.
Entries 10a corresponding to -7, 4-8, ..., 4-N
Status flag 10c of "1" indicating a non-idle state
111 ″ is the arithmetic processing unit 4-6, 4-9, ..., 4-
"0000" indicating the idle state is set in the status flag 10c corresponding to (N-1).
【００２８】エントリ１０ａのビット１６〜２３の１バ
イトは同一のプロセッサグループ２−１〜２−ｎに属す
る演算処理装置４−１〜４−Ｎをリンクするためのプロ
セッサグループキュー１０ｄである。One byte of bits 16 to 23 of the entry 10a is a processor group queue 10d for linking the arithmetic processing units 4-1 to 4-N belonging to the same processor group 2-1 to 2-n.
【００２９】図２では同一のプロセッサグループ２−１
に属する演算処理装置４−１〜４−４をリンクするため
に、演算処理装置４−１に演算処理装置４−２を示す
“０００００００１”が、演算処理装置４−２に演算処
理装置４−３を示す“００００００１０”が、演算処理
装置４−３に演算処理装置４−４を示す“００００００
１１”が、演算処理装置４−４に演算処理装置４−１を
示す“００００００００”が夫々セットされている。In FIG. 2, the same processor group 2-1 is used.
In order to link the arithmetic processing units 4-1 to 4-4 belonging to the above, "00000001" indicating the arithmetic processing unit 4-2 to the arithmetic processing unit 4-1 is connected to the arithmetic processing unit 4-2. "00000010" indicating 3 indicates that the arithmetic processing unit 4-3 indicates "0000000" indicating the arithmetic processing unit 4-4.
11 "is set in the arithmetic processing unit 4-4 and" 00000000 "indicating the arithmetic processing unit 4-1 is set.
【００３０】また、図２では同一のプロセッサグループ
２−２に属する演算処理装置４−５に演算処理装置４−
６を示す“０００００１０１”が、演算処理装置４−６
に演算処理装置４−７を示す“０００００１１０”が、
演算処理装置４−７に演算処理装置４−８を示す“００
０００１１１”が、演算処理装置４−８に演算処理装置
４−５を示す“０００００１００”が夫々セットされて
いる。Further, in FIG. 2, the arithmetic processing units 4-5 belonging to the same processor group 2-2 are connected to the arithmetic processing units 4-.
"00000101" indicating 6 is the arithmetic processing unit 4-6.
"000000110" indicating the arithmetic processing unit 4-7 is
"00" indicating the arithmetic processing unit 4-8 to the arithmetic processing unit 4-7.
000111 "is set in the arithmetic processing unit 4-8, and" 00000100 "indicating the arithmetic processing unit 4-5 is set.
【００３１】入出力処理装置３−１〜３−Ｍはこのプロ
セッサグループキュー１０ｄを順次サーチすることで、
同一のプロセッサグループ２−１内の演算処理装置４−
１〜４−Ｎを知ることができる。尚、プロセッサグルー
プキュー１０ｄはシステム立上げ時にＲＡＳプロセッサ
によってセットされる。The input / output processing devices 3-1 to 3-M sequentially search the processor group queue 10d,
Arithmetic processing unit 4-in the same processor group 2-1
You can know 1-4-N. The processor group queue 10d is set by the RAS processor at system startup.
【００３２】エントリ１０ａのビット２４〜３１の１バ
イトはシステム内でアイドル状態にある演算処理装置４
−１〜４−Ｎをリンクするためのアイドルプロセッサキ
ュー１０ｅであり、同一のシステム内に唯一存在する。1 byte of bits 24 to 31 of the entry 10a is an arithmetic processing unit 4 in an idle state in the system.
It is an idle processor queue 10e for linking -1 to 4-N, and exists only in the same system.
【００３３】アイドルプロセッサキュー１０ｅの先頭リ
ンクの演算処理装置番号はヘッド（ＨＥＡＤ）ポインタ
１１によって示され、最終リンクの演算処理装置番号は
テイル（ＴＡＩＬ）ポインタ１２によって示されてい
る。The processor number of the head link of the idle processor queue 10e is indicated by the head (HEAD) pointer 11, and the processor number of the last link is indicated by the tail pointer 12.
【００３４】図２ではヘッドポインタ１１に先頭リンク
の演算処理装置番号として演算処理装置４−６を示す
“０００００１０１”が、またテイルポインタ１２に最
終リンクの演算処理装置番号として演算処理装置４−
（Ｎ−１）を示す番号（Ｎ−１）が夫々セットされてい
る。In FIG. 2, "00000101" indicating the arithmetic processing unit 4-6 as the head link arithmetic processing unit number is shown in the head pointer 11, and the tail pointer 12 is the arithmetic processing unit number 4 as the final link arithmetic processing unit number.
The numbers (N-1) indicating (N-1) are set respectively.
【００３５】ここで、ヘッドポインタ１１のバイト０〜
２の３バイトはステータステーブル１０の先頭番地のア
ドレス（ＡＤＲＳ）が格納されている。また、ヘッドポ
インタ１１及びテイルポインタ１２は主記憶装置１上の
予め設定された特定アドレスに置かれており、その特定
アドレスは入出力処理装置３−１〜３−Ｍ、演算処理装
置４−１〜４−Ｎ、ＲＡＳプロセッサにとって周知とな
っている。Here, bytes 0 to 0 of the head pointer 11
The address (ADRS) of the head address of the status table 10 is stored in the 3 bytes of 2. Further, the head pointer 11 and the tail pointer 12 are located at preset specific addresses on the main storage device 1, and the specific addresses are the input / output processing devices 3-1 to 3-M and the arithmetic processing device 4-1. ~ 4-N, well known to RAS processors.
【００３６】アイドル状態にある演算処理装置４−６，
４−９，……，４−（Ｎ−１）に夫々対応するアイドル
プロセッサキュー１０ｅには次のアイドル状態にある演
算処理装置番号が格納され、次のアイドル状態にある演
算処理装置がない場合、すなわち、最終リンクの演算処
理装置４−（Ｎ−１）の場合には“１１１１１１１１”
がセットされる。The arithmetic processing unit 4-6 in the idle state
4-9, ..., 4- (N-1) respectively corresponding to the processor numbers in the idle state are stored in the idle processor queue 10e, and there is no processor in the next idle state. That is, in the case of the arithmetic processing unit 4- (N-1) of the final link, "11111111"
Is set.
【００３７】アイドルプロセッサキュー１０ｅはステー
タスフラグ１０ｃの更新に同期して各演算処理装置４−
１〜４−Ｎによって行われる。複数の演算処理装置４−
１〜４−Ｎがステータスフラグ１０ｃを更新するために
は排他制御が必要となるので、主記憶装置１上にはロッ
クバイトが設けられているが、このロックバイトは図示
していない。The idle processor queue 10e synchronizes with the update of the status flag 10c and each arithmetic processing unit 4-.
1 to 4-N. Multiple arithmetic processing devices 4-
A lock byte is provided on the main memory 1 because the exclusive control is required for the 1-4 to N to update the status flag 10c, but this lock byte is not shown.
【００３８】アイドルプロセッサキュー１０ｅが空の場
合、つまりアイドル状態の演算処理装置が存在しない場
合にはヘッドポインタ１１及びテイルポインタ１２とも
に３バイト目（ビット２４〜３１）がオール“１”とな
る。When the idle processor queue 10e is empty, that is, when there is no processor in the idle state, the third byte (bits 24 to 31) of the head pointer 11 and the tail pointer 12 are all "1".
【００３９】図３は図２のステータステーブル１０が更
新された状態を示す図である。図においては、図２に示
すステータステーブル１０が演算処理装置４−２によっ
て更新された状態を示している。FIG. 3 is a diagram showing a state in which the status table 10 of FIG. 2 is updated. In the figure, the status table 10 shown in FIG. 2 is updated by the arithmetic processing device 4-2.
【００４０】この場合、演算処理装置４−２が非アイド
ル状態からアイドル状態に遷移し、ステータステーブル
１０が更新されると、テイルポインタ１２の３バイト目
に最終リンクの演算処理装置番号としてセットされた演
算処理装置番号（Ｎ−１）が演算処理装置４−２の演算
処理装置番号“０００００００１”に書換えられる。In this case, when the arithmetic processing unit 4-2 transits from the non-idle state to the idle state and the status table 10 is updated, the arithmetic processing unit number of the final link is set at the third byte of the tail pointer 12. The arithmetic processing unit number (N-1) is rewritten to the arithmetic processing unit number “00000001” of the arithmetic processing unit 4-2.
【００４１】また、それまで最終リンクだった演算処理
装置４−（Ｎ−１）に対応するエントリ１０ａのアイド
ルプロセッサキュー１０ｅには演算処理装置４−２の演
算処理装置番号“０００００００１”が書込まれる。Further, the arithmetic processing unit number "00000001" of the arithmetic processing unit 4-2 is written in the idle processor queue 10e of the entry 10a corresponding to the arithmetic processing unit 4- (N-1) which was the last link. Be done.
【００４２】このとき、演算処理装置４−２のエントリ
１０ａのステータスフラグ１０ｃには“００００”が、
ビット２４〜３１には“１１１１１１１１”が夫々書込
まれる。At this time, "0000" is set in the status flag 10c of the entry 10a of the arithmetic processing unit 4-2,
“11111111” is written in bits 24 to 31, respectively.
【００４３】図４は本発明の一実施例による演算処理装
置がアイドル状態に遷移する際のステータステーブル１
０の更新処理を示す図である。これら図１〜図４を用い
て本発明の一実施例におけるステータステーブル１０の
更新処理について説明する。FIG. 4 is a status table 1 when the arithmetic processing unit according to the embodiment of the present invention transits to the idle state.
It is a figure which shows the update process of 0. The update processing of the status table 10 in the embodiment of the present invention will be described with reference to FIGS.
【００４４】以下、演算処理装置４−２から入出力処理
装置３−３に対してＩ／Ｏの起動処理が行われた場合、
演算処理装置４−２から入出力処理装置３−３へのＩ／
Ｏの起動処理からＩ／Ｏ終了割込みまでの動作の概要に
ついて説明する。In the following, when the I / O activation process is performed from the arithmetic processing unit 4-2 to the input / output processing unit 3-3,
I / O from the arithmetic processing unit 4-2 to the input / output processing unit 3-3
The outline of the operation from the O start processing to the I / O end interrupt will be described.
【００４５】Ｉ／Ｏ動作はソフトウェア命令のＣＯＮＮ
ＥＣＴ命令によって起動される。ＣＯＮＮＥＣＴ命令で
指示される入出力処理装置番号、物理チャネル番号、論
理チャネル番号によって入出力装置（図示せず）までの
論理的な経路が指示されるので、演算処理装置４−２は
その経路上の入出力処理装置３−３に対してＩ／Ｏ動作
開始を指示する通信を発行する。The I / O operation is the software instruction CONN.
It is activated by the ECT command. Since the logical path to the input / output device (not shown) is specified by the input / output processing device number, the physical channel number, and the logical channel number specified by the CONNECT command, the arithmetic processing device 4-2 is on that path. And issues a communication instructing the I / O processing device 3-3 to start the I / O operation.
【００４６】このとき、Ｉ／Ｏ動作に必要な情報やチャ
ネルプログラムの格納アドレス等は主記憶装置１内の周
知の領域に演算処理装置４−２が書込んでおり、入出力
処理装置３−３は必要に応じてそれらの情報を主記憶装
置１から取出してきてＩ／Ｏ動作を実行する。At this time, the information necessary for the I / O operation, the storage address of the channel program, and the like are written in the well-known area in the main memory 1 by the arithmetic processing unit 4-2, and the input / output processing unit 3-. 3 fetches such information from the main memory 1 as necessary and executes an I / O operation.
【００４７】入出力処理装置３−３は演算処理装置４−
２からの起動通信に応じて入出力制御装置（図示せず）
及び入出力装置を起動・制御し、主記憶装置１と入出力
装置との間のデータ転送を行う。The input / output processing unit 3-3 is an arithmetic processing unit 4-.
Input / output control device (not shown) according to start communication from 2
Also, the input / output device is activated / controlled to transfer data between the main storage device 1 and the input / output device.
【００４８】Ｉ／Ｏ動作が終了すると、入出力処理装置
３−３は演算処理装置４−１〜４−ＮのいずれかにＩ／
Ｏ終了の割込みを発行しようとする。この場合、入出力
処理装置３−３はＩ／Ｏ終了割込みの発行先の演算処理
装置番号を決定するために、主記憶装置１内のステータ
ステーブル１０を参照する。When the I / O operation is completed, the input / output processing unit 3-3 sends I / O data to any one of the arithmetic processing units 4-1 to 4-N.
Attempt to issue an O end interrupt. In this case, the input / output processing device 3-3 refers to the status table 10 in the main storage device 1 in order to determine the arithmetic processing device number to which the I / O end interrupt is issued.
【００４９】一方、演算処理装置４−２はＩ／Ｏ動作を
起動した後に同一プロセスを継続する場合と、Ｉ／Ｏ終
了待ち状態に入る場合とがある。Ｉ／Ｏ終了待ちに遷移
しかつ他に実行すべきプロセスがない場合、演算処理装
置４−２はアイドル状態に遷移する。On the other hand, the arithmetic processing unit 4-2 may continue the same process after starting the I / O operation, or may enter the I / O end waiting state. When there is a process waiting for I / O completion and there is no other process to be executed, the processor 4-2 shifts to the idle state.
【００５０】その場合、演算処理装置４−２は次のよう
な手順を踏んでステータステーブル１０を更新する。ま
ず、演算処理装置４−２はステータステーブル１０を更
新する権利を得るために、ロックバイトにテストアンド
セットコマンドを発行し、ステータステーブルロックを
取得する（図４ステップＳ１）。In this case, the arithmetic processing unit 4-2 updates the status table 10 according to the following procedure. First, the processor 4-2 issues a test and set command to the lock byte to acquire the status table lock in order to obtain the right to update the status table 10 (step S1 in FIG. 4).
【００５１】演算処理装置４−２はステータステーブル
ロックの取得に成功すると、ステータステーブル１０の
自装置に対応するエントリ１０ａのアドレスを次式から
求める。When the arithmetic processing device 4-2 succeeds in acquiring the status table lock, it calculates the address of the entry 10a corresponding to its own device in the status table 10 from the following equation.
【００５２】すなわち、演算処理装置４−２は、 エントリアドレス＝ヘッドポインタ（ビット０〜２３）
＋演算処理装置番号“０００００００１”＊４……
（１） からエントリアドレスを求める。That is, the arithmetic processing unit 4-2 has the following: entry address = head pointer (bits 0 to 23)
+ Processor number "00000001" * 4 ...
Obtain the entry address from (1).
【００５３】演算処理装置４−２は、（１）式から求め
たエントリアドレスを基に主記憶装置１から読出したエ
ントリ１０ａのステータスフラグ１０ｃ（ビット４〜
７）に“００００”を書込む（図４ステップＳ２）。The arithmetic processing unit 4-2 reads the status flag 10c (bits 4 to 4) of the entry 10a read from the main memory 1 on the basis of the entry address obtained from the equation (1).
Write "0000" in 7) (step S2 in FIG. 4).
【００５４】次に、演算処理装置４−２は主記憶装置１
からヘッドポインタ１１を読出し、そのヘッドポインタ
１１の３バイト目がオール“１”かどうかをチェックす
る（図４ステップＳ３）。Next, the arithmetic processing unit 4-2 is the main storage unit 1.
The head pointer 11 is read from and the third byte of the head pointer 11 is checked whether it is all "1" (step S3 in FIG. 4).
【００５５】演算処理装置４−２はヘッドポインタ１１
の３バイト目がオール“１”の場合、アイドル状態にあ
る演算処理装置４−１〜４−Ｎをリンクするためのステ
ータステーブル１０のアイドルプロセッサキュー１０ｅ
が空であるので、ヘッドポインタ１１及びテイルポイン
タ１２の３バイト目に自装置の演算処理装置番号“００
０００００１”を書込む（図４ステップＳ４）。The arithmetic processing unit 4-2 has the head pointer 11
If the third byte of all is "1", the idle processor queue 10e of the status table 10 for linking the arithmetic processing units 4-1 to 4-N in the idle state.
Is empty, the arithmetic processing unit number “00” of the own device is located at the 3rd byte of the head pointer 11 and the tail pointer 12.
Write "000001" (step S4 in FIG. 4).
【００５６】この場合、演算処理装置４−２はエントリ
アドレスを基に主記憶装置１から読出した自装置に対応
するエントリ１０ａのアイドルプロセッサキュー１０ｅ
（ビット２４〜３１）に“１１１１１１１１”を書込
む。その後に、演算処理装置４−２はステータステーブ
ルロックを解除する（図４ステップＳ５）。In this case, the processing unit 4-2 reads the idle processor queue 10e of the entry 10a corresponding to its own device read from the main memory 1 based on the entry address.
Write "11111111" in (bits 24 to 31). After that, the arithmetic processing device 4-2 releases the status table lock (step S5 in FIG. 4).
【００５７】一方、演算処理装置４−２はヘッドポイン
タ１１の３バイト目がオール“１”ではない場合、テイ
ルポインタ１２の３バイト目が示すキュー最後尾の演算
処理装置番号（Ｎ−１）の演算処理装置４−（Ｎ−１）
に対応するエントリ１０ａのアドレスを（１）式から求
める。On the other hand, when the third byte of the head pointer 11 is not all "1", the arithmetic processing unit 4-2 indicates the arithmetic processing unit number (N-1) at the end of the queue indicated by the third byte of the tail pointer 12. Processing unit 4- (N-1)
The address of the entry 10a corresponding to is calculated from equation (1).
【００５８】演算処理装置４−２はそのエントリアドレ
スを基に主記憶装置１から読出したエントリ１０ａのア
イドルプロセッサキュー１０ｅ（ビット２４〜３１）に
自装置の演算処理装置番号“０００００００１”を書込
む（図４ステップＳ６）。The arithmetic processing unit 4-2 writes the arithmetic processing unit number "00000001" of its own unit in the idle processor queue 10e (bits 24 to 31) of the entry 10a read from the main memory 1 based on the entry address. (FIG. 4 step S6).
【００５９】また、演算処理装置４−２はエントリアド
レスを基に主記憶装置１から読出した自装置に対応する
エントリ１０ａのアイドルプロセッサキュー１０ｅ（ビ
ット２４〜３１）に“１１１１１１１１”を書込む（図
４ステップＳ７）。Further, the arithmetic processing unit 4-2 writes "11111111" in the idle processor queue 10e (bits 24 to 31) of the entry 10a corresponding to its own device read from the main memory 1 based on the entry address ( 4 step S7).
【００６０】この後に、演算処理装置４−２はテイルポ
インタ１２の３バイト目に自装置の演算処理装置番号
“０００００００１”を書込み（図４ステップＳ８）、
ステータステーブルロックを解除する（図４ステップＳ
５）。After this, the arithmetic processing unit 4-2 writes the arithmetic processing unit number "00000001" of its own in the third byte of the tail pointer 12 (step S8 in FIG. 4),
Release the status table lock (step S in FIG. 4).
5).
【００６１】入出力処理装置３−３では主記憶装置１内
のステータステーブル１０を参照してＩ／Ｏ終了割込み
の発行先の演算処理装置番号を決定するので、入出力処
理装置３−３は演算処理装置４−２にＩ／Ｏ終了の割込
みを発行する。Since the input / output processing device 3-3 refers to the status table 10 in the main memory 1 to determine the arithmetic processing device number to which the I / O end interrupt is issued, the input / output processing device 3-3 An I / O end interrupt is issued to the arithmetic processing unit 4-2.
【００６２】尚、演算処理装置４−２はＩ／Ｏ動作を起
動した後に同一プロセスを継続する場合、アイドル状態
に遷移しないので、ステータステーブル１０の演算処理
装置４−２に対応するエントリ１０ａの書換えは行われ
ない。When the arithmetic processing unit 4-2 continues the same process after starting the I / O operation, it does not transit to the idle state, so that the entry 10a of the status table 10 corresponding to the arithmetic processing unit 4-2 is changed. No rewriting is done.
【００６３】上述した如く、演算処理装置４−２が非ア
イドル状態からアイドル状態に遷移すると、ステータス
テーブル１０は図２に示す状態から図３に示す状態へと
更新される。As described above, when the arithmetic processing unit 4-2 transits from the non-idle state to the idle state, the status table 10 is updated from the state shown in FIG. 2 to the state shown in FIG.
【００６４】図５及び図６は図１の入出力処理装置３−
１〜３−ＭのＩ／Ｏ終了割込みの発行先を決定する処理
動作を示すフローチャートである。図５はアイドルプロ
セッサキュー１０ｅに基づいた発行先の決定処理を示し
ており、図６はプロセッサグループキュー１０ｄ及びア
イドルプロセッサキュー１０ｅに基づいた発行先の決定
処理を示している。5 and 6 show the input / output processing unit 3-of FIG.
It is a flowchart which shows the processing operation which determines the issue destination of the I / O completion interrupt of 1-3-M. FIG. 5 shows the issue destination determination processing based on the idle processor queue 10e, and FIG. 6 shows the issue destination determination processing based on the processor group queue 10d and the idle processor queue 10e.
【００６５】これら図１〜図３と図５と図６とを用いて
本発明の一実施例による入出力処理装置３−１〜３−Ｍ
のＩ／Ｏ終了割込みの発行先の決定処理について説明す
る。Input / output processing devices 3-1 to 3-M according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3, 5 and 6.
The process of deciding the issue destination of the I / O end interrupt will be described.
【００６６】入出力処理装置３−１〜３−ＭはＩ／Ｏ動
作を終了すると、終了報告を行うべき演算処理装置を決
定するための処理を行う。この決定処理にはアイドルプ
ロセッサキュー１０ｅに基づいて発行先を決定する処理
と、プロセッサグループキュー１０ｄ及びアイドルプロ
セッサキュー１０ｅに基づいて発行先を決定する処理と
がある。When the I / O processing devices 3-1 to 3-M complete the I / O operation, they perform processing for determining the arithmetic processing device to which the completion report should be sent. This determination process includes a process of determining the issue destination based on the idle processor queue 10e and a process of determining the issue destination based on the processor group queue 10d and the idle processor queue 10e.
【００６７】まず、図５に示すアイドルプロセッサキュ
ー１０ｅに基づいた処理について説明する。この場合、
ステータステーブル１０の内容が図３に示すような内容
になっているものとし、入出力処理装置３−３がその内
容に基づいて発行先を決定するものとする。First, the processing based on the idle processor queue 10e shown in FIG. 5 will be described. in this case,
It is assumed that the contents of the status table 10 are as shown in FIG. 3, and the input / output processing device 3-3 determines the issue destination based on the contents.
【００６８】まず、入出力処理装置３−３はヘッドポイ
ンタ１１を主記憶装置１から読出し、ステータステーブ
ル１０の先頭アドレスを得る。入出力処理装置３−３は
上記の（１）式からステータステーブル１０の演算処理
装置４−３に対応するエントリ１０ａのアドレスを求め
る。First, the input / output processing device 3-3 reads the head pointer 11 from the main storage device 1 to obtain the head address of the status table 10. The input / output processing device 3-3 obtains the address of the entry 10a corresponding to the arithmetic processing device 4-3 of the status table 10 from the above equation (1).
【００６９】入出力処理装置３−３は（１）式から求め
たエントリアドレスに基づいてステータステーブル１０
から演算処理装置４−３に対応するエントリ１０ａを読
出し、その演算処理装置４−３の演算処理装置番号を図
示せぬ記憶部に記憶する（図５ステップＳ１１）。The input / output processing unit 3-3 uses the status table 10 based on the entry address obtained from the equation (1).
The entry 10a corresponding to the arithmetic processing device 4-3 is read from the storage device 4-3 and the arithmetic processing device number of the arithmetic processing device 4-3 is stored in the storage unit (not shown) (step S11 in FIG. 5).
【００７０】ここで、入出力処理装置３−３が自装置の
入出力処理装置番号に対応している演算処理装置番号の
演算処理装置４−３からエントリ１０ａを読出すのは、
ある特定の演算処理装置に負荷が集中するのを防ぐため
である。Here, the input / output processor 3-3 reads the entry 10a from the arithmetic processor 4-3 having the arithmetic processor number corresponding to the input / output processor number of its own device.
This is to prevent the load from being concentrated on a specific arithmetic processing unit.
【００７１】つまり、例えば全ての入出力処理装置３−
１〜３−Ｍが演算処理装置４−１からステータスフラグ
１０ｃのチェックを開始すると、演算処理装置４−１に
負荷が集中する可能性がある。That is, for example, all the input / output processing devices 3-
When 1 to 3-M start checking the status flag 10c from the arithmetic processing device 4-1, loads may be concentrated on the arithmetic processing device 4-1.
【００７２】そこで、入出力処理装置３−１〜３−Ｍが
夫々対応する演算処理装置４−１〜４−Ｎからエントリ
１０ａの読出しを開始することで、特定の演算処理装置
に負荷が集中するのを防ぐようにしているのである。Therefore, the input / output processing devices 3-1 to 3-M start reading the entry 10a from the corresponding processing devices 4-1 to 4-N, so that the load is concentrated on a specific processing device. It is trying to prevent it.
【００７３】入出力処理装置３−３はステータステーブ
ル１０から読出したエントリ１０ａのステータスフラグ
１０ｃをチェックし、演算処理装置４−３がアイドル状
態か否かを判定する（図５ステップＳ１２）。The input / output processing device 3-3 checks the status flag 10c of the entry 10a read from the status table 10 and determines whether the arithmetic processing device 4-3 is in the idle state (step S12 in FIG. 5).
【００７４】この場合、演算処理装置４−３のステータ
スフラグ１０ｃが“１１１１”なので、演算処理装置４
−３がアイドル状態にはないと判定し、演算処理装置４
−３の演算処理装置番号に１を加算し（ｉ＝ｉ＋１）
（図５ステップＳ１３）、その演算処理装置番号が記憶
した演算処理装置４−３の演算処理装置番号と一致する
か否かを判定する（図５ステップＳ１４）。In this case, since the status flag 10c of the arithmetic processing unit 4-3 is "1111", the arithmetic processing unit 4-3
-3 is not in the idle state, the arithmetic processing unit 4
-3 is added to the arithmetic processing unit number (i = i + 1)
(FIG. 5 step S13), it is determined whether or not the arithmetic processing device number matches the stored arithmetic processing device number of the arithmetic processing device 4-3 (FIG. 5 step S14).
【００７５】入出力処理装置３−３は１を加算した演算
処理装置番号が記憶した演算処理装置４−３の演算処理
装置番号と一致しなければ、１を加算した演算処理装置
番号の演算処理装置、すなわち次の演算処理装置４−４
のエントリ１０ａをステータステーブル１０から読出す
（図５ステップＳ１１）。In the input / output processing device 3-3, if the arithmetic processing device number to which 1 is added does not match the arithmetic processing device number of the arithmetic processing device 4-3 stored, the arithmetic processing of the arithmetic processing device number to which 1 is added. Device, that is, the following arithmetic processing device 4-4
Entry 10a is read from the status table 10 (step S11 in FIG. 5).
【００７６】図３においては、演算処理装置４−３〜４
−５はアイドル状態ではないため、入出力処理装置３−
３は演算処理装置４−６のエントリ１０ａまで読み進む
こととなる。In FIG. 3, arithmetic processing units 4-3 to 4-4 are provided.
-5 is not in the idle state, so the input / output processing device 3-
3 is read to the entry 10a of the arithmetic processing device 4-6.
【００７７】入出力処理装置３−３は演算処理装置４−
６のエントリ１０ａを読出し、アイドル状態の演算処理
装置４−６を認識すると、演算処理装置４−６に対して
Ｉ／Ｏ終了割込みのプロセッサ間通信を発行する（図５
ステップＳ１５）。The input / output processing unit 3-3 is the arithmetic processing unit 4-.
When the entry 10a of No. 6 is read and the processor 4-6 in the idle state is recognized, the interprocessor communication of the I / O end interrupt is issued to the processor 4-6 (FIG. 5).
Step S15).
【００７８】もしも仮に、アイドル状態の演算処理装置
が見付からずに最後の演算処理装置４−Ｎまでステータ
ステーブル１０を読み進むと、入出力処理装置３−３は
演算処理装置番号を０に戻して演算処理装置４−１から
再度エントリ１０ａのチェックを行う。If the processor in the idle state is not found and the status table 10 is read to the last processor 4-N, the input / output processor 3-3 resets the processor number to 0. The entry 10a is checked again from the arithmetic processing device 4-1.
【００７９】さらに、アイドル状態にある演算処理装置
が見付からずに、１を加算した演算処理装置番号が演算
処理装置４−３の演算処理装置番号になると、入出力処
理装置３−３はアイドル状態にある演算処理装置がない
と認識し、デフォルト（既定値）である演算処理装置４
−３に対してＩ／Ｏ終了割込みを送出する。Further, when the arithmetic processing unit in the idle state is not found and the arithmetic processing unit number added with 1 becomes the arithmetic processing unit number of the arithmetic processing unit 4-3, the input / output processing unit 3-3 is in the idle state. The processor 4 which is the default (default value) by recognizing that there is no processor in
-3 sends an I / O end interrupt.
【００８０】しかしながら、一般にコンピュータシステ
ムのビジー率は平均的に見ると７０〜８０％を越えるこ
とはまれであり、入出力処理装置３−３はステータステ
ーブル１０の検索を開始してから早い時期にアイドル状
態にある演算処理装置を見付けることが可能である。However, in general, the busy rate of the computer system rarely exceeds 70 to 80% on average, and the input / output processing unit 3-3 is in the early stage after starting the search of the status table 10. It is possible to find a processor in an idle state.
【００８１】一方、図６に示すプロセッサグループキュ
ー１０ｄ及びアイドルプロセッサキュー１０ｅに基づい
た処理の場合、入出力処理装置３−３はヘッドポインタ
１１を主記憶装置１から読出し、ステータステーブル１
０の先頭アドレスを得る。On the other hand, in the case of the processing based on the processor group queue 10d and the idle processor queue 10e shown in FIG. 6, the input / output processing device 3-3 reads the head pointer 11 from the main storage device 1 and the status table 1
Get the start address of 0.
【００８２】入出力処理装置３−３は上記の（１）式か
らステータステーブル１０の演算処理装置４−３に対応
するエントリ１０ａのアドレスを求め、そのエントリア
ドレスに基づいてステータステーブル１０から演算処理
装置４−３に対応するエントリ１０ａを読出す（図６ス
テップＳ２１）。The input / output processing unit 3-3 obtains the address of the entry 10a corresponding to the arithmetic processing unit 4-3 of the status table 10 from the above equation (1), and performs the arithmetic processing from the status table 10 based on the entry address. The entry 10a corresponding to the device 4-3 is read (step S21 in FIG. 6).
【００８３】入出力処理装置３−３はステータステーブ
ル１０から読出したエントリ１０ａのステータスフラグ
１０ｃをチェックし、演算処理装置４−３がアイドル状
態か否かを判定する（図６ステップＳ２２）。The input / output processing device 3-3 checks the status flag 10c of the entry 10a read from the status table 10 and determines whether the arithmetic processing device 4-3 is in the idle state (step S22 in FIG. 6).
【００８４】入出力処理装置３−３はステータスフラグ
１０ｃがアイドル状態を示していなければ、演算処理装
置４−３のエントリ１０ａのプロセッサグループキュー
１０ｄを参照し、演算処理装置４−３がプロセッサグル
ープ２−１の最後の演算処理装置かどうかを判定する
（図６ステップＳ２３）。If the status flag 10c does not indicate the idle state, the input / output processing unit 3-3 refers to the processor group queue 10d of the entry 10a of the arithmetic processing unit 4-3, and the arithmetic processing unit 4-3 shows the processor group. It is determined whether it is the last arithmetic processing unit 2-1 (step S23 in FIG. 6).
【００８５】この場合、演算処理装置４−３はプロセッ
サグループ２−１の最後の演算処理装置ではないので、
入出力処理装置３−３はプロセッサグループキュー１０
ｄを基に次の演算処理装置４−４に対応するエントリ１
０ａを読出し（図６ステップＳ２４）、次の演算処理装
置４−４がアイドル状態か否かを判定する（図６ステッ
プＳ２２）。In this case, the arithmetic processing unit 4-3 is not the last arithmetic processing unit of the processor group 2-1.
The input / output processing device 3-3 is the processor group queue 10
Entry 1 corresponding to the next arithmetic processing unit 4-4 based on d
0a is read (step S24 in FIG. 6), and it is determined whether or not the next arithmetic processing unit 4-4 is in the idle state (step S22 in FIG. 6).
【００８６】入出力処理装置３−３は上記の処理を繰返
し行い、演算処理装置４−２に対応するエントリ１０ａ
を読出しときに、初めてアイドル状態の演算処理装置４
−２を得ることができる。The input / output processing unit 3-3 repeats the above-mentioned processing to make the entry 10a corresponding to the arithmetic processing unit 4-2.
The processing unit 4 which is in the idle state for the first time when reading
-2 can be obtained.
【００８７】入出力処理装置３−３はアイドル状態の演
算処理装置４−２を認識すると、演算処理装置４−２に
対してＩ／Ｏ終了割込みのプロセッサ間通信を発行する
（図６ステップＳ２９）。When the input / output processing unit 3-3 recognizes the arithmetic processing unit 4-2 in the idle state, it issues an inter-processor communication of an I / O end interrupt to the arithmetic processing unit 4-2 (step S29 in FIG. 6). ).
【００８８】もしも仮に、アイドル状態の演算処理装置
が見付からずに、自装置に対応するエントリ１０ａに戻
ってくると、入出力処理装置３−３は同一のプロセッサ
グループ２−１内にアイドル状態にある演算処理装置が
存在しないと判断し、アイドルプロセッサキュー１０ｅ
のサーチを始める。If an arithmetic processing unit in the idle state is not found and returns to the entry 10a corresponding to its own device, the input / output processing unit 3-3 becomes the idle state in the same processor group 2-1. It is determined that a certain arithmetic processing unit does not exist, and the idle processor queue 10e
Start the search for.
【００８９】この場合、入出力処理装置３−３はヘッド
ポインタ１１を再度読出し（図６ステップＳ２５）、ヘ
ッドポインタ１１の３バイト目がオール“１”であれば
（図６ステップＳ２６）、アイドル状態にある演算処理
装置がないと認識し、デフォルト（既定値）である演算
処理装置４−３に対してＩ／Ｏ終了割込みを送出する
（図６ステップＳ２８）。In this case, the input / output processing unit 3-3 reads the head pointer 11 again (step S25 in FIG. 6), and if the third byte of the head pointer 11 is all "1" (step S26 in FIG. 6), idles. It recognizes that there is no arithmetic processing unit in the state and sends an I / O end interrupt to the arithmetic processing unit 4-3 which is the default (default value) (step S28 in FIG. 6).
【００９０】また、ヘッドポインタ１１の３バイト目が
オール“１”でなければ（図６ステップＳ２６）、入出
力処理装置３−３はヘッドポインタ１１の３バイト目に
表示された演算処理装置番号“０００００１０１”の演
算処理装置４−６に対してＩ／Ｏ終了割込みを送出する
（図６ステップＳ２７）。If the 3rd byte of the head pointer 11 is not all "1" (step S26 in FIG. 6), the I / O processor 3-3 displays the arithmetic processing unit number displayed at the 3rd byte of the head pointer 11. An I / O end interrupt is sent to the arithmetic processing unit 4-6 of "00000101" (step S27 in FIG. 6).
【００９１】図７は図３のステータステーブル１０が更
新された状態を示す図である。図においては、図３に示
すステータステーブル１０が演算処理装置４−６によっ
て更新された状態を示している。FIG. 7 is a diagram showing a state in which the status table 10 of FIG. 3 is updated. In the figure, the status table 10 shown in FIG. 3 is updated by the arithmetic processing unit 4-6.
【００９２】この場合、演算処理装置４−６がアイドル
状態から非アイドル状態に遷移することで、ステータス
テーブル１０が更新されると、ヘッドポインタ１１の３
バイト目に先頭リンクの演算処理装置番号としてセット
された演算処理装置番号“０００００１０１”が演算処
理装置４−（Ｎ−１）の演算処理装置番号（Ｎ−１）に
書換えられる。In this case, when the status table 10 is updated by the arithmetic processing unit 4-6 making a transition from the idle state to the non-idle state, the head pointer 11 3 is updated.
The arithmetic processing unit number "00000101" set as the arithmetic processing unit number of the head link at the byte is rewritten to the arithmetic processing unit number (N-1) of the arithmetic processing unit 4- (N-1).
【００９３】また、演算処理装置４−６に対応するエン
トリ１０ａのステータスフラグ１０ｃには非アイドル状
態を示す“１１１１”が書込まれるとともに、アイドル
プロセッサキュー１０ｅが空にされる。Further, "1111" indicating the non-idle state is written in the status flag 10c of the entry 10a corresponding to the arithmetic processing unit 4-6, and the idle processor queue 10e is emptied.
【００９４】図８及び図９は本発明の一実施例による演
算処理装置が非アイドル状態に遷移する際のステータス
テーブルの更新処理を示す図である。これら図１と図３
と図７〜図９とを用いて本発明の一実施例におけるステ
ータステーブルの更新処理について説明する。FIG. 8 and FIG. 9 are views showing the update processing of the status table when the arithmetic processing unit according to the embodiment of the present invention transits to the non-idle state. These FIG. 1 and FIG.
The update processing of the status table in the embodiment of the present invention will be described with reference to FIGS.
【００９５】以下、Ｉ／Ｏ割込みを受信した演算処理装
置４−６の処理について説明する。演算処理装置４−６
はＩ／Ｏ割込みを受信すると、アイドル状態から非アイ
ドル状態に遷移する。この場合、演算処理装置４−６は
次のような手順を踏んでステータステーブル１０を更新
する。The processing of the arithmetic processing unit 4-6 which has received the I / O interrupt will be described below. Arithmetic processing device 4-6
When it receives an I / O interrupt, it transitions from the idle state to the non-idle state. In this case, the arithmetic processing unit 4-6 updates the status table 10 according to the following procedure.
【００９６】まず、演算処理装置４−６はステータステ
ーブル１０を更新する権利を得るために、ロックバイト
にテストアンドセットコマンドを発行し、ステータステ
ーブルロックを取得する（図８ステップＳ３１）。First, in order to obtain the right to update the status table 10, the arithmetic processing unit 4-6 issues a test and set command to the lock byte and acquires the status table lock (step S31 in FIG. 8).
【００９７】演算処理装置４−６はステータステーブル
ロックの取得に成功すると、ステータステーブル１０の
自装置に対応するエントリ１０ａのアドレスを（１）式
から求め、そのエントリアドレスを基に主記憶装置１か
ら読出したエントリ１０ａのステータスフラグ１０ｃ
（ビット４〜７）に“１１１１”を書込む（図８ステッ
プＳ３２）。When the processor 4-6 succeeds in acquiring the status table lock, it obtains the address of the entry 10a corresponding to its own device in the status table 10 from the equation (1), and based on the entry address, the main memory 1 Status flag 10c of entry 10a read from
"1111" is written in (bits 4 to 7) (step S32 in FIG. 8).
【００９８】次に、演算処理装置４−６は主記憶装置１
からヘッドポインタ１１を読出し（図８ステップＳ３
３）、そのヘッドポインタ１１の３バイト目に示された
キュー先頭演算処理装置番号と自装置の演算処理装置番
号“０００００１０１”とを比較する（図８ステップＳ
３４）。Next, the arithmetic processing unit 4-6 is the main storage unit 1.
The head pointer 11 is read from (step S3 in FIG. 8).
3), the queue head arithmetic processing unit number shown in the 3rd byte of the head pointer 11 is compared with the arithmetic processing unit number of the self apparatus "00000101" (step S in FIG. 8).
34).
【００９９】この場合、図３に示すように、ヘッドポイ
ンタ１１のキュー先頭演算処理装置番号と自装置の演算
処理装置番号“０００００１０１”とが一致するので、
演算処理装置４−６はヘッドポインタ１１のキュー先頭
演算処理装置番号のエントリ１０ａ、すなわち演算処理
装置４−６に対応するエントリ１０ａを読出す（図８ス
テップＳ３５）。In this case, as shown in FIG. 3, the queue head arithmetic processing unit number of the head pointer 11 and the arithmetic processing unit number "00000101" of the self apparatus match.
The arithmetic processing unit 4-6 reads the entry 10a of the queue head arithmetic processing unit number of the head pointer 11, that is, the entry 10a corresponding to the arithmetic processing unit 4-6 (step S35 in FIG. 8).
【０１００】演算処理装置４−６は読出したエントリ１
０ａのステータスフラグ１０ｃに“１１１１”を書込
み、アイドルプロセッサキュー１０ｅがオール“１”か
どうかをチェックする（図８ステップＳ３６）。The processor 4-6 reads the entry 1
"1111" is written in the status flag 10c of 0a, and it is checked whether the idle processor queue 10e is all "1" (step S36 in FIG. 8).
【０１０１】アイドルプロセッサキュー１０ｅがオール
“１”の場合、演算処理装置４−６が唯一キューにリン
クされているプロセッサであるので、演算処理装置４−
６がデキューされた後はキューが空になる。When the idle processor queue 10e is all "1", the arithmetic processing unit 4-6 is the only processor linked to the queue.
After 6 is dequeued, the queue is empty.
【０１０２】よって、演算処理装置４−６はヘッドポイ
ンタ１１及びテイルポインタ１２の３バイト目をオール
“１”に書換え（図８ステップＳ３７）、ステータステ
ーブルロックを解除する（図８ステップＳ３８）。演算
処理装置４−６はステータステーブルロックを解除する
と、受信したＩ／Ｏ割込みの処理に移入する。Therefore, the arithmetic processing unit 4-6 rewrites the 3rd byte of the head pointer 11 and the tail pointer 12 to all "1" (step S37 in FIG. 8) and releases the status table lock (step S38 in FIG. 8). The arithmetic processing unit 4-6, after releasing the status table lock, shifts to the processing of the received I / O interrupt.
【０１０３】一方、演算処理装置４−６はアイドルプロ
セッサキュー１０ｅがオール“１”ではない場合、読出
したエントリ１０ａのアイドルプロセッサキュー１０ｅ
をヘッドポインタ１１の３バイト目に書込む（図８ステ
ップＳ３９）。On the other hand, when the idle processor queue 10e is not all "1", the processor 4-6 idle processor queue 10e of the read entry 10a.
Is written in the third byte of the head pointer 11 (step S39 in FIG. 8).
【０１０４】この後に、演算処理装置４−６は読出した
エントリ１０ａのアイドルプロセッサキュー１０ｅにオ
ール“１”を書込み（図８ステップＳ４０）、ステータ
ステーブルロックを解除する（図８ステップＳ３８）。
演算処理装置４−６はステータステーブルロックを解除
すると、受信したＩ／Ｏ割込みの処理に移入する。After this, the arithmetic processing unit 4-6 writes all "1" in the idle processor queue 10e of the read entry 10a (step S40 in FIG. 8) and releases the status table lock (step S38 in FIG. 8).
The arithmetic processing unit 4-6, after releasing the status table lock, shifts to the processing of the received I / O interrupt.
【０１０５】ヘッドポインタ１１のキュー先頭演算処理
装置番号と自装置の演算処理装置番号“０００００１０
１”とが一致しなかった場合、演算処理装置４−６はヘ
ッドポインタ１１のキュー先頭演算処理装置番号のエン
トリ１０ａを読出す（図９ステップＳ４１）。The queue head arithmetic processing unit number of the head pointer 11 and the arithmetic processing unit number of the self apparatus “0000010”.
If it does not match 1 ", the arithmetic processing unit 4-6 reads the entry 10a of the queue head arithmetic processing unit number of the head pointer 11 (step S41 in FIG. 9).
【０１０６】演算処理装置４−６は読出したエントリ１
０ａのアイドルプロセッサキュー１０ｅと自装置の演算
処理装置番号“０００００１０１”とを比較する（図９
ステップＳ４２）。The arithmetic processing unit 4-6 reads the entry 1
The idle processor queue 10e of 0a is compared with the arithmetic processing unit number “00000101” of its own device (FIG. 9).
Step S42).
【０１０７】読出したエントリ１０ａのアイドルプロセ
ッサキュー１０ｅと自装置の演算処理装置番号“０００
００１０１”とが一致しなければ、演算処理装置４−６
は読出したエントリ１０ａのアイドルプロセッサキュー
１０ｅが示す次の演算処理装置番号のエントリ１０ａを
読出す（図９ステップＳ４３）。The idle processor queue 10e of the read entry 10a and the arithmetic processing unit number “000” of its own device.
If it does not match 00101 ″, the arithmetic processing unit 4-6
Reads the entry 10a of the next arithmetic processing unit number indicated by the idle processor queue 10e of the read entry 10a (step S43 in FIG. 9).
【０１０８】演算処理装置４−６は読出したエントリ１
０ａのアイドルプロセッサキュー１０ｅと自装置の演算
処理装置番号“０００００１０１”とを比較する（図９
ステップＳ４３）。The arithmetic processing unit 4-6 reads the entry 1
The idle processor queue 10e of 0a is compared with the arithmetic processing unit number “00000101” of its own device (FIG. 9).
Step S43).
【０１０９】読出したエントリ１０ａのアイドルプロセ
ッサキュー１０ｅと自装置の演算処理装置番号“０００
００１０１”とが一致すると、演算処理装置４−６は読
出したエントリ１０ａのアイドルプロセッサキュー１０
ｅのエントリ１０ａ、すなわち自装置に対応するエント
リ１０ａを読出す（図９ステップＳ４４）。The idle processor queue 10e of the read entry 10a and the arithmetic processing unit number "000" of its own device
00101 ″, the arithmetic processing unit 4-6 determines that the idle processor queue 10 of the read entry 10a.
The entry 10a of e, that is, the entry 10a corresponding to the own device is read (step S44 in FIG. 9).
【０１１０】演算処理装置４−６は読出したエントリ１
０ａのアイドルプロセッサキュー１０ｅを一つ前のエン
トリ１０ａのアイドルプロセッサキュー１０ｅに書込み
（図９ステップＳ４５）、ステータステーブルロックを
解除する（図８ステップＳ３８）。演算処理装置４−６
はステータステーブルロックを解除すると、受信したＩ
／Ｏ割込みの処理に移入する。The processor 4-6 reads the entry 1
The idle processor queue 10e of 0a is written in the idle processor queue 10e of the previous entry 10a (step S45 in FIG. 9), and the status table lock is released (step S38 in FIG. 8). Arithmetic processing device 4-6
Releases the status table lock, the received I
Populate the processing of the / O interrupt.
【０１１１】つまり、演算処理装置４−６は自装置に対
応するエントリ１０ａのアイドルプロセッサキュー１０
ｅに書込まれていた内容を一つ前のエントリ１０ａのア
イドルプロセッサキュー１０ｅに書込み、自装置に対応
するエントリ１０ａのアイドルプロセッサキュー１０ｅ
を空にする。That is, the arithmetic processing unit 4-6 has the idle processor queue 10 of the entry 10a corresponding to its own unit.
The content written in e is written in the idle processor queue 10e of the previous entry 10a, and the idle processor queue 10e of the entry 10a corresponding to its own device is written.
To empty.
【０１１２】上述した如く、演算処理装置４−６がアイ
ドル状態から非アイドル状態に遷移すると、ステータス
テーブル１０は図３に示す状態から図７に示す状態へと
更新される。As described above, when the arithmetic processing unit 4-6 transits from the idle state to the non-idle state, the status table 10 is updated from the state shown in FIG. 3 to the state shown in FIG.
【０１１３】このように、演算処理装置４−１〜４−Ｎ
各々のアイドル状態を主記憶装置１のステータステーブ
ル１０に反映・更新し、入出力処理装置３−１〜３−Ｍ
各々がそのステータステーブル１０を参照してＩ／Ｏ割
込みを通知する演算処理装置４−１〜４−Ｎを決定する
ことによって、特定の演算処理装置に負荷が集中するの
を防ぐことができる。As described above, the arithmetic processing devices 4-1 to 4-N
The respective idle states are reflected / updated in the status table 10 of the main storage device 1, and the input / output processing devices 3-1 to 3-M
By determining the arithmetic processing devices 4-1 to 4-N that notify the I / O interrupt by referring to the status table 10, it is possible to prevent the load from being concentrated on a specific arithmetic processing device.
【０１１４】また、演算処理装置が障害等によってシス
テムから切離されても、他の演算処理装置が切離された
装置に代って処理を続行することができる。Further, even if the arithmetic processing unit is disconnected from the system due to a failure or the like, the processing can be continued in place of the device whose other arithmetic processing unit is disconnected.
【０１１５】さらに、演算処理装置間及び演算処理装置
と入出力処理装置との間の排他制御が不要になるととも
に、同一のプロセッサグループ内の演算処理装置で割込
み処理を行うのが可能となる。よって、キャッシュメモ
リのヒット率の低下を防ぐことができ、演算処理装置４
−１〜４−Ｎの利用効率を向上させることができる。Further, exclusive control between the arithmetic processing units and between the arithmetic processing units and the input / output processing units becomes unnecessary, and it becomes possible for the arithmetic processing units in the same processor group to perform interrupt processing. Therefore, it is possible to prevent the hit rate of the cache memory from decreasing, and the arithmetic processing unit 4
The utilization efficiency of -1 to 4-N can be improved.
【０１１６】[0116]
【発明の効果】以上説明したように本発明のデータ処理
装置によれば、キャッシュメモリを夫々共有する複数の
演算処理装置及び複数の入出力処理装置を含む一以上の
プロセッサグループと、そのプロセッサグループが共有
する主記憶装置とからなり、演算処理装置から入出力処
理装置に対してプロセッサ間通信によって入出力動作を
起動する手段と、入出力処理装置から演算処理装置に入
出力割込みを報告する手段とを有するデータ処理装置に
おいて、演算処理装置各々がアイドル状態か否かを示す
状態情報を保持する保持手段に演算処理装置各々の状態
を反映させ、入出力処理装置各々が保持手段の内容を参
照して検出したアイドル状態の演算処理装置及び予め定
められた所定の演算処理装置のうちの一方に入出力割込
みを報告することによって、キャッシュメモリのヒット
率の低下を防ぐことができ、演算処理装置の利用効率を
向上させることができるという効果がある。As described above, according to the data processing device of the present invention, one or more processor groups including a plurality of arithmetic processing devices and a plurality of input / output processing devices, each of which shares a cache memory, and the processor group. And a means for activating an input / output operation from the arithmetic processing device to the input / output processing device by interprocessor communication, and a means for reporting an input / output interrupt from the input / output processing device to the arithmetic processing device. In the data processing device having, the state of each arithmetic processing device is reflected in the holding means for holding the state information indicating whether each arithmetic processing device is in the idle state, and each input / output processing device refers to the contents of the holding means. The input / output interrupt to one of the processor in the idle state detected by the CPU and the predetermined processor set in advance. Therefore, it is possible to prevent a reduction in the hit rate of the cache memory, there is an effect that it is possible to improve the utilization efficiency of the processor.
【０１１７】また、本発明の他のデータ処理装置によれ
ば、同一のプロセッサグループ内におけるアイドル状態
の演算処理装置を検出するようにし、保持手段の内容を
参照して検出したアイドル状態の演算処理装置と所定の
演算処理装置と上記の同一のプロセッサグループ内にお
けるアイドル状態の演算処理装置とのうちの一つに入出
力割込みを報告することによって、キャッシュメモリの
ヒット率及び演算処理装置の利用効率を向上させること
ができるという効果がある。Further, according to another data processing apparatus of the present invention, an idle arithmetic processing unit in the same processor group is detected, and the idle arithmetic processing detected by referring to the contents of the holding means is detected. The hit rate of the cache memory and the utilization efficiency of the arithmetic processing unit by reporting the input / output interrupt to one of the device, the predetermined arithmetic processing unit, and one of the above-mentioned idle processing units in the same processor group. There is an effect that can improve.
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a system configuration of an embodiment of the present invention.
【図２】図１のステータステーブルの構成を示す図であ
る。FIG. 2 is a diagram showing a configuration of a status table shown in FIG.
【図３】図２のステータステーブルが更新された状態を
示す図である。FIG. 3 is a diagram showing a state in which the status table of FIG. 2 is updated.
【図４】本発明の一実施例による演算処理装置がアイド
ル状態に遷移する際のステータステーブルの更新処理を
示す図である。FIG. 4 is a diagram showing a process of updating a status table when the arithmetic processing unit according to the embodiment of the present invention transits to an idle state.
【図５】図１の入出力処理装置のＩ／Ｏ終了割込みの発
行先を決定する処理動作を示すフローチャートである。5 is a flowchart showing a processing operation of determining an issue destination of an I / O end interrupt of the input / output processing device of FIG.
【図６】図１の入出力処理装置のＩ／Ｏ終了割込みの発
行先を決定する処理動作を示すフローチャートである。6 is a flowchart showing a processing operation of determining an issue destination of an I / O end interrupt of the input / output processing device of FIG.
【図７】図３のステータステーブルが更新された状態を
示す図である。FIG. 7 is a diagram showing a state in which the status table of FIG. 3 is updated.
【図８】本発明の一実施例による演算処理装置が非アイ
ドル状態に遷移する際のステータステーブルの更新処理
を示す図である。FIG. 8 is a diagram showing a process of updating the status table when the arithmetic processing unit according to the embodiment of the present invention transits to a non-idle state.
【図９】本発明の一実施例による演算処理装置が非アイ
ドル状態に遷移する際のステータステーブルの更新処理
を示す図である。FIG. 9 is a diagram showing a status table update process when the arithmetic processing unit according to the embodiment of the present invention transits to a non-idle state.
１ 主記憶装置 ２−１〜２−ｎ プロセッサグループ ３−１〜３−４ 入出力処理装置 ４−１〜４−４ 演算処理装置 ５−１ キャッシュメモリ １０ ステータステーブル 1 Main Storage Device 2-1 to 2-n Processor Group 3-1 to 3-4 Input / Output Processing Device 4-1 to 4-4 Arithmetic Processing Device 5-1 Cache Memory 10 Status Table
Claims (5)
演算処理装置及び複数の入出力処理装置を含む一以上の
プロセッサグループと、前記プロセッサグループが共有
する主記憶装置とからなり、前記演算処理装置から前記
入出力処理装置に対してプロセッサ間通信によって入出
力動作を起動する手段と、前記入出力処理装置から前記
演算処理装置に入出力割込みを報告する手段とを有する
データ処理装置であって、前記演算処理装置各々がアイ
ドル状態か否かを示す状態情報を保持する保持手段と、
前記演算処理装置各々に設けられかつ自装置の前記状態
情報を前記保持手段に出力する手段と、前記入出力処理
装置各々に設けられかつ前記保持手段の内容を参照して
前記アイドル状態の演算処理装置を検出する検出手段
と、前記入出力処理装置各々に設けられかつ前記検出手
段によって検出された前記アイドル状態の演算処理装置
及び予め定められた所定の演算処理装置のうちの一方に
前記入出力割込みを報告する報告手段とを有することを
特徴とするデータ処理装置。1. A processor comprising one or more processor groups including a plurality of arithmetic processing devices and a plurality of input / output processing devices, each of which shares a cache memory, and a main storage device shared by the processor groups. A data processing device comprising: means for activating an input / output operation by interprocessor communication with the input / output processing device; and means for reporting an input / output interrupt from the input / output processing device to the arithmetic processing device, Holding means for holding state information indicating whether each of the arithmetic processing devices is in an idle state,
Means provided in each of the arithmetic processing devices and outputting the status information of the own device to the holding means, and arithmetic processing in the idle state provided in each of the input / output processing devices and referring to the contents of the holding means Detecting means for detecting a device, and the input / output to / from one of the idle state arithmetic processing device provided in each of the input / output processing devices and detected by the detecting means and a predetermined arithmetic processing device. A data processing device, comprising: reporting means for reporting an interrupt.
前記アイドル状態の演算処理装置が検出されたときに当
該演算処理装置に前記入出力割込みを報告する手段と、
前記検出手段によって前記アイドル状態の演算処理装置
が検出されなかったときに前記所定の演算処理装置に前
記入出力割込みを報告する手段とを含むことを特徴とす
る請求項１記載のデータ処理装置。2. The means for reporting reports the input / output interruption to the arithmetic processing unit when the arithmetic unit in the idle state is detected by the detecting unit,
2. The data processing apparatus according to claim 1, further comprising means for reporting the input / output interrupt to the predetermined arithmetic processing unit when the detecting unit does not detect the idle arithmetic processing unit.
を示すグループ情報を前記保持手段に書込む手段と、前
記保持手段に設けられかつ前記アイドル状態の演算処理
装置をリンクするキューとを含むことを特徴とする請求
項１または請求項２記載のデータ処理装置。3. The storage device further comprises: a unit for writing group information indicating that it belongs to the same processor group to the holding unit; and a queue provided in the holding unit and linking the arithmetic processing units in the idle state. The data processing device according to claim 1 or 2.
ロセッサグループ内における前記アイドル状態の演算処
理装置を検出する手段を前記複数の入出力処理装置各々
に含み、前記報告手段が前記検出手段によって検出され
た前記アイドル状態の演算処理装置と前記所定の演算処
理装置と前記同一のプロセッサグループ内における前記
アイドル状態の演算処理装置とのうちの一つに前記入出
力割込みを報告するようにしたことを特徴とする請求項
１から請求項３のいずれか記載のデータ処理装置。4. Each of the plurality of input / output processing devices includes means for detecting the idle processing unit in the same processor group by referring to the contents of the holding unit, and the reporting unit includes the detecting unit. The I / O interrupt is reported to one of the idle state arithmetic processing unit detected by the above, the predetermined arithmetic processing unit and one of the idle state arithmetic processing units in the same processor group. The data processing device according to any one of claims 1 to 3, wherein
の遷移時に前記キューに自装置を特定する装置番号をエ
ンキューする手段と、前記アイドル状態から前記非アイ
ドル状態への遷移時に前記キューから前記自装置を特定
する装置番号をデキューする手段とを前記複数の演算処
理装置各々に含むことを特徴とする請求項３または請求
項４記載のデータ処理装置。5. A means for enqueuing a device number for identifying its own device in the queue at the time of transition from a non-idle state to the idle state, and a device from the queue at the time of transition from the idle state to the non-idle state. 5. The data processing device according to claim 3 or 4, wherein each of the plurality of arithmetic processing devices includes means for dequeuing a device number for identifying the data processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091829A JPH07295885A (en) | 1994-04-28 | 1994-04-28 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091829A JPH07295885A (en) | 1994-04-28 | 1994-04-28 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295885A true JPH07295885A (en) | 1995-11-10 |
Family
ID=14037501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6091829A Pending JPH07295885A (en) | 1994-04-28 | 1994-04-28 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295885A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115237574A (en) * | 2022-08-08 | 2022-10-25 | 昆仑芯(北京)科技有限公司 | Scheduling method and device of artificial intelligence chip and electronic equipment |
-
1994
- 1994-04-28 JP JP6091829A patent/JPH07295885A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115237574A (en) * | 2022-08-08 | 2022-10-25 | 昆仑芯(北京)科技有限公司 | Scheduling method and device of artificial intelligence chip and electronic equipment |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011113 |