JPH07296581A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07296581A JPH07296581A JP6084238A JP8423894A JPH07296581A JP H07296581 A JPH07296581 A JP H07296581A JP 6084238 A JP6084238 A JP 6084238A JP 8423894 A JP8423894 A JP 8423894A JP H07296581 A JPH07296581 A JP H07296581A
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Abstract
(57)【要約】
【目的】ＤＲＡＭのデータ保持期間の消費電流を低減す
る。 【構成】電源電圧ＶＣを降圧して電源電圧ＶＤを発生す
る降圧回路４と、リフレッシュエントリ信号ＳＲのレベ
ルに応答して電源電圧ＶＣと電源電圧ＶＤとのいずれか
一方を選択して内部回路供給用の電圧ＶＩを出力する切
替回路５とを備える。
る。 【構成】電源電圧ＶＣを降圧して電源電圧ＶＤを発生す
る降圧回路４と、リフレッシュエントリ信号ＳＲのレベ
ルに応答して電源電圧ＶＣと電源電圧ＶＤとのいずれか
一方を選択して内部回路供給用の電圧ＶＩを出力する切
替回路５とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にリフレッシュ動作を要するダイナミックランダムア
クセスメモリ（ＤＲＡＭ）などの半導体記憶装置に関す
る。
特にリフレッシュ動作を要するダイナミックランダムア
クセスメモリ（ＤＲＡＭ）などの半導体記憶装置に関す
る。
【０００２】
【従来の技術】最近パーソナルコンピュータなどの内蔵
電池によるいわゆるバッテリバックアップメモリに従来
用いられていたスターチック（Ｓ）ＲＡＭに加えて、高
集積度化の発展により記憶容量が大きくビット当りコス
トおよび実装面積が小さくできるＤＲＡＭが用いられる
ようになってきている。したがって、データを保持した
状態でアクセスされないすなわちデータ保持期間のとき
の消費電流が小さいＤＲＡＭが求められている。
電池によるいわゆるバッテリバックアップメモリに従来
用いられていたスターチック（Ｓ）ＲＡＭに加えて、高
集積度化の発展により記憶容量が大きくビット当りコス
トおよび実装面積が小さくできるＤＲＡＭが用いられる
ようになってきている。したがって、データを保持した
状態でアクセスされないすなわちデータ保持期間のとき
の消費電流が小さいＤＲＡＭが求められている。
【０００３】ＤＲＡＭは、公知のように、電荷蓄積用の
容量素子と上記電荷の入出力制御用のＭＯＳＦＥＴとの
２素子より成る。記憶情報は上記容量素子に蓄積された
電荷で表されるが、上記蓄積電荷はＭＯＳＦＥＴのリー
ク電流や半導体基板での再結合などにより時間の経過に
したがって減衰する。このため一定時間毎に記憶情報を
読出して再書込することにより更新するリフレッシュ動
作を必要とする。
容量素子と上記電荷の入出力制御用のＭＯＳＦＥＴとの
２素子より成る。記憶情報は上記容量素子に蓄積された
電荷で表されるが、上記蓄積電荷はＭＯＳＦＥＴのリー
ク電流や半導体基板での再結合などにより時間の経過に
したがって減衰する。このため一定時間毎に記憶情報を
読出して再書込することにより更新するリフレッシュ動
作を必要とする。
【０００４】このリフレッシュのためタイマを含むリフ
レッシュ制御回路を内蔵し、メモリが一定時間以上待機
状態を続けたときに、一定間隔毎あるいは特定の外部制
御信号の状態のときに自動的にリフレッシュ動作を行う
セルフリフレッシュ機能を有するＤＲＡＭが広く用いら
れている。
レッシュ制御回路を内蔵し、メモリが一定時間以上待機
状態を続けたときに、一定間隔毎あるいは特定の外部制
御信号の状態のときに自動的にリフレッシュ動作を行う
セルフリフレッシュ機能を有するＤＲＡＭが広く用いら
れている。
【０００５】一般的なセルフリフレッシュ機能を有する
ＤＲＡＭである従来の第１の半導体記憶装置をブロック
で示す図３を参照すると、この従来の半導体記憶装置
は、メモリセルアレイおよび書込読出回路などの周辺回
路を含み動作電圧ＶＩとしてこの電圧ＶＩと同一の電源
電圧ＶＣの供給を受け所定の記憶動作を行う内部回路１
と、リフレッシュエントリ信号ＳＲとカウンタ信号ＳＣ
との供給に応答して内部回路１にリフレッシュ制御信号
ＲＣを供給するリフレッシュ制御回路２と、リフレッシ
ュエントリ信号ＳＲの制御によりカウンタ信号ＳＣを出
力するカウンタ回路３とを備える。
ＤＲＡＭである従来の第１の半導体記憶装置をブロック
で示す図３を参照すると、この従来の半導体記憶装置
は、メモリセルアレイおよび書込読出回路などの周辺回
路を含み動作電圧ＶＩとしてこの電圧ＶＩと同一の電源
電圧ＶＣの供給を受け所定の記憶動作を行う内部回路１
と、リフレッシュエントリ信号ＳＲとカウンタ信号ＳＣ
との供給に応答して内部回路１にリフレッシュ制御信号
ＲＣを供給するリフレッシュ制御回路２と、リフレッシ
ュエントリ信号ＳＲの制御によりカウンタ信号ＳＣを出
力するカウンタ回路３とを備える。
【０００６】内部回路１はメモリの動作タイミングを制
御するタイミング回路１１を備える。
御するタイミング回路１１を備える。
【０００７】図３および動作タイムチャートを示す図４
を参照して従来の第１の半導体記憶装置の動作を説明す
ると、ローアドレスストローブ（ＲＡＳ）信号など特定
の外部制御信号が一定の状態を設定時間以上保持する
と、内部回路１のタイミング回路１１はセルフリフレッ
シュ動作の開始を制御するリフレッシュエントリ信号Ｓ
Ｒを発生し、カウンタ３とリフレッシュ制御回路２とに
それぞれ供給する。カウンタ３は信号ＳＲの供給に応答
して周期Ｔのカウンタ信号ＳＣを発生しリフレッシュ制
御回路２に供給する。これら信号ＳＣ，ＳＲの供給に応
答してリフレッシュ制御回路２は周期Ｔ毎にリフレッシ
ュ制御信号ＲＣを発生し内部回路２に供給する。内部回
路２はリフレッシュ制御信号ＲＣの供給に応答して周期
Ｔ毎にリフレッシュ動作を行う。
を参照して従来の第１の半導体記憶装置の動作を説明す
ると、ローアドレスストローブ（ＲＡＳ）信号など特定
の外部制御信号が一定の状態を設定時間以上保持する
と、内部回路１のタイミング回路１１はセルフリフレッ
シュ動作の開始を制御するリフレッシュエントリ信号Ｓ
Ｒを発生し、カウンタ３とリフレッシュ制御回路２とに
それぞれ供給する。カウンタ３は信号ＳＲの供給に応答
して周期Ｔのカウンタ信号ＳＣを発生しリフレッシュ制
御回路２に供給する。これら信号ＳＣ，ＳＲの供給に応
答してリフレッシュ制御回路２は周期Ｔ毎にリフレッシ
ュ制御信号ＲＣを発生し内部回路２に供給する。内部回
路２はリフレッシュ制御信号ＲＣの供給に応答して周期
Ｔ毎にリフレッシュ動作を行う。
【０００８】このように、この従来の第１の半導体記憶
装置は、通常動作期間およびデータ保持期間の如何を問
わず内部回路に供給する電源電圧は一定である。メモリ
セルのデータ保持状態では殆ど電流は流れないが、通常
動作およびデータ保持期間のセルフリフレッシュ動作の
いずれにおいても読出書込時におけるＤＲＡＭの動作電
流はほぼ電源電圧に比例するので、このため、この第１
のＤＲＡＭは通常動作期間およびセルフリフレッシュ期
間のいずれにおいても動作電流はほぼ一定である。デー
タ保持期間の消費電流は上記動作電流とセルフリフレッ
シュ周期とリフレッシュ動作時の読出書込動作時間とか
ら決まるデユーテイサイクルとに依存する。
装置は、通常動作期間およびデータ保持期間の如何を問
わず内部回路に供給する電源電圧は一定である。メモリ
セルのデータ保持状態では殆ど電流は流れないが、通常
動作およびデータ保持期間のセルフリフレッシュ動作の
いずれにおいても読出書込時におけるＤＲＡＭの動作電
流はほぼ電源電圧に比例するので、このため、この第１
のＤＲＡＭは通常動作期間およびセルフリフレッシュ期
間のいずれにおいても動作電流はほぼ一定である。デー
タ保持期間の消費電流は上記動作電流とセルフリフレッ
シュ周期とリフレッシュ動作時の読出書込動作時間とか
ら決まるデユーテイサイクルとに依存する。
【０００９】一般的な１６ＭＤＲＡＭを例にとり、通常
動作時の動作電流５０ｍＡ、データ保持期間におけるセ
ルフリフレッシュ周期Ｔを２０μｓ、読出書込動作時間
２００ｎｓとすると、データ保持期間におけるリフレッ
シュ動作対応のデユーテイサイクルは１％であるのでこ
のときの消費電流は０．５ｍＡとなる。
動作時の動作電流５０ｍＡ、データ保持期間におけるセ
ルフリフレッシュ周期Ｔを２０μｓ、読出書込動作時間
２００ｎｓとすると、データ保持期間におけるリフレッ
シュ動作対応のデユーテイサイクルは１％であるのでこ
のときの消費電流は０．５ｍＡとなる。
【００１０】データ保持期間における消費電流を低減す
る方法の一つは、上記デユーテイサイクルを低減するた
めセルフリフレッシュ周期をできるだけ大きくすること
である。しかし何等の対策もなく上記周期を延長する
と、上述したＭＯＳＦＥＴのリーク電流や半導体基板で
の再結合などによる電荷の減衰により、保持データを読
出すための検出マージンが低下する。
る方法の一つは、上記デユーテイサイクルを低減するた
めセルフリフレッシュ周期をできるだけ大きくすること
である。しかし何等の対策もなく上記周期を延長する
と、上述したＭＯＳＦＥＴのリーク電流や半導体基板で
の再結合などによる電荷の減衰により、保持データを読
出すための検出マージンが低下する。
【００１１】この上記検出マージンを確保しながらセル
フレフレッシュ周期を延長することにより消費電力を低
減する特開平２−２９９８９号記載の従来の第２の半導
体記憶装置は、各メモリセル対応の１対のビット線にプ
リチャージする通常動作用の第１の電圧を印加する第１
の電圧源と、第１の電圧より接地電位に近いリフレッシ
ュ動作用の第２の電圧を印加する第２の電圧源と、リフ
レッシュエントリ信号に応答して上記第２の電圧を上記
ビット線対に印加するよう切替る制御回路とを備え、特
定のリフレッシュモードにおいて上記第２の電圧を上記
ビット線対に供給することにより、通常動作時にメモリ
セルに与えられた上記第１の電圧対応の電荷の読出デー
タの検出マージンを増加させるというものである。
フレフレッシュ周期を延長することにより消費電力を低
減する特開平２−２９９８９号記載の従来の第２の半導
体記憶装置は、各メモリセル対応の１対のビット線にプ
リチャージする通常動作用の第１の電圧を印加する第１
の電圧源と、第１の電圧より接地電位に近いリフレッシ
ュ動作用の第２の電圧を印加する第２の電圧源と、リフ
レッシュエントリ信号に応答して上記第２の電圧を上記
ビット線対に印加するよう切替る制御回路とを備え、特
定のリフレッシュモードにおいて上記第２の電圧を上記
ビット線対に供給することにより、通常動作時にメモリ
セルに与えられた上記第１の電圧対応の電荷の読出デー
タの検出マージンを増加させるというものである。
【００１２】
【発明が解決しようとする課題】上述した従来の第１の
半導体記憶装置は、通常動作期間およびデータ保持期間
におけるセルフリフレッシュ動作期間の読出書込動作電
流が同一であるため、データ保持期間の消費電流が多い
という欠点がある。
半導体記憶装置は、通常動作期間およびデータ保持期間
におけるセルフリフレッシュ動作期間の読出書込動作電
流が同一であるため、データ保持期間の消費電流が多い
という欠点がある。
【００１３】従来の第２の半導体記憶装置は、リフレッ
シュ周期の延長によりリフレッシュ動作対応のデユーテ
イサイクルを削減することにより上記消費電流を低減し
ようとするものであるが、メモリセルの電荷保持特性に
よる制約から上記リフレッシュ周期の延長が制限される
という欠点がある。
シュ周期の延長によりリフレッシュ動作対応のデユーテ
イサイクルを削減することにより上記消費電流を低減し
ようとするものであるが、メモリセルの電荷保持特性に
よる制約から上記リフレッシュ周期の延長が制限される
という欠点がある。
【００１４】本発明の目的は、これら欠点を解消し、デ
ータ保持期間における消費電流をさらに低減する半導体
記憶装置を提供することにある。
ータ保持期間における消費電流をさらに低減する半導体
記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイと書込読出回路を含む周辺回路と
を有し所定の記憶動作を行う内部回路と、リフレッシュ
動作を指示するリフレッシュエントリ信号の供給に応答
してカウンタ信号を出力するカウンタ回路と、前記リフ
レッシュエントリ信号と前記カウンタ信号との供給を受
け前記メモリセルアレイに対する予め定めた時間を越え
る待機状態を継続したときに自動的に前記リフレッシュ
動作を行うセルフリフレッシュ機能を有する半導体記憶
装置において、第１の電源電圧を予め定めた電圧分降圧
して第２の電源電圧を発生する降圧回路と、供給を受け
た前記リフレッシュエントリ信号のレベルに応答して前
記第１の電源電圧と前記第２の電源電圧とのいずれか一
方を選択して前記内部回路に供給する切替回路とを備え
て構成されている。
は、メモリセルアレイと書込読出回路を含む周辺回路と
を有し所定の記憶動作を行う内部回路と、リフレッシュ
動作を指示するリフレッシュエントリ信号の供給に応答
してカウンタ信号を出力するカウンタ回路と、前記リフ
レッシュエントリ信号と前記カウンタ信号との供給を受
け前記メモリセルアレイに対する予め定めた時間を越え
る待機状態を継続したときに自動的に前記リフレッシュ
動作を行うセルフリフレッシュ機能を有する半導体記憶
装置において、第１の電源電圧を予め定めた電圧分降圧
して第２の電源電圧を発生する降圧回路と、供給を受け
た前記リフレッシュエントリ信号のレベルに応答して前
記第１の電源電圧と前記第２の電源電圧とのいずれか一
方を選択して前記内部回路に供給する切替回路とを備え
て構成されている。
【００１６】
【実施例】次に、本発明の実施例を図３と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と同一のタイミング回路１１を含む内
部回路１と、リフレシュ制御回路２と、カウンタ回路３
とに加えて、電源電圧ＶＣを降圧して電圧ＶＤを発生す
る降圧回路４と、リフレッシュエントリ信号ＳＲの供給
に応答して内部回路１に供給する電圧ＶＩを電源電圧Ｖ
Ｃから電圧ＶＤに切替える切替回路５とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と同一のタイミング回路１１を含む内
部回路１と、リフレシュ制御回路２と、カウンタ回路３
とに加えて、電源電圧ＶＣを降圧して電圧ＶＤを発生す
る降圧回路４と、リフレッシュエントリ信号ＳＲの供給
に応答して内部回路１に供給する電圧ＶＩを電源電圧Ｖ
Ｃから電圧ＶＤに切替える切替回路５とを備える。
【００１７】降圧回路４は、電源電圧ＶＣの分圧用の抵
抗Ｒ１，Ｒ２と、ボルテージフォロワ接続の演算増幅器
Ａ１とを備え、電源電圧ＶＣを所定の降下電圧ΔＶだけ
降圧した電圧ＶＤ＝（ＶＣ−ΔＶ）を発生する。ここ
で、降下電圧ΔＶはＶＣ×Ｒ１／（Ｒ１＋Ｒ２）で与え
られる。
抗Ｒ１，Ｒ２と、ボルテージフォロワ接続の演算増幅器
Ａ１とを備え、電源電圧ＶＣを所定の降下電圧ΔＶだけ
降圧した電圧ＶＤ＝（ＶＣ−ΔＶ）を発生する。ここ
で、降下電圧ΔＶはＶＣ×Ｒ１／（Ｒ１＋Ｒ２）で与え
られる。
【００１８】切替回路５は、それぞれＰチャネル型およ
びＮチャネル型のトラジスタＰ１，Ｎ１から成るＣＭＯ
Ｓ型のトランスファゲートＧ１と、トランジスタＰ２，
Ｎ２から成るトランスファゲートＧ２と、リフレッシュ
エントリ信号ＳＲを反転して反転信号ＩＳＲを生成する
インバータＩ１とを備える。信号ＳＲはトランジスタＰ
１，Ｎ２の各々のゲートに、信号ＩＳＲはトランジスタ
Ｐ２，Ｎ１の各々のゲートにそれぞれ供給される。
びＮチャネル型のトラジスタＰ１，Ｎ１から成るＣＭＯ
Ｓ型のトランスファゲートＧ１と、トランジスタＰ２，
Ｎ２から成るトランスファゲートＧ２と、リフレッシュ
エントリ信号ＳＲを反転して反転信号ＩＳＲを生成する
インバータＩ１とを備える。信号ＳＲはトランジスタＰ
１，Ｎ２の各々のゲートに、信号ＩＳＲはトランジスタ
Ｐ２，Ｎ１の各々のゲートにそれぞれ供給される。
【００１９】次に、図１および動作タイムチャートを示
す図２を参照して本実施例の動作について説明すると、
まず、通常動作期間には、タイミング回路１１から供給
されるリフレッシュエントリ信号ＳＲがＬレべルであ
り、切替回路５のトランスファゲートＧ１が導通しトラ
ンスファゲートＧ２は遮断されるので、切替回路５は電
源電圧ＶＣを選択して出力する。したがって、内部回路
１に供給される動作電圧ＶＩは電源電圧ＶＣである。次
に、データ保持期間において、リフレッシュエントリ信
号ＳＲがＨレベルになると、トランスファゲートＧ２が
導通しトランスファゲートＧ１は遮断されるので、切替
回路５は電圧ＶＤを選択して出力する。したがって、内
部回路１に供給される動作電圧ＶＩは電圧ＶＤである。
す図２を参照して本実施例の動作について説明すると、
まず、通常動作期間には、タイミング回路１１から供給
されるリフレッシュエントリ信号ＳＲがＬレべルであ
り、切替回路５のトランスファゲートＧ１が導通しトラ
ンスファゲートＧ２は遮断されるので、切替回路５は電
源電圧ＶＣを選択して出力する。したがって、内部回路
１に供給される動作電圧ＶＩは電源電圧ＶＣである。次
に、データ保持期間において、リフレッシュエントリ信
号ＳＲがＨレベルになると、トランスファゲートＧ２が
導通しトランスファゲートＧ１は遮断されるので、切替
回路５は電圧ＶＤを選択して出力する。したがって、内
部回路１に供給される動作電圧ＶＩは電圧ＶＤである。
【００２０】同時に、リフレッシュエントリ信号ＳＲの
制御に応答して、従来と同様に、カウンタ回路３および
リフレッシュ制御回路２が動作し、リフレッシュ制御信
号ＲＣを発生し内部回路１に供給され、内部回路１は周
期Ｔ毎にリフレッシュ動作を行う。
制御に応答して、従来と同様に、カウンタ回路３および
リフレッシュ制御回路２が動作し、リフレッシュ制御信
号ＲＣを発生し内部回路１に供給され、内部回路１は周
期Ｔ毎にリフレッシュ動作を行う。
【００２１】このように、本実施例の半導体記憶装置
は、データ保持期間には通常動作期間の電源電圧ＶＣよ
り降下電圧ΔＶ低い電圧ＶＤが内部電圧ＶＩとして内部
回路１に供給される。したがって、データ保持期間のセ
ルフリフレッシュ動作では、内部回路１の消費電流は通
常動作期間と比較してＶＤ／ＶＣ＝（ＶＣ−ΔＶ）／Ｖ
Ｃの比率で低減される。
は、データ保持期間には通常動作期間の電源電圧ＶＣよ
り降下電圧ΔＶ低い電圧ＶＤが内部電圧ＶＩとして内部
回路１に供給される。したがって、データ保持期間のセ
ルフリフレッシュ動作では、内部回路１の消費電流は通
常動作期間と比較してＶＤ／ＶＣ＝（ＶＣ−ΔＶ）／Ｖ
Ｃの比率で低減される。
【００２２】一例として、降下電圧ΔＶが電源電圧ＶＣ
の１０％ととすると、、データ保持期間中に通常動作期
間と同一動作電圧を使用した場合と比較して消費電流を
約１０％、すなわち消費電力を約２０％程削減できる。
の１０％ととすると、、データ保持期間中に通常動作期
間と同一動作電圧を使用した場合と比較して消費電流を
約１０％、すなわち消費電力を約２０％程削減できる。
【００２３】従来と同様の１６ＭＤＲＡＭの例では、デ
ータ保持期間における消費電流が従来の０．５ｍＡに対
し、本実施例では０．４５ｍＡに低減される。
ータ保持期間における消費電流が従来の０．５ｍＡに対
し、本実施例では０．４５ｍＡに低減される。
【００２４】以上、本発明の実施例を説明したが、本発
明は上述の実施例に限られることがなく種々の変形が可
能である。例えば、降下電圧は１０％に限らず内部回路
１が動作可能な範囲内の任意の値に設定できる。また、
降圧回路や切替回路の構成も本実施例に示したものに限
らず同一の機能を達成する任意の変形が可能であること
は勿論である。
明は上述の実施例に限られることがなく種々の変形が可
能である。例えば、降下電圧は１０％に限らず内部回路
１が動作可能な範囲内の任意の値に設定できる。また、
降圧回路や切替回路の構成も本実施例に示したものに限
らず同一の機能を達成する任意の変形が可能であること
は勿論である。
【００２５】さらに、従来の第２の技術のようなリフレ
ッシュ周期延長技術と組合せることにより、消費電流を
さらに低減するよう構成することも、本発明の趣旨を逸
脱しない限り適用できることは勿論である。
ッシュ周期延長技術と組合せることにより、消費電流を
さらに低減するよう構成することも、本発明の趣旨を逸
脱しない限り適用できることは勿論である。
【００２６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、外部電源電圧を降圧して第２の電源電圧を発
生する降圧回路と、リフレッシュエントリ信号のレベル
に応答して外部電源電圧と上記第２の電源電圧とのいず
れか一方を選択して内部回路に供給する切替回路とを備
えることにより、メモリセルの電荷保持特性による制約
と無関係にデータ保持期間中の消費電流を低減できると
いう効果がある。
憶装置は、外部電源電圧を降圧して第２の電源電圧を発
生する降圧回路と、リフレッシュエントリ信号のレベル
に応答して外部電源電圧と上記第２の電源電圧とのいず
れか一方を選択して内部回路に供給する切替回路とを備
えることにより、メモリセルの電荷保持特性による制約
と無関係にデータ保持期間中の消費電流を低減できると
いう効果がある。
【図１】本発明の半導体記憶装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】本実施例の半導体記憶装置の動作の一例を示す
タイムチャートである。
タイムチャートである。
【図３】従来の第１の半導体記憶装置を示すブロック図
である。
である。
【図４】図３の半導体記憶装置における動作の一例を示
すタイムチャートである。
すタイムチャートである。
１ 内部回路 ２ リフレッシュ制御回路 ３ カウンタ回路 ４ 降圧回路 ５ 切替回路 １１ タイミング回路 Ａ１ 演算増幅器 Ｇ１，Ｇ２ トランスファゲート Ｉ１ インバータ Ｎ１，Ｎ２，Ｐ１，Ｐ２ トランジスタ
Claims (4)
- 【請求項１】 メモリセルアレイと書込読出回路とを含
む周辺回路とを有し所定の記憶動作を行う内部回路と、
リフレッシュ動作を指示するリフレッシュエントリ信号
の供給に応答してカウンタ信号を出力するカウンタ回路
と、前記リフレッシュエントリ信号と前記カウンタ信号
との供給を受け前記メモリセルアレイに対する予め定め
た時間を越える待機状態を継続したときに自動的に前記
リフレッシュ動作を行うセルフリフレッシュ機能を有す
る半導体記憶装置において、 第１の電源電圧を予め定めた電圧分降圧して第２の電源
電圧を発生する降圧回路と、 供給を受けた前記リフレッシュエントリ信号のレベルに
応答して前記第１の電源電圧と前記第２の電源電圧との
いずれか一方を選択して前記内部回路に供給する切替回
路とを備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記降圧回路が一端が前記第１の電源電
圧に接続され直列接続された第１および第２の抵抗を含
み前記第１の電源電圧を分圧して前記第２の電源電圧対
応の第２の電圧を発生する分圧回路と、 前記第２の電圧を電流増幅して前記第２の電源電圧を出
力するボルテージフォロワ接続の演算増幅器とを備える
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記切替回路が前記リフレッシュエント
リ信号を反転して反転信号を生成するインバータと、 各々のゲートに前記リフレッシュエントリ信号と前記反
転信号との供給を受けそれぞれ第１および第２の導電型
の第１および第２のトラジスタから成るＣＭＯＳ型の第
１のトランスファゲートと、 各々のゲートに前記反転信号と前記リフレッシュエント
リ信号との供給を受けそれぞれ第１および第２の導電型
の第３および第４のトランジスタから成る第２のトラン
スファゲートとを備えることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項４】 前記内部回路が前記内部回路の動作制御
用のタイミング信号を発生するとともに予め定めた外部
制御信号の所定のレベルの状態の前記時間の継続に応答
して前記リフレッシュエントリ信号を発生するタイミン
グ回路を備えることを特徴とする請求項１記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084238A JPH07296581A (ja) | 1994-04-22 | 1994-04-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084238A JPH07296581A (ja) | 1994-04-22 | 1994-04-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07296581A true JPH07296581A (ja) | 1995-11-10 |
Family
ID=13824893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6084238A Pending JPH07296581A (ja) | 1994-04-22 | 1994-04-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07296581A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502659B1 (ko) * | 2002-10-31 | 2005-07-22 | 주식회사 하이닉스반도체 | 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치 |
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| JPH0660642A (ja) * | 1992-08-07 | 1994-03-04 | Fujitsu Ltd | 半導体記憶装置 |
-
1994
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