JPH10199244A - 複合モード型基板電圧発生回路 - Google Patents

複合モード型基板電圧発生回路

Info

Publication number
JPH10199244A
JPH10199244A JP9307402A JP30740297A JPH10199244A JP H10199244 A JPH10199244 A JP H10199244A JP 9307402 A JP9307402 A JP 9307402A JP 30740297 A JP30740297 A JP 30740297A JP H10199244 A JPH10199244 A JP H10199244A
Authority
JP
Japan
Prior art keywords
back bias
bias voltage
voltage
voltage level
generator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9307402A
Other languages
English (en)
Inventor
Shuzen Sai
周 善 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH10199244A publication Critical patent/JPH10199244A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】安定したセルフリフレッシュ動作及び低電力消
耗を得るための複合モード型基板電圧発生回路を提供す
ること。 【解決手段】半導体回路で特にディラムのリフレッシュ
効率改良のため、ディラムでのリフレッシュ動作とセル
フリフレッシュ動作に伴いそれぞれ異なる基板電圧を提
供する第１，第２基板電圧発生部を具現し、各リフレッ
シュモードに伴い基板に印加される基板電圧を異なるよ
うに印加させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は複合モード型基板電
圧発生回路に関し、特に、半導体回路におけるディラム
（ＤＲＡＭ）のリフレッシュ効率改良のため、セルフリ
フレッシュモード入力時の基板電圧発生器の発生基準電
圧を通常リフレッシュ動作時より降下させ、安定なセル
フリフレッシュ動作、及び低電力消耗を得るための複合
モード型基板電圧発生回路に関する。
【０００２】
【従来の技術】一般にディラムで動作するリード、ライ
ト及びリフレッシュ等の通常の動作モードにおいて、リ
フレッシュ動作は二つのモードがある。一つは通常のリ
フレッシュ動作でディラムが動作する時に発生するリフ
レッシュ動作であり、残る一つはディラムのチップ内部
に内蔵されたリフレッシュカウンタを利用してメモリが
アクセスされていない時に動作させるセルフリフレッシ
ュ（ｓｅｌｆ−Ｒｅｆｒｅｓｈ）動作である。
【０００３】このようなセルフリフレッシュモードで
は、基本的にメモリセルをアクセスする動作がなされな
いため、通常のリフレッシュ周期よりはさらに長い周期
を用いてリフレッシュ動作を行う。そして、セルフリフ
レッシュ周期はメモリセルに貯蔵された電荷が漏洩電流
により貯蔵された情報を失わないようにするための時間
インタバルにより左右されることになる。
【０００４】一方、ディラムで用いられる１トランジス
タと１キャパシタ（１ Ｔｒａｎｓｉｓｔｏｒ １ Ｃ
ａｐａｃｉｔｏｒ：１Ｔ１Ｃ）のセルで、前記キャパシ
タに貯蔵された電荷が漏洩する経路は、貯蔵ノードの接
合漏洩電流（Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ Ｃｕ
ｒｒｅｎｔ）と、トランジスタのサブスレショルド領域
での漏洩電流（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｌｅａｋａ
ｇｅ Ｃｕｒｒｅｎｔ）に大きく分けることができる。
一般に、半導体チップが高集積化するに伴い素子の大き
さが小さくなり、これによる短いチャンネル効果（Ｓｈ
ｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）が生じる。そ
の結果、サブスレショルド領域での漏洩が、ディラムメ
モリセルでの大部分の漏洩要因となっている。
【０００５】
【発明が解決しようとする課題】本発明は、このような
トランジスタのサブスレショルド領域での漏洩電流が生
じないようにするために、セルフリフレッシュ動作の場
合にはトランジスタに印加される基板電圧をリフレッシ
ュ動作の場合に印加される電圧より降下させ、サブスレ
ショルド漏洩電流を基準より２倍以上縮小することを目
的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明では、ディラムのリフレッシュ動作
と、セルフリフレッシュ動作に伴いそれぞれ異なる基板
電圧を提供する第１，第２基板電圧発生部を具現し、各
リフレッシュ動作に伴い基板に印加される基板電圧を異
なるように印加させることにより、特に、サブスレショ
ルド領域での漏洩電流量を低減させるようにするもので
ある。
【０００７】このように動作する本発明の基板電圧発生
回路は、メモリセルブロックと周辺回路ブロックが、同
一基板上に形成された半導体ディラムの複合モード型基
板電圧発生回路において、通常リフレッシュモード制御
信号に応答して第１バックバイアス電圧を発生し、セル
フリフレッシュモード制御信号に応答して第２バックバ
イアス電圧を発生し、発生した第１および第２バックバ
イアス電圧をメモリセルブロックと周辺回路ブロックに
供給するバックバイアス電圧発生器と、バックバイアス
電圧発生器からの第１バックバイアス電圧の電圧レベル
を検出し、検出された第１バックバイアス電圧を第１基
準電圧レベルと比較し、その比較結果に基づいてバック
バイアス電圧発生器の電圧ポンピング動作を制御する第
１電圧レベル検出器と、バックバイアス電圧発生器から
の第２バックバイアス電圧の電圧レベルを検出し、検出
された第２バックバイアス電圧を第２基準電圧レベルと
比較し、その比較結果に基づいてバックバイアス電圧発
生器の電圧ポンピング動作を制御する第２電圧レベル検
出器とを備えたことを特徴とする。
【０００８】さらに、前記のように動作する本発明の他
の基板電圧発生回路は、メモリセルブロックと周辺回路
ブロックが、互いに異なるウェル上に形成された半導体
ディラムの複合モード型基板電圧発生回路において、通
常リフレッシュモード制御信号に応答して第１バックバ
イアス電圧を発生すると共に、発生した第１バックバイ
アス電圧をメモリセルブロックのウェルと周辺回路ブロ
ックのウェルに共通に供給するための第１バックバイア
ス電圧発生器と、第１バックバイアス電圧発生器からの
第１バックバイアス電圧レベルを検出すると共に第１バ
ックバイアス電圧レベルを第１基準電圧と比較し、比較
結果に従って第１バックバイアス電圧発生器の電圧ポン
ピング動作を制御する第１電圧レベル検出器とを有する
第１基板電圧発生手段と、セルフリフレッシュモード制
御信号に応答して第２バックバイアス電圧を発生すると
共に、発生した第２バックバイアス電圧をメモリセルブ
ロックのウェルに供給するための第２バックバイアス電
圧発生器と、第２バックバイアス電圧発生器からの第２
バックバイアス電圧レベルを検出すると共に第２バック
バイアス電圧レベルを第２基準電圧と比較し、比較結果
に従って第２バックバイアス電圧発生器の電圧ポンピン
グ動作を制御する第２電圧レベル検出器とを有する第２
基板電圧発生手段とを備えたことを特徴とする。
【０００９】
【発明の実施の形態】前述した目的及び特徴等は、添付
の図と次の詳細な説明を介してより明らかになるだろ
う。以下添付の図面を参照して本発明の実施の形態を詳
細に説明すれば次の通りである。
【００１０】図１は、本発明に係る図で基板電圧発生回
路に印加される基板電圧と電流の関係を表している。本
発明によれば、通常リフレッシュモードの場合には第１
バックバイアス電圧ＶBB1が印加され、セルフリフレッ
シュ動作の場合には第２バックバイアス電圧ＶBB2が印
加される。
【００１１】この際、第１バックバイアス電圧ＶBB1が
−Ｖｂであると仮定すれば、第２バックバイアス電圧Ｖ
BB2は−２Ｖｂ又は−３Ｖｂとなる。セルフリフレッシ
ュモードの場合には、通常リフレッシュモードの場合に
印加される電圧より低い電圧が印加されるので、図に示
すようにセルフリフレッシュモードにおいては電流もま
た低減する。本発明の好適な実施形態では、第１および
第２バックバイアス電圧ＶBB1およびＶBB2は、関連する
電圧発生器において同一のバックバイアス電圧ポンピン
グ回路を用い、バックバイアス電圧検出器の検出レベル
を単に調節するだけで得ることができる。
【００１２】図２は、本発明の一実施形態であるＤＲＡ
Ｍ用複合モード型基板電圧発生回路を示す構成図であ
る。この実施形態の複合モード型基板電圧発生回路は、
通常リフレッシュモードおよびセルフリフレッシュモー
ドにおいて異なる基板電圧（バックバイアス電圧）を発
生するものであり、発生した基板電圧をＤＲＡＭのメモ
リセルブロックおよび周辺回路ブロックに共通に供給す
るものである。
【００１３】図２に示すように、この複合モード型基板
電圧発生回路は、バックバイアス電圧（ＶＢＢ）発生器
１０と、第１電圧レベル検出器２１と、第２電圧レベル
検出器３１を備える。
【００１４】バックバイアス電圧発生器１０は、通常リ
フレッシュモード制御信号ＮＯＲＭに応答して第１バッ
クバイアス電圧ＶBB1を発生し、あるいはセルフリフレ
ッシュモード制御信号ＳＲＥＦに応答して第２バックバ
イアス電圧ＶBB2を発生する。そしてさらに、第１また
は第２バックバイアス電圧ＶBB1またはＶBB2をＤＲＡＭ
に供給する。
【００１５】第１電圧レベル検出器２１は、バックバイ
アス電圧発生器１０からの第１バックバイアス電圧Ｖ
BB1のレベルを検出するためのものであり、第１バック
バイアス電圧ＶBB1が第１基準電圧レベルよりも低い場
合には、バックバイアス電圧発生器１０に電圧ポンピン
グ動作を行わせる。
【００１６】第２電圧レベル検出器３１は、バックバイ
アス電圧発生器１０からの第２バックバイアス電圧Ｖ
BB2のレベルを検出するためのものであり、第２バック
バイアス電圧ＶBB2が第２基準電圧レベルよりも低い場
合には、バックバイアス電圧発生器１０に電圧ポンピン
グ動作を行わせる。
【００１７】つぎに、このように構成された本発明の一
実施形態である複合モード型基板電圧発生回路の動作過
程を詳細に説明する。通常リフレッシュモード制御信号
ＮＯＲＭがリフレッシュ動作の実行を示す“ハイ”状態
であると、ＮモストランジスタＮ１が動作し、バックバ
イアス電圧発生器１０が駆動する。
【００１８】バックバイアス電圧発生器１０の駆動によ
り出力される第１バックバイアス電圧ＶBB1は第１電圧
レベル検出器２１によりその値が検出される。第１電圧
レベル検出器２１には一般的なリフレッシュ動作が行わ
れる時にディラムのメモリセルブロック及び周辺回路ブ
ロックに印加されるべき第１基準電圧が設けられてい
る。
【００１９】従って、第１基準電圧とバックバイアス電
圧発生器１０からフィードバックされた第１バックバイ
アス電圧ＶBB1レベルとを比べ、若し第１バックバイア
ス電圧ＶBB1レベルが第１基準電圧より低くなければ、
バックバイアス電圧発生器１０のポンピング回路が動作
しないようイネーブル信号を出力しない。
【００２０】このような状態を保持しながら或る瞬間、
第１バックバイアス電圧レベルが第１基準電圧値より低
くなれば第１バックバイアス電圧検出器２１ではイネー
ブル信号を出力し、バックバイアス電圧発生器１０のポ
ンピング回路を動作するようにしてバックバイアス電圧
が一定に出力されるようにする。
【００２１】一方、ディラムがアクセスされていない状
態の時には、セルフリフレッシュモード制御信号ＳＲＥ
Ｆが、セルフリフレッシュ動作が行われることを示す
“ハイ”状態となる。この信号はＮモストランジスタＮ
２を導通させ、これによりバックバイアス電圧発生器１
０が駆動する。
【００２２】バックバイアス電圧発生器１０の出力であ
る第２バックバイアス電圧ＶBB2は、ディラムのメモリ
セルブロックと周辺回路ブロックに入力されるとともに
フィードバックされて第２バックバイアス電圧検出器３
１に入力される。
【００２３】この際、第２バックバイアス電圧検出器３
１には第１バックバイアス電圧検出器２１に設けられた
第１基準電圧より２倍乃至３倍ほど低い電圧が第２基準
電圧として設けられており、この第２基準電圧と第２バ
ックバイアス電圧レベルを比べ第２バックバイアス電圧
レベルが第２基準電圧より低いと、イネーブル信号を出
力しバックバイアス電圧発生器１０のポンピング回路を
動作させるようにする。
【００２４】このように、本発明ではバックバイアス電
圧発生器１０から出力する電圧レベルをそれぞれのリフ
レッシュモードに従い互いに相違して出力するよう、第
１および第２電圧レベル検出器２１、３１を設けること
により、サブスレショルド領域での漏洩電流量を低減さ
せる。このような方式は、Ｃモストランジスタのスレシ
ョルド電圧が一般に基準電圧よりも敏感度が劣るため、
“Ｔｗｉｎ−ウェル”を用いる工程のＰ型基板に適用す
ることも可能である。
【００２５】図３は、本発明の他の実施形態よる複合モ
ード型基板電圧発生回路を示す図である。一般に、“Ｔ
ｒｉｐｌｅ−ウェル”を用いる工程ではメモリセルブロ
ックと周辺回路ブロックを互いに異なるウェルに分解す
ることができる。そのため、この第２実施形態の複合モ
ード型基板電圧発生回路は、セルフリフレッシュモード
の際に、メモリセルブロックにおいてのみ低い電圧を印
加できるようになっている。
【００２６】図３に示すように、この複合モード型基板
電圧発生回路は、第３および第４基板電圧発生部５０お
よび７０を備えている。
【００２７】第３基板電圧発生部５０は、通常リフレッ
シュモード制御信号ＮＯＲＭに応答して第１バックバイ
アス電圧ＶBB1を発生し、ディラムの周辺回路ブロック
のウェルとメモリセルブロックのウェルにバックバイア
ス電圧をそれぞれ印加する第１バックバイアス電圧発生
器４０と、第１バックバイアス電圧発生器４０から出力
する第１バックバイアス電圧ＶBB1レベルを検出し、予
め設定された基準電圧レベルより第１バックバイアス電
圧が小さければ第１バックバイアス電圧発生器４０のポ
ンピング動作が生じるよう制御する第３電圧レベル検出
器５１を含む。
【００２８】第４基板電圧発生部７０は、セルフリフレ
ッシュモード動作を制御するセルフリフレッシュ制御信
号ＳＲＥＦの入力値により動作し、ディラムのメモリセ
ルブロックのウェルに第２バックバイアス電圧ＶBB2を
印加する第２バックバイアス電圧発生器６０と、第２バ
ックバイアス電圧発生器６０から出力する第２バックバ
イアス電圧ＶBB2を検出し、予め設定された電圧レベル
値より第２バックバイアス電圧値が小さければ第２バッ
クバイアス電圧発生器６０のポンピング動作が生じるよ
う制御する第４電圧レベル検出器７１を含む。
【００２９】第４基板電圧発生部７０内の第２バックバ
イアス電圧発生器６０の出力端には、一側が第２バック
バイアス電圧発生器６０に連結され、ゲート端はセルフ
リフレッシュ制御信号ＳＲＥＦを入力されてターンオン
／オフされるＮモストランジスタＮ５と、一側が第３基
板電圧発生部５０内の第１バックバイアス電圧発生器４
０の出力端に連結され、ゲート端は通常リフレッシュモ
ード制御信号ＮＯＲＭを入力されてターンオン／オフさ
れるＮモストランジスタＮ６と、各Ｎモストランジスタ
Ｎ５，Ｎ６の残る一側端に共通連結され、最終的にメモ
リセルブロックにバックバイアス電圧を印加するインバ
ータＩＮＶ１が連結されている。
【００３０】このような基板電圧発生回路の動作を考察
して見れば、通常リフレッシュモード制御信号ＮＯＲＭ
が、一般的なディラムのリフレッシュモード動作状態を
示す“ハイ”状態になると、第１バックバイアス電圧発
生器４０が動作することになり、この際、出力された電
圧は第３電圧検出器５１に入力され基準電圧と比べられ
る。
【００３１】比較した結果、バックバイアス電圧発生器
４０から出力した電圧が基準電圧より低ければ、第３電
圧検出器５１ではイネーブル信号を出力してバックバイ
アス電圧発生器４０のポンピング回路を動作させるよう
にする。
【００３２】そしてこれと同時に、第４基板電圧発生部
７０側では通常リフレッシュモード制御信号ＮＯＲＭの
ハイレベルによりターンオンされるＮモストランジスタ
Ｎ６が導通され、第１バックバイアス電圧発生器４０か
ら出力する基準電圧をメモリセルブロックのウェルに印
加する。
【００３３】即ち、通常リフレッシュモード制御信号Ｎ
ＯＲＭにより基板電圧発生回路が動作することになれ
ば、ディラムの周辺回路ブロックのウェルとメモリセル
ブロックのウェル両側全てに第１バックバイアス電圧発
生器４０から発生したバックバイアス電圧（基板電圧）
が同時に印加されるものである。
【００３４】一方、セルフリフレッシュモード制御信号
により動作する第４基板電圧発生部７０は、セルフリフ
レッシュモード制御信号ＳＲＥＦが“ハイ”状態で入力
されると第２バックバイアス電圧発生器６０が動作する
ことになり、この第２バックバイアス電圧発生器６０か
ら出力した第２バックバイアス電圧は第４電圧検出器７
１により検出器７１の基準電圧と比較される。
【００３５】そうした後、第２バックバイアス電圧発生
器６０から出力した電圧レベルが第４電圧検出器７１内
の基準電圧より低ければ、検出器７１ではイネーブル信
号を出力して第２バックバイアス電圧発生器６０のポン
ピング回路を動作させるよう制御する。
【００３６】ここで勿論、前記第４電圧検出器７１に設
けられた基準電圧は、第３電圧検出器５１に設けられた
基準電圧より２倍乃至３倍ほど低い電圧である。
【００３７】従って、第４基板電圧発生部７０から出力
される基板電圧は、通常リフレッシュモード制御信号Ｎ
ＯＲＭが入力される場合には第１バックバイアス電圧発
生器４０から発生する電圧をメモリセルブロックのウェ
ルのバックバイアス電圧として印加し、セルフリフレッ
シュモード制御信号ＳＲＥＦが入力される場合には第２
バックバイアス電圧発生器６０から発生する電圧をメモ
リセルブロックのウェルのバックバイアス電圧として印
加する。
【００３８】参考までに、図３に示す基板電圧発生回路
で従来には一つのバックバイアス電圧発生器から発生す
る基板電圧をメモリセルブロックのウェルと、周辺回路
ブロックのウェル両側に別途に提供した。
【００３９】このような本発明の他の実施形態に係る基
板電圧発生回路の動作を要約して見れば、通常のリフレ
ッシュモード時には通常リフレッシュモード制御信号に
より第１バックバイアス電圧発生器４０が動作し、ディ
ラムの周辺回路ブロックおよびメモリセルブロックには
第１バックバイアス電圧発生器４０から発生した基板電
圧が同じく同時に印加され、セルフリフレッシュモード
の場合には、セルフリフレッシュモード制御信号により
第２バックバイアス電圧発生器６０が動作しメモリセル
ブロックにのみ通常的な動作時より低い基板電圧を選択
的に印加する。
【００４０】
【発明の効果】以上詳細に説明したように、本発明はデ
ィラムのリフレッシュ動作を各モード別に区別し、モー
ド別に必要とされる電圧レベルを設け、互いに異なる電
圧を印加するようにすることにより、通常的なモードの
時より低い電圧を印加されるセルフリフレッシュモード
では、印加される電圧が低い電圧のためディラムメモリ
セルのサブスレショルド特性を改良し貯蔵された電荷の
漏洩電流値を低減する利点を有し、漏洩電流値が低減す
るに伴いセルフリフレッシュモード時のリフレッシュ時
間周期を相対的に大きく延ばすことができる。
【００４１】これにより延伸するセルフリフレッシュ周
期は、ディラムの与えられた時間においてのリフレッシ
ュ動作回数を低減させるのでチップの電力消耗を減縮す
る利点もさらに有する。
【００４２】併せて、本発明の好ましい実施形態等は、
例示の目的のため開示されたものであり、当業者であれ
ば本発明の思想と範囲内で多様な修正、変更、付加等が
可能なはずであり、このような修正、変更等は以下の特
許請求の範囲に属するものと見なすべきである。
【図面の簡単な説明】
【図１】本発明に係る基板電圧発生回路の動作特性を示
すグラフ。
【図２】本発明の第１実施形態に係る複合モード型基板
電圧発生回路の詳細ブロック図。
【図３】本発明の第２実施形態に係る複合モード型基板
電圧発生回路の詳細ブロック図。
【符号の説明】
１０，４０，６０…バックバイアス電圧発生器 ２１，３１，５１，７１…バックバイアス電圧検出器 ５０，７０…基板電圧発生部

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルブロックと周辺回路ブロック
    が、同一基板上に形成された半導体ディラムの複合モー
    ド型基板電圧発生回路において、 通常リフレッシュモード制御信号に応答して第１バック
    バイアス電圧を発生し、セルフリフレッシュモード制御
    信号に応答して第２バックバイアス電圧を発生し、発生
    した第１および第２バックバイアス電圧を前記メモリセ
    ルブロックと周辺回路ブロックに供給するバックバイア
    ス電圧発生器と、 前記バックバイアス電圧発生器からの第１バックバイア
    ス電圧の電圧レベルを検出し、検出された第１バックバ
    イアス電圧を第１基準電圧レベルと比較し、その比較結
    果に基づいて前記バックバイアス電圧発生器の電圧ポン
    ピング動作を制御する第１電圧レベル検出器と、 前記バックバイアス電圧発生器からの第２バックバイア
    ス電圧の電圧レベルを検出し、検出された第２バックバ
    イアス電圧を第２基準電圧レベルと比較し、その比較結
    果に基づいて前記バックバイアス電圧発生器の電圧ポン
    ピング動作を制御する第２電圧レベル検出器と、を備え
    たことを特徴とする複合モード型基板電圧発生回路。
  2. 【請求項２】前記第２基準電圧レベルは前記第１基準電
    圧の少なくとも２倍以上低いレベルを有することを特徴
    とする請求項１に記載の複合モード型基板電圧発生回
    路。
  3. 【請求項３】前記第１電圧レベル検出器は、前記第１バ
    ックバイアス電圧レベルが前記第１基準電圧レベルより
    も低い場合に前記バックバイアス電圧発生器に対してイ
    ネーブル信号を出力して前記バックバイアス電圧発生器
    に前記ポンピング動作をさせるものであることを特徴と
    する請求項１に記載の複合モード型基板電圧発生回路。
  4. 【請求項４】前記第２電圧レベル検出器は、前記第２バ
    ックバイアス電圧レベルが前記第２基準電圧レベルより
    も低い場合に前記バックバイアス電圧発生器に対してイ
    ネーブル信号を出力して前記バックバイアス電圧発生器
    に前記ポンピング動作をさせるものであることを特徴と
    する請求項１に記載の複合モード型基板電圧発生回路。
  5. 【請求項５】メモリセルブロックと周辺回路ブロック
    が、互いに異なるウェル上に形成された半導体ディラム
    の複合モード型基板電圧発生回路において、 通常リフレッシュモード制御信号に応答して第１バック
    バイアス電圧を発生すると共に、発生した第１バックバ
    イアス電圧を前記メモリセルブロックのウェルと前記周
    辺回路ブロックのウェルに共通に供給するための第１バ
    ックバイアス電圧発生器と、前記第１バックバイアス電
    圧発生器からの前記第１バックバイアス電圧レベルを検
    出すると共に前記第１バックバイアス電圧レベルを第１
    基準電圧と比較し、比較結果に従って前記第１バックバ
    イアス電圧発生器の電圧ポンピング動作を制御する第１
    電圧レベル検出器とを有する第１基板電圧発生手段と、 セルフリフレッシュモード制御信号に応答して第２バッ
    クバイアス電圧を発生すると共に、発生した第２バック
    バイアス電圧を前記メモリセルブロックのウェルに供給
    するための第２バックバイアス電圧発生器と、前記第２
    バックバイアス電圧発生器からの前記第２バックバイア
    ス電圧レベルを検出すると共に前記第２バックバイアス
    電圧レベルを第２基準電圧と比較し、比較結果に従って
    前記第２バックバイアス電圧発生器の電圧ポンピング動
    作を制御する第２電圧レベル検出器とを有する第２基板
    電圧発生手段と、を備えたことを特徴とする複合モード
    型基板電圧発生回路。
  6. 【請求項６】前記第２基板電圧発生手段はさらに、 前記セルフリフレッシュモード制御信号を入力するため
    のゲートと、前記第２バックバイアス電圧発生器に接続
    された一つの端子とを備えた第１ＮＭＯＳトランジスタ
    と、 前記通常リフレッシュモード制御信号を入力するための
    ゲートと、前記第１バックバイアス電圧発生器に接続さ
    れた一つの端子とを備えた第２ＮＭＯＳトランジスタ
    と、 入力端子が前記第１および第２ＮＭＯＳトランジスタの
    他の端子に接続され、出力端子が前記メモリセルブロッ
    クの前記ウェルに接続されたインバータとを備えている
    ことを特徴とする請求項５に記載の複合モード型基板電
    圧発生回路。
  7. 【請求項７】前記第２基準電圧レベルは前記第１基準電
    圧レベルの少なくとも２倍以上低いことを特徴とする請
    求項５に記載の複合モード型基板電圧発生回路。
  8. 【請求項８】前記第１電圧レベル検出器は、前記第１バ
    ックバイアス電圧レベルが前記第１基準電圧レベルより
    も低い場合に前記第１バックバイアス電圧発生器に対し
    てイネーブル信号を出力して前記第１バックバイアス電
    圧発生器に前記ポンピング動作をさせるものであること
    を特徴とする請求項５に記載の複合モード型基板電圧発
    生回路。
  9. 【請求項９】前記第２電圧レベル検出器は、前記第２バ
    ックバイアス電圧レベルが前記第２基準電圧レベルより
    も低い場合に前記第２バックバイアス電圧発生器に対し
    てイネーブル信号を出力して前記第２バックバイアス電
    圧発生器に前記ポンピング動作をさせるものであること
    を特徴とする請求項５に記載の複合モード型基板電圧発
    生回路。
JP9307402A 1996-11-08 1997-11-10 複合モード型基板電圧発生回路 Pending JPH10199244A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960052875A KR100231602B1 (ko) 1996-11-08 1996-11-08 복합 모드형 기판전압 발생회로
KR96-52875 1996-11-08

Publications (1)

Publication Number Publication Date
JPH10199244A true JPH10199244A (ja) 1998-07-31

Family

ID=19481224

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9307402A Pending JPH10199244A (ja) 1996-11-08 1997-11-10 複合モード型基板電圧発生回路

Country Status (5)

Country Link
US (1) US5886932A (ja)
JP (1) JPH10199244A (ja)
KR (1) KR100231602B1 (ja)
GB (1) GB2319370B (ja)
TW (1) TW405123B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625791B1 (ko) 2004-10-29 2006-09-20 주식회사 하이닉스반도체 용도에 따른 제품을 구별할 수 있는 반도체메모리소자
US7292483B2 (en) 2005-09-14 2007-11-06 Hynix Semiconductor Inc. Back-bias voltage generator for decreasing a current consumption of a self-refresh operation
US7339849B2 (en) 2005-04-01 2008-03-04 Hynix Semiconductor Inc. Internal voltage supply circuit of a semiconductor memory device with a refresh mode
US7366048B2 (en) 2005-06-30 2008-04-29 Hynix Semiconductor Inc. Bulk bias voltage level detector in semiconductor memory device
US7560978B2 (en) 2006-06-01 2009-07-14 Hynix Semiconductor Inc. Internal voltage detection circuit
US7605639B2 (en) 2007-04-18 2009-10-20 Hynix Semiconductor, Inc. Internal voltage generator of semiconductor memory device
US7646656B2 (en) 2007-07-03 2010-01-12 Hynix Semiconductor, Inc. Semiconductor memory device
US7737768B2 (en) 2006-06-29 2010-06-15 Hynix Semiconductor, Inc. Internal voltage generator
US7791404B2 (en) 2007-03-05 2010-09-07 Hynix Semiconductor Inc. Internal voltage generation circuit and method for semiconductor device
US7969797B2 (en) 2007-12-27 2011-06-28 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998054727A2 (en) 1997-05-30 1998-12-03 Micron Technology, Inc. 256 Meg DYNAMIC RANDOM ACCESS MEMORY
FR2783941B1 (fr) * 1998-09-30 2004-03-12 St Microelectronics Sa Circuit de regulation d'une tension de sortie d'un dispositif a pompe de charges positives
JP4651766B2 (ja) * 1999-12-21 2011-03-16 富士通セミコンダクター株式会社 半導体記憶装置
US6343044B1 (en) 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
WO2002029483A1 (en) * 2000-10-04 2002-04-11 Matsushita Electric Industrial Co., Ltd. Display and its driving method
US6654296B2 (en) * 2001-07-23 2003-11-25 Samsung Electronics Co., Ltd. Devices, circuits and methods for dual voltage generation using single charge pump
US6961277B2 (en) * 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US6922367B2 (en) * 2003-07-09 2005-07-26 Micron Technology, Inc. Data strobe synchronization circuit and method for double data rate, multi-bit writes
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
KR100818703B1 (ko) * 2005-06-29 2008-04-01 주식회사 하이닉스반도체 전압 펌핑장치
KR100700331B1 (ko) * 2005-08-17 2007-03-29 주식회사 하이닉스반도체 셀프 리프레쉬 전류 제어 장치
KR100753048B1 (ko) * 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
US7606103B2 (en) * 2005-09-29 2009-10-20 Hynix Semiconductor Inc. Semiconductor memory device for controlling reservoir capacitor
KR100794992B1 (ko) * 2005-12-29 2008-01-16 주식회사 하이닉스반도체 기판 바이어스 전압 발생 장치 및 방법
KR100900784B1 (ko) * 2007-01-03 2009-06-02 주식회사 하이닉스반도체 반도체메모리소자
KR100990144B1 (ko) * 2007-03-05 2010-10-29 주식회사 하이닉스반도체 반도체 소자 및 그의 동작방법
US8072256B2 (en) * 2007-09-14 2011-12-06 Mosaid Technologies Incorporated Dynamic random access memory and boosted voltage producer therefor
KR100974210B1 (ko) * 2007-12-07 2010-08-06 주식회사 하이닉스반도체 벌크 전압 디텍터
US20110191129A1 (en) * 2010-02-04 2011-08-04 Netzer Moriya Random Number Generator Generating Random Numbers According to an Arbitrary Probability Density Function
US8675420B2 (en) 2011-05-26 2014-03-18 Micron Technology, Inc. Devices and systems including enabling circuits
US9779788B1 (en) * 2015-08-24 2017-10-03 Ambiq Micro, Inc. Sub-threshold enabled flash memory system
KR20230135913A (ko) * 2022-03-17 2023-09-26 에스케이하이닉스 주식회사 메모리 및 메모리의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0134773B1 (ko) * 1988-07-05 1998-04-20 Hitachi Ltd 반도체 기억장치
US5217917A (en) * 1990-03-20 1993-06-08 Hitachi, Ltd. Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor
KR940008147B1 (ko) * 1991-11-25 1994-09-03 삼성전자 주식회사 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치
US5365487A (en) * 1992-03-24 1994-11-15 Texas Instruments Incorporated DRAM power management with self-refresh
JP3714489B2 (ja) * 1995-03-03 2005-11-09 株式会社日立製作所 ダイナミック型ｒａｍとメモリモジュール
KR100200922B1 (ko) * 1995-12-27 1999-06-15 윤종용 반도체 메모리장치의 펌핑전압발생기

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625791B1 (ko) 2004-10-29 2006-09-20 주식회사 하이닉스반도체 용도에 따른 제품을 구별할 수 있는 반도체메모리소자
US7339849B2 (en) 2005-04-01 2008-03-04 Hynix Semiconductor Inc. Internal voltage supply circuit of a semiconductor memory device with a refresh mode
US7366048B2 (en) 2005-06-30 2008-04-29 Hynix Semiconductor Inc. Bulk bias voltage level detector in semiconductor memory device
US7733132B2 (en) 2005-06-30 2010-06-08 Hynix Semiconductor Inc. Bulk bias voltage level detector in semiconductor memory device
US7292483B2 (en) 2005-09-14 2007-11-06 Hynix Semiconductor Inc. Back-bias voltage generator for decreasing a current consumption of a self-refresh operation
US7560978B2 (en) 2006-06-01 2009-07-14 Hynix Semiconductor Inc. Internal voltage detection circuit
US7737768B2 (en) 2006-06-29 2010-06-15 Hynix Semiconductor, Inc. Internal voltage generator
US7791404B2 (en) 2007-03-05 2010-09-07 Hynix Semiconductor Inc. Internal voltage generation circuit and method for semiconductor device
US7605639B2 (en) 2007-04-18 2009-10-20 Hynix Semiconductor, Inc. Internal voltage generator of semiconductor memory device
US7646656B2 (en) 2007-07-03 2010-01-12 Hynix Semiconductor, Inc. Semiconductor memory device
US7969797B2 (en) 2007-12-27 2011-06-28 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same

Also Published As

Publication number Publication date
GB9723499D0 (en) 1998-01-07
GB2319370B (en) 2000-09-27
GB2319370A (en) 1998-05-20
KR100231602B1 (ko) 1999-11-15
TW405123B (en) 2000-09-11
KR19980034726A (ko) 1998-08-05
US5886932A (en) 1999-03-23

Similar Documents

Publication Publication Date Title
JPH10199244A (ja) 複合モード型基板電圧発生回路
US6922371B2 (en) Semiconductor storage device
JP4152094B2 (ja) 半導体記憶装置の制御方法及び半導体記憶装置
US4964082A (en) Semiconductor memory device having a back-bias voltage generator
JP2942202B2 (ja) 複数の内部電源電圧を用いる半導体メモリ装置
US4961167A (en) Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein
US6385117B2 (en) Negative voltage generating circuit with high control responsiveness which can be formed using transistor with low breakdown voltage and semiconductor memory device including the same
US7471136B2 (en) Temperature compensated self-refresh circuit
KR100468718B1 (ko) 외부 리프레쉬 명령을 사용하지 않는 메모리장치의리프레쉬 제어회로 및 그 방법
KR100753048B1 (ko) 반도체 메모리 장치의 주변영역 전압 발생 장치
US5754075A (en) Integrated circuits including power supply boosters and methods of operating same
US6882215B1 (en) Substrate bias generator in semiconductor memory device
KR0142967B1 (ko) 반도체 메모리장치의 기판 전압 제어회로
US6172932B1 (en) On-chip voltage generating device for semiconductor memory with reduced stand-by current
JP4166014B2 (ja) 高電圧感知器
US5694365A (en) Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode
JP4804609B2 (ja) セルアレイ電源の上昇を防止したメモリ回路
JP3633996B2 (ja) 半導体装置
US6034920A (en) Semiconductor memory device having a back gate voltage controlled delay circuit
KR20030093035A (ko) 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치
JPH1064260A (ja) 漏洩電流を減少させたディラム
KR100596840B1 (ko) 내부전원전위 발생장치
KR20040006933A (ko) 반도체 메모리장치의 워드라인 프리차아지 전압 변환회로및 그 방법
JPH07296581A (ja) 半導体記憶装置
JP4031546B2 (ja) 半導体装置