JPH07296587A - スタンバイ電流制御回路 - Google Patents
スタンバイ電流制御回路Info
- Publication number
- JPH07296587A JPH07296587A JP6092328A JP9232894A JPH07296587A JP H07296587 A JPH07296587 A JP H07296587A JP 6092328 A JP6092328 A JP 6092328A JP 9232894 A JP9232894 A JP 9232894A JP H07296587 A JPH07296587 A JP H07296587A
- Authority
- JP
- Japan
- Prior art keywords
- standby
- substrate
- potential
- transistor
- negative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】低電圧化、高速化を実現しつつ、スタンバイ電
流の低減を図れるスタンバイ電流制御回路を実現する。 【構成】ＳＲＡＭセルのドライバトランジスタＤＴ１，
ＤＴ２のソースを負側ソース共通配線ＶSS1 に接続し、
基板を基板電位線ＶPWL に接続して、負側ソース共通配
線ＶSS1 と基板電位線ＶPWL とをスタンバイ時にはチッ
プイネーブル信号ＣＥにより非導通状態に保持されるＮ
ＭＯＳトランジスタＮＴ11により作動的に接続し、か
つ、負側ソース共通配線ＶSS1 と接地ＧＮＤとの間に抵
抗素子Ｒ11を接続することにより、スタンバイ時に、ド
ライバトランジスタＤＴ１，ＤＴ２に流れるサブスレッ
ショルドリーク電流ＩＬを抵抗素子Ｒ11に流してソース
と基板間に電位差を持たせ、基板バイアス効果によりド
ライバトランジスタＤＴ１，ＤＴ２のしきい値電圧ＶTH
を上昇させる。これにより、サブスレッショルドリーク
電流ＩＬを低減できる。
流の低減を図れるスタンバイ電流制御回路を実現する。 【構成】ＳＲＡＭセルのドライバトランジスタＤＴ１，
ＤＴ２のソースを負側ソース共通配線ＶSS1 に接続し、
基板を基板電位線ＶPWL に接続して、負側ソース共通配
線ＶSS1 と基板電位線ＶPWL とをスタンバイ時にはチッ
プイネーブル信号ＣＥにより非導通状態に保持されるＮ
ＭＯＳトランジスタＮＴ11により作動的に接続し、か
つ、負側ソース共通配線ＶSS1 と接地ＧＮＤとの間に抵
抗素子Ｒ11を接続することにより、スタンバイ時に、ド
ライバトランジスタＤＴ１，ＤＴ２に流れるサブスレッ
ショルドリーク電流ＩＬを抵抗素子Ｒ11に流してソース
と基板間に電位差を持たせ、基板バイアス効果によりド
ライバトランジスタＤＴ１，ＤＴ２のしきい値電圧ＶTH
を上昇させる。これにより、サブスレッショルドリーク
電流ＩＬを低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭセル等のスタ
ンバイ（待機）時の電流を制御するためのスタンバイ電
流制御回路に関するものである。
ンバイ（待機）時の電流を制御するためのスタンバイ電
流制御回路に関するものである。
【０００２】
【従来の技術】近年の微細化加工技術の進歩に伴い、た
とえばＳＲＡＭ等のメモリトランジスタを構成するＭＯ
ＳＦＥＴ（以下、ＭＯＳトランジスタという）のチャネ
ル長（Ｌ長）は、１μｍ程度であったものが、０．５μ
ｍ、０．３μｍ、０．２５μｍと大幅に短くなる傾向に
ある。その結果、耐圧等の関係から電源電圧ＶCCのレベ
ルを、一般的な５Ｖから３Ｖ、２Ｖ、あるいは１．５Ｖ
と下げる必要性が生じ、これに伴い低電源電圧化のため
の技術開発が盛んに行われている。
とえばＳＲＡＭ等のメモリトランジスタを構成するＭＯ
ＳＦＥＴ（以下、ＭＯＳトランジスタという）のチャネ
ル長（Ｌ長）は、１μｍ程度であったものが、０．５μ
ｍ、０．３μｍ、０．２５μｍと大幅に短くなる傾向に
ある。その結果、耐圧等の関係から電源電圧ＶCCのレベ
ルを、一般的な５Ｖから３Ｖ、２Ｖ、あるいは１．５Ｖ
と下げる必要性が生じ、これに伴い低電源電圧化のため
の技術開発が盛んに行われている。
【０００３】
【発明が解決しようとする課題】ところで、上述した低
電源電圧化の状況においても、デバイスの動作速度は高
速性を維持する必要があることから、ＭＯＳトランジス
タのしきい値電圧ＶTHは下げる必要ある。
電源電圧化の状況においても、デバイスの動作速度は高
速性を維持する必要があることから、ＭＯＳトランジス
タのしきい値電圧ＶTHは下げる必要ある。
【０００４】しかしながら、ＭＯＳトランジスタのしき
い値電圧ＶTHを単純に下げた場合、これに伴いＭＯＳト
ランジスタのいわゆるサブスレッショルドリーク電流Ｉ
Ｌは却って増大してしまうという問題がある。この問題
について、図６および図７を参照しながらさらに詳細に
説明する。
い値電圧ＶTHを単純に下げた場合、これに伴いＭＯＳト
ランジスタのいわゆるサブスレッショルドリーク電流Ｉ
Ｌは却って増大してしまうという問題がある。この問題
について、図６および図７を参照しながらさらに詳細に
説明する。
【０００５】図６は、ＭＯＳトランジスタにおけるしき
い値電圧ＶTHとサブスレッショルドリーク電流ＩＬとの
関係を示す特性図である。図６において、横軸はしきい
値電圧（ゲート−ソース間電圧ＶGS）、縦軸はサブスレ
ッショルドリーク電流ＩＬをそれぞれ表しており、縦軸
は対数（Ｌｏｇ）目盛で表してある。
い値電圧ＶTHとサブスレッショルドリーク電流ＩＬとの
関係を示す特性図である。図６において、横軸はしきい
値電圧（ゲート−ソース間電圧ＶGS）、縦軸はサブスレ
ッショルドリーク電流ＩＬをそれぞれ表しており、縦軸
は対数（Ｌｏｇ）目盛で表してある。
【０００６】また、図７はＣＭＯＳ方式による一般的な
ＴＦＴ負荷型ＳＲＡＭの等価回路を示している。図７に
おいて、Ｂ，Ｂ はビット線、ＷＬはワード線、ＶCCは
電源電圧、ＷＴ１，ＷＴ２はワードトランジスタ、ＤＴ
１，ＤＴ２はドライバトランジスタ、ＬＴ１，ＬＴ２は
負荷トランジスタ、ＮＤ１，ＮＤ２は記憶ノードをそれ
ぞれ示している。
ＴＦＴ負荷型ＳＲＡＭの等価回路を示している。図７に
おいて、Ｂ，Ｂ はビット線、ＷＬはワード線、ＶCCは
電源電圧、ＷＴ１，ＷＴ２はワードトランジスタ、ＤＴ
１，ＤＴ２はドライバトランジスタ、ＬＴ１，ＬＴ２は
負荷トランジスタ、ＮＤ１，ＮＤ２は記憶ノードをそれ
ぞれ示している。
【０００７】このＳＲＡＭでは、ドライバトランジスタ
ＤＴ１およびＤＴ２のソースと基板は共通の負側ソース
共通配線ＶSS1 に対して接続されており、ドライバトラ
ンジスタＤＴ１およびＤＴ２のソース側電位と基板電位
とを同電位に保持することにより高速動作を図ってい
る。
ＤＴ１およびＤＴ２のソースと基板は共通の負側ソース
共通配線ＶSS1 に対して接続されており、ドライバトラ
ンジスタＤＴ１およびＤＴ２のソース側電位と基板電位
とを同電位に保持することにより高速動作を図ってい
る。
【０００８】図６に示すように、ＭＯＳトランジスタの
しきい値電圧がたとえばＶTH2 からＶTH1 に下がると、
そのリーク電流特性の傾きは変化しないことから、サブ
スレッショルドリーク電流はＩＬ２からＩＬ１と増大す
る。
しきい値電圧がたとえばＶTH2 からＶTH1 に下がると、
そのリーク電流特性の傾きは変化しないことから、サブ
スレッショルドリーク電流はＩＬ２からＩＬ１と増大す
る。
【０００９】この原理を図７のＳＲＡＭセルにあてはめ
て検討してみると、ＳＲＡＭセルにおいては、スタンバ
イ時に、ハイレベル（Ｈ）に保持されている記憶ノード
ＮＤ２と接続されているドライバトランジスタＤＴ２に
サブスレッショルドリーク電流ＩＬが流れる。しかし、
ドライバトランジスタＤＴ１およびＤＴ２のソースと基
板は共通の負側ソース共通配線ＶSS1 に対して接続され
ていることから、ドライバトランジスタＤＴ２のソース
と基板とは同電位となり、いわゆる基板バイアス効果が
発現されず、ドライバトランジスタＤＴ２のしきい値電
圧は変化しない。したがって、低電圧化を実現しつつ
つ、高速動作を維持するようにしきい値電圧が低く設定
されたＳＲＡＭセルでは、サブスレッショルドリーク電
流ＩＬは減少するどころか、しきい値電圧の低下に逆比
例して増大してまう。ＳＲＡＭセルのスタンバイ電流
は、ドライバトランジスタＤＴ１，ＤＴ２のサブスレッ
ショルドリーク電流が支配的であることから、従来のＳ
ＲＡＭでは、スタンバイ電流がしきい値電圧の低下に逆
比例して増大してまう。
て検討してみると、ＳＲＡＭセルにおいては、スタンバ
イ時に、ハイレベル（Ｈ）に保持されている記憶ノード
ＮＤ２と接続されているドライバトランジスタＤＴ２に
サブスレッショルドリーク電流ＩＬが流れる。しかし、
ドライバトランジスタＤＴ１およびＤＴ２のソースと基
板は共通の負側ソース共通配線ＶSS1 に対して接続され
ていることから、ドライバトランジスタＤＴ２のソース
と基板とは同電位となり、いわゆる基板バイアス効果が
発現されず、ドライバトランジスタＤＴ２のしきい値電
圧は変化しない。したがって、低電圧化を実現しつつ
つ、高速動作を維持するようにしきい値電圧が低く設定
されたＳＲＡＭセルでは、サブスレッショルドリーク電
流ＩＬは減少するどころか、しきい値電圧の低下に逆比
例して増大してまう。ＳＲＡＭセルのスタンバイ電流
は、ドライバトランジスタＤＴ１，ＤＴ２のサブスレッ
ショルドリーク電流が支配的であることから、従来のＳ
ＲＡＭでは、スタンバイ電流がしきい値電圧の低下に逆
比例して増大してまう。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧化、高速化を実現しつ
つ、スタンバイ電流の低減を図れるスタンバイ電流制御
回路を提供することにある。
のであり、その目的は、低電圧化、高速化を実現しつ
つ、スタンバイ電流の低減を図れるスタンバイ電流制御
回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の基板とソースとの間に電位差が生じるとし
きい値が上昇するトランジスタを有し、スタンバイ時に
当該トランジスタに流れるリーク電流を制御する集積回
路のスタンバイ電流制御は、上記トランジスタの基板電
位とソース配線とを接続する抵抗手段と、非スタンバイ
時に、上記基板電位とソース配線電位とを同電位に保持
する電位保持手段とを有する。
め、本発明の基板とソースとの間に電位差が生じるとし
きい値が上昇するトランジスタを有し、スタンバイ時に
当該トランジスタに流れるリーク電流を制御する集積回
路のスタンバイ電流制御は、上記トランジスタの基板電
位とソース配線とを接続する抵抗手段と、非スタンバイ
時に、上記基板電位とソース配線電位とを同電位に保持
する電位保持手段とを有する。
【００１２】また、本発明のスタンバイ電流制御回路で
は、上記電位保持手段は、起動信号に応じて基板電位と
ソース配線とを作動的に接続するスイッチング素子を有
する。また、上記電位保持手段は、起動信号に応じて上
記抵抗手段をバイパスして基板電位とソース配線とを作
動的に接続するスイッチング素子を有する。また、本発
明のスタンバイ電流制御回路では、起動信号に応じてス
タンバイ時に、基板電位と上記抵抗手段とを作動的に接
続するスイッチング素子を有する。
は、上記電位保持手段は、起動信号に応じて基板電位と
ソース配線とを作動的に接続するスイッチング素子を有
する。また、上記電位保持手段は、起動信号に応じて上
記抵抗手段をバイパスして基板電位とソース配線とを作
動的に接続するスイッチング素子を有する。また、本発
明のスタンバイ電流制御回路では、起動信号に応じてス
タンバイ時に、基板電位と上記抵抗手段とを作動的に接
続するスイッチング素子を有する。
【００１３】また、本発明の正負電源間に接続され、基
板とソースとの間に電位差が生じるとしきい値が上昇す
るトランジスタを含み、スタンバイ時に当該トランジス
タに流れるリーク電流を制御する集積回路のスタンバイ
電流制御は、集積回路のソース共通配線と基板電位とを
接続する抵抗手段を有し、上記抵抗手段が、正電源と上
記トランジスタの正側ソース共通配線との間に設けられ
たＰチャネルＭＯＳトランジスタと、負電源と負側ソー
ス共通配線との間に設けられたＮチャネルＭＯＳトラン
ジスタとからなり、上記ＰチャネルＭＯＳトランジスタ
のゲートが上記負側ソース共通配線に接続され、上記Ｎ
チャネルＭＯＳトランジスタのゲートが正側ソース共通
配線に接続されている。
板とソースとの間に電位差が生じるとしきい値が上昇す
るトランジスタを含み、スタンバイ時に当該トランジス
タに流れるリーク電流を制御する集積回路のスタンバイ
電流制御は、集積回路のソース共通配線と基板電位とを
接続する抵抗手段を有し、上記抵抗手段が、正電源と上
記トランジスタの正側ソース共通配線との間に設けられ
たＰチャネルＭＯＳトランジスタと、負電源と負側ソー
ス共通配線との間に設けられたＮチャネルＭＯＳトラン
ジスタとからなり、上記ＰチャネルＭＯＳトランジスタ
のゲートが上記負側ソース共通配線に接続され、上記Ｎ
チャネルＭＯＳトランジスタのゲートが正側ソース共通
配線に接続されている。
【００１４】また、本発明のスタンバイ電流制御は、起
動信号に応じて非スタンバイ時に正電源と正側ソース共
通配線、並びに負電源と負側ソース共通配線とをそれぞ
れ作動的に接続するスイッチング回路を有する。
動信号に応じて非スタンバイ時に正電源と正側ソース共
通配線、並びに負電源と負側ソース共通配線とをそれぞ
れ作動的に接続するスイッチング回路を有する。
【００１５】
【作用】本発明のスタンバイ電流制御回路によれば、ス
タンバイ時に、トランジスタにリーク電流が流れると抵
抗手段にその電流が流れ、ソース配線と基板電位との間
に電位差が生じ、これが基板バイアスとなり、トランジ
スタのしきい値が上昇する。このようにスタンバイ時に
しきい値電圧が上昇することに伴い、リーク電流が大き
く減少する。
タンバイ時に、トランジスタにリーク電流が流れると抵
抗手段にその電流が流れ、ソース配線と基板電位との間
に電位差が生じ、これが基板バイアスとなり、トランジ
スタのしきい値が上昇する。このようにスタンバイ時に
しきい値電圧が上昇することに伴い、リーク電流が大き
く減少する。
【００１６】また、非スタンバイ時、すなわち通常の動
作時には、たとえば起動信号としてのチップイネーブル
信号に応じてスイッチング素子が導通状態となり、基板
電位とソース配線電位とが同電位に保持され、高速読み
出し動作が維持される。
作時には、たとえば起動信号としてのチップイネーブル
信号に応じてスイッチング素子が導通状態となり、基板
電位とソース配線電位とが同電位に保持され、高速読み
出し動作が維持される。
【００１７】また、本発明のスタンバイ電流制御回路に
よれば、ＰチャネルＭＯＳトランジスタのゲートが負側
ソース共通配線に接続され、ＮチャネルＭＯＳトランジ
スタのゲートが正側ソース共通配線に接続されてること
により、集積回路に流れる電流により、正側ソース共通
配線の電圧が降下し、負側ソース共通配線の電圧が上昇
する。負側ソース共通配線の電圧が上昇するとＰチャネ
ルＭＯＳトランジスタのオン抵抗が増大し、正側ソース
共通配線への電源電流が減少する。その結果、Ｎチャネ
ルＭＯＳトランジスタのオン抵抗が増大し、また、リー
ク電流が減少する。また、このとき、負側ソース共通配
線の電位は降下する。負側ソース共通配線の電位が降下
したことに伴い、ＰチャネルＭＯＳトランジスタのオン
抵抗が減少し、正側ソース共通配線への電源電流が増大
する。以上のように、スタンバイ時には上述した帰還ル
ープによるセルフバイアスによって、電源電流が一定値
になるよう制御され、リーク電流が効果的に抑制され
る。
よれば、ＰチャネルＭＯＳトランジスタのゲートが負側
ソース共通配線に接続され、ＮチャネルＭＯＳトランジ
スタのゲートが正側ソース共通配線に接続されてること
により、集積回路に流れる電流により、正側ソース共通
配線の電圧が降下し、負側ソース共通配線の電圧が上昇
する。負側ソース共通配線の電圧が上昇するとＰチャネ
ルＭＯＳトランジスタのオン抵抗が増大し、正側ソース
共通配線への電源電流が減少する。その結果、Ｎチャネ
ルＭＯＳトランジスタのオン抵抗が増大し、また、リー
ク電流が減少する。また、このとき、負側ソース共通配
線の電位は降下する。負側ソース共通配線の電位が降下
したことに伴い、ＰチャネルＭＯＳトランジスタのオン
抵抗が減少し、正側ソース共通配線への電源電流が増大
する。以上のように、スタンバイ時には上述した帰還ル
ープによるセルフバイアスによって、電源電流が一定値
になるよう制御され、リーク電流が効果的に抑制され
る。
【００１８】これに対して、動作時には、起動信号によ
り負電源と負側ソース共通配線、並びに正電源と正側ソ
ース共通配線とはそれぞれ同電位に保持され、高速読み
出し動作が維持される。
り負電源と負側ソース共通配線、並びに正電源と正側ソ
ース共通配線とはそれぞれ同電位に保持され、高速読み
出し動作が維持される。
【００１９】
【実施例１】図１は、本発明に係るＳＲＡＭセルアレイ
用スタンバイ電流制御回路の第１の実施例を示す回路図
である。図１において、Ｂ，Ｂ はビット線、ＷＬはワ
ード線、ＣＬ１，ＣＬ２，〜，ＣＬｎはＳＲＡＭセル、
ＶPWL は基板電位線、ＶSS1 は負側ソース共通配線、Ｖ
CCは電源電圧、１０はスタンバイ電流制御回路をそれぞ
れ示している。
用スタンバイ電流制御回路の第１の実施例を示す回路図
である。図１において、Ｂ，Ｂ はビット線、ＷＬはワ
ード線、ＣＬ１，ＣＬ２，〜，ＣＬｎはＳＲＡＭセル、
ＶPWL は基板電位線、ＶSS1 は負側ソース共通配線、Ｖ
CCは電源電圧、１０はスタンバイ電流制御回路をそれぞ
れ示している。
【００２０】ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎ
は、図７のセルと同様に、ドライバトランジスタＤＴ
１，ＤＴ２、負荷用トランジスタＬＴ１，ＬＴ２、ワー
ドトランジスタＷＴ１，ＷＴ２により構成されている。
各ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎのドライバ
トランジスタＤＴ１およびＤＴ２のソースは負側ソース
共通配線ＶSS1 にそれぞれ接続され、基板は基板電位線
ＶPWL にそれぞれ接続されている。
は、図７のセルと同様に、ドライバトランジスタＤＴ
１，ＤＴ２、負荷用トランジスタＬＴ１，ＬＴ２、ワー
ドトランジスタＷＴ１，ＷＴ２により構成されている。
各ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎのドライバ
トランジスタＤＴ１およびＤＴ２のソースは負側ソース
共通配線ＶSS1 にそれぞれ接続され、基板は基板電位線
ＶPWL にそれぞれ接続されている。
【００２１】その他の接続関係は図７のＳＲＡＭセルと
同様である。すなわち、ドライバトランジスタＤＴ１お
よび負荷トランジスタＬＴ１のドレイン同士の接続中点
により記憶ノードＮＤ１が構成され、ドライバトランジ
スタＤＴ２および負荷トランジスタＬＴ２のドレイン同
士の接続中点により記憶ノードＮＤ２が構成されてい
る。ドライバトランジスタＤＴ１および負荷トランジス
タＬＴ１のゲート同士が接続され、その接続中点は記憶
ノードＮＤ２に接続されている。ドライバトランジスタ
ＤＴ２および負荷トランジスタＬＴ２のゲート同士が接
続され、その接続中点は記憶ノードＮＤ１に接続されて
いる。そして、負荷トランジスタＬＴ１，ＬＴ２のソー
スは電源電圧ＶCCの供給ラインに接続されている。さら
に、記憶ノードＮＤ１とビット線Ｂとの間にワードトラ
ンジスタＷＴ１が接続され、記憶ノードＮＤ２とビット
線Ｂ との間にワードトランジスタＷＴ２が接続され、
各ワードトランジスタＷＴ１，ＷＴ２のゲートはワード
線ＷＬにそれぞれ接続されている。
同様である。すなわち、ドライバトランジスタＤＴ１お
よび負荷トランジスタＬＴ１のドレイン同士の接続中点
により記憶ノードＮＤ１が構成され、ドライバトランジ
スタＤＴ２および負荷トランジスタＬＴ２のドレイン同
士の接続中点により記憶ノードＮＤ２が構成されてい
る。ドライバトランジスタＤＴ１および負荷トランジス
タＬＴ１のゲート同士が接続され、その接続中点は記憶
ノードＮＤ２に接続されている。ドライバトランジスタ
ＤＴ２および負荷トランジスタＬＴ２のゲート同士が接
続され、その接続中点は記憶ノードＮＤ１に接続されて
いる。そして、負荷トランジスタＬＴ１，ＬＴ２のソー
スは電源電圧ＶCCの供給ラインに接続されている。さら
に、記憶ノードＮＤ１とビット線Ｂとの間にワードトラ
ンジスタＷＴ１が接続され、記憶ノードＮＤ２とビット
線Ｂ との間にワードトランジスタＷＴ２が接続され、
各ワードトランジスタＷＴ１，ＷＴ２のゲートはワード
線ＷＬにそれぞれ接続されている。
【００２２】スタンバイ電流制御回路１０は、負側ソー
ス共通配線ＶSS1 と接地ラインＧＮＤとの間に接続され
た抵抗素子Ｒ11と、負側ソース共通配線ＶSS1 と基板電
位線ＶPWL との間に接続されたスイッチング素子として
のＮＭＯＳトランジスタＮＴ 11とにより構成されてい
る。そして、基板電位線ＶPWL の一端側は抵抗素子Ｒ11
と接地ラインＧＮＤとの接続中点に接続されている。ま
たＮＭＯＳトランジスタＮＴ11のゲートはチップイネー
ブル信号ＣＥの入力ラインに接続され、チップイネーブ
ル信号ＣＥがローレベル（ＧＮＤレベル）で供給される
スタンバイ時には非導通状態に保持され、ハイレベル
（ＶCCレベル）で供給される動作時には導通状態に保持
される。
ス共通配線ＶSS1 と接地ラインＧＮＤとの間に接続され
た抵抗素子Ｒ11と、負側ソース共通配線ＶSS1 と基板電
位線ＶPWL との間に接続されたスイッチング素子として
のＮＭＯＳトランジスタＮＴ 11とにより構成されてい
る。そして、基板電位線ＶPWL の一端側は抵抗素子Ｒ11
と接地ラインＧＮＤとの接続中点に接続されている。ま
たＮＭＯＳトランジスタＮＴ11のゲートはチップイネー
ブル信号ＣＥの入力ラインに接続され、チップイネーブ
ル信号ＣＥがローレベル（ＧＮＤレベル）で供給される
スタンバイ時には非導通状態に保持され、ハイレベル
（ＶCCレベル）で供給される動作時には導通状態に保持
される。
【００２３】抵抗素子Ｒ11は、たとえば拡散層、または
ポリシリコン、またはＭＯＳトランジスタにより実現で
きる。図２は、拡散層を用いて形成した抵抗素子Ｒ11の
レイアウトパターン例を示している。たとえばスタンバ
イ電流ＩＬを０．５μＡ、拡散層のシート抵抗（ρS ）
を１００Ω、幅（Ｗ）を０．５μｍとして基板バイアス
ＶSL（ＩＬ・Ｒｓ，Ｒｓは抵抗素子Ｒ11の抵抗値）を
０．５Ｖとした場合、抵抗素子Ｒ11の抵抗値Ｒｓ、拡散
層の長さＬは以下のように求まる。 Ｒｓ＝ＶSL／ＩＬ＝０．５Ｖ／０．５μＡ＝１ＭΩ Ｌ＝（Ｒｓ／ρS ）・Ｗ＝５ｍｍ この場合、図２に示すように、５０μｍの間隔をおいて
形成した端子Ｔ1 ，Ｔ 2 間に、１μｍの間隔をおいて１
００μｍの長さで５０回折り返してパターニングするこ
とによりコンパクトに形成できる。
ポリシリコン、またはＭＯＳトランジスタにより実現で
きる。図２は、拡散層を用いて形成した抵抗素子Ｒ11の
レイアウトパターン例を示している。たとえばスタンバ
イ電流ＩＬを０．５μＡ、拡散層のシート抵抗（ρS ）
を１００Ω、幅（Ｗ）を０．５μｍとして基板バイアス
ＶSL（ＩＬ・Ｒｓ，Ｒｓは抵抗素子Ｒ11の抵抗値）を
０．５Ｖとした場合、抵抗素子Ｒ11の抵抗値Ｒｓ、拡散
層の長さＬは以下のように求まる。 Ｒｓ＝ＶSL／ＩＬ＝０．５Ｖ／０．５μＡ＝１ＭΩ Ｌ＝（Ｒｓ／ρS ）・Ｗ＝５ｍｍ この場合、図２に示すように、５０μｍの間隔をおいて
形成した端子Ｔ1 ，Ｔ 2 間に、１μｍの間隔をおいて１
００μｍの長さで５０回折り返してパターニングするこ
とによりコンパクトに形成できる。
【００２４】また、ＭＯＳトランジスタにより抵抗素子
Ｒ11を構成する場合には、チャネル幅Ｗ、チャネル長Ｌ
は所望の抵抗値を実現できるサイズに選定され、ゲート
電圧も所望の抵抗値を実現できる電位に設定される。
Ｒ11を構成する場合には、チャネル幅Ｗ、チャネル長Ｌ
は所望の抵抗値を実現できるサイズに選定され、ゲート
電圧も所望の抵抗値を実現できる電位に設定される。
【００２５】次に、上記構成による動作を説明する。ス
タンバイ時には、チップイネーブル信号ＣＥがローレベ
ルでスタンバイ電流制御回路１０のＮＭＯＳトランジス
タＮＴ11のゲートに印加される。これにより、ＮＭＯＳ
トランジスタＮＴ11は非導通状態に保持されることか
ら、各ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎのドラ
イバトランジスタＤＴ１およびＤＴ２のソースが接続さ
れた負側ソース共通配線ＶSS1 と、基板が接続された基
板電位線ＶPWL とは電気的に非接続状態に保持され、分
離される。また、スタンバイ時には、ワード線ＷＬはロ
ーレベルに設定される。その結果、負側ソース共通配線
ＶSS1 は抵抗素子Ｒ11に接続され、基板電位線ＶPWL は
接地ラインとの接続状態が保持される。
タンバイ時には、チップイネーブル信号ＣＥがローレベ
ルでスタンバイ電流制御回路１０のＮＭＯＳトランジス
タＮＴ11のゲートに印加される。これにより、ＮＭＯＳ
トランジスタＮＴ11は非導通状態に保持されることか
ら、各ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎのドラ
イバトランジスタＤＴ１およびＤＴ２のソースが接続さ
れた負側ソース共通配線ＶSS1 と、基板が接続された基
板電位線ＶPWL とは電気的に非接続状態に保持され、分
離される。また、スタンバイ時には、ワード線ＷＬはロ
ーレベルに設定される。その結果、負側ソース共通配線
ＶSS1 は抵抗素子Ｒ11に接続され、基板電位線ＶPWL は
接地ラインとの接続状態が保持される。
【００２６】このような状態において、ハイレベルに保
持されている記憶ノードＮＤ１に接続されているドライ
バトランジスタＤＴ１またはＤＴ２にサブスレッショル
ドリーク電流ＩＬが流れ、この電流ＩＬが抵抗素子Ｒ11
を通り接地ＧＮＤに流れる。一方、ドライバトランジス
タＤＴ１またはＤＴ２の基板（Ｐウェル）には電流が流
れないので、基板電位は接地レベルに保持される。
持されている記憶ノードＮＤ１に接続されているドライ
バトランジスタＤＴ１またはＤＴ２にサブスレッショル
ドリーク電流ＩＬが流れ、この電流ＩＬが抵抗素子Ｒ11
を通り接地ＧＮＤに流れる。一方、ドライバトランジス
タＤＴ１またはＤＴ２の基板（Ｐウェル）には電流が流
れないので、基板電位は接地レベルに保持される。
【００２７】したがって、ドライバトランジスタＤＴ１
またはＤＴ２のソースと基板（Ｐウェル）間に電位差が
生じ、これが基板バイアスとなり、ドライバトランジス
タＤＴ１，ＤＴ２のしきい値電圧ＶTHがＶTH1 からＶ
TH2 へ上昇する。
またはＤＴ２のソースと基板（Ｐウェル）間に電位差が
生じ、これが基板バイアスとなり、ドライバトランジス
タＤＴ１，ＤＴ２のしきい値電圧ＶTHがＶTH1 からＶ
TH2 へ上昇する。
【００２８】この基板バイアス効果によるしきい値電圧
の変化ΔＶTHは、次式で与えられる。 ΔＶTH＝Ｋ｛（ＶSL＋２ψ）1/2 −（２ψ）1/2 ｝ …（１） ここで、Ｋは基板効果定数で、次式で与えられる。 Ｋ＝（２ε0 εsiｑＮ）1/2 ／ＣOX また、ψはフェルミレベルと禁制体中央レベルとの差で
あり、次式で与えられる。 ψ＝｛（ｋＴ）／ｑ〕ｌｎ（Ｎ／ｎｉ） ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
の素電荷、Ｎは基板の不純物濃度、ｎｉは真性キャリア
濃度をそれぞれ示している。
の変化ΔＶTHは、次式で与えられる。 ΔＶTH＝Ｋ｛（ＶSL＋２ψ）1/2 −（２ψ）1/2 ｝ …（１） ここで、Ｋは基板効果定数で、次式で与えられる。 Ｋ＝（２ε0 εsiｑＮ）1/2 ／ＣOX また、ψはフェルミレベルと禁制体中央レベルとの差で
あり、次式で与えられる。 ψ＝｛（ｋＴ）／ｑ〕ｌｎ（Ｎ／ｎｉ） ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
の素電荷、Ｎは基板の不純物濃度、ｎｉは真性キャリア
濃度をそれぞれ示している。
【００２９】このようにスタンバイ時にしきい値電圧Ｖ
THがΔＶTH上昇することに伴い、図６に示すように、サ
ブスレッショルドリーク電流ＩＬはＩＬ１からＩＬ２と
大きく減少する。
THがΔＶTH上昇することに伴い、図６に示すように、サ
ブスレッショルドリーク電流ＩＬはＩＬ１からＩＬ２と
大きく減少する。
【００３０】これに対して、動作時には、チップイネー
ブル信号ＣＥがハイレベルでスタンバイ電流制御回路１
０のＮＭＯＳトランジスタＮＴ11のゲートに印加され
る。これにより、ＮＭＯＳトランジスタＮＴ11は導通状
態に保持されることから、各ＳＲＡＭセルＣＬ１，ＣＬ
２，〜，ＣＬｎのドライバトランジスタＤＴ１およびＤ
Ｔ２のソースが接続された負側ソース共通配線ＶSS1 と
基板が接続された基板電位線ＶPWL とは電気的に接続状
態に保持される。その結果、負側ソース共通配線ＶSS1
と基板電位線ＶPWL とは同電位に保持され、高速読み出
し動作が維持される。
ブル信号ＣＥがハイレベルでスタンバイ電流制御回路１
０のＮＭＯＳトランジスタＮＴ11のゲートに印加され
る。これにより、ＮＭＯＳトランジスタＮＴ11は導通状
態に保持されることから、各ＳＲＡＭセルＣＬ１，ＣＬ
２，〜，ＣＬｎのドライバトランジスタＤＴ１およびＤ
Ｔ２のソースが接続された負側ソース共通配線ＶSS1 と
基板が接続された基板電位線ＶPWL とは電気的に接続状
態に保持される。その結果、負側ソース共通配線ＶSS1
と基板電位線ＶPWL とは同電位に保持され、高速読み出
し動作が維持される。
【００３１】以上説明したように、本実施例によれば、
ＳＲＡＭセルのドライバトランジスタＤＴ１，ＤＴ２の
ソースを負側ソース共通配線ＶSS1 に接続し、基板を基
板電位線ＶPWL に接続して、負側ソース共通配線ＶSS1
と基板電位線ＶPWL とをスタンバイ時にはチップイネー
ブル信号ＣＥにより非導通状態に保持されるＮＭＯＳト
ランジスタＮＴ11により作動的に接続し、かつ、負側ソ
ース共通配線ＶSS1 と接地ＧＮＤとの間に抵抗素子Ｒ11
を接続することにより、スタンバイ時に、ドライバトラ
ンジスタＤＴ１，ＤＴ２に流れるサブスレッショルドリ
ーク電流ＩＬを抵抗素子Ｒ11に流してソースと基板間に
電位差を持たせ、基板バイアス効果によりドライバトラ
ンジスタＤＴ１，ＤＴ２のしきい値電圧ＶTHを上昇させ
るようにしたので、低電圧化、高速化を実現しつつ、ス
タンバイ電流の低減を図れる利点がある。
ＳＲＡＭセルのドライバトランジスタＤＴ１，ＤＴ２の
ソースを負側ソース共通配線ＶSS1 に接続し、基板を基
板電位線ＶPWL に接続して、負側ソース共通配線ＶSS1
と基板電位線ＶPWL とをスタンバイ時にはチップイネー
ブル信号ＣＥにより非導通状態に保持されるＮＭＯＳト
ランジスタＮＴ11により作動的に接続し、かつ、負側ソ
ース共通配線ＶSS1 と接地ＧＮＤとの間に抵抗素子Ｒ11
を接続することにより、スタンバイ時に、ドライバトラ
ンジスタＤＴ１，ＤＴ２に流れるサブスレッショルドリ
ーク電流ＩＬを抵抗素子Ｒ11に流してソースと基板間に
電位差を持たせ、基板バイアス効果によりドライバトラ
ンジスタＤＴ１，ＤＴ２のしきい値電圧ＶTHを上昇させ
るようにしたので、低電圧化、高速化を実現しつつ、ス
タンバイ電流の低減を図れる利点がある。
【００３２】
【実施例２】図３は、本発明に係るＳＲＡＭセルアレイ
用スタンバイ電流制御回路の第２の実施例を示す回路図
である。本実施例が上述した実施例１と異なる点は、動
作時に抵抗素子Ｒ11の両端をバイパスして、負側ソース
共通配線ＶSS1 を抵抗素子Ｒ11を介さずに接地ＧＮＤに
接続するためのＮＭＯＳトランジスタＮＴ12を設けたこ
とにある。
用スタンバイ電流制御回路の第２の実施例を示す回路図
である。本実施例が上述した実施例１と異なる点は、動
作時に抵抗素子Ｒ11の両端をバイパスして、負側ソース
共通配線ＶSS1 を抵抗素子Ｒ11を介さずに接地ＧＮＤに
接続するためのＮＭＯＳトランジスタＮＴ12を設けたこ
とにある。
【００３３】本実施例によれば、上述した実施例１の効
果と同様の効果を得られることはもとより、動作時に負
側ソース共通配線ＶSS1 と基板電位線ＶPWL とを同電位
に確実に保持でき、安定な高速読み出し動作を実現でき
る。
果と同様の効果を得られることはもとより、動作時に負
側ソース共通配線ＶSS1 と基板電位線ＶPWL とを同電位
に確実に保持でき、安定な高速読み出し動作を実現でき
る。
【００３４】
【実施例３】図４は、本発明に係るＳＲＡＭセルアレイ
用スタンバイ電流制御回路の第３の実施例を示す回路図
である。本実施例が上述した実施例１と異なる点は、基
板電位線ＶPWL およびＮＭＯＳトランジスタＮＴ11の接
続中点と抵抗素子Ｒ11および接地ＧＮＤの接続中点との
接続ラインに、インバータＩＮ11を介してゲートに供給
される反転されたチップイネーブル信号ＣＥによりオ
ン、オフされるＮＭＯＳトランジスタＮＴ13を接続し、
スタンバイ時にのみＮＭＯＳトランジスタＮＴ13を介し
て基板電位線ＶPWLを接地ＧＮＤに接続するようにした
ことにある。
用スタンバイ電流制御回路の第３の実施例を示す回路図
である。本実施例が上述した実施例１と異なる点は、基
板電位線ＶPWL およびＮＭＯＳトランジスタＮＴ11の接
続中点と抵抗素子Ｒ11および接地ＧＮＤの接続中点との
接続ラインに、インバータＩＮ11を介してゲートに供給
される反転されたチップイネーブル信号ＣＥによりオ
ン、オフされるＮＭＯＳトランジスタＮＴ13を接続し、
スタンバイ時にのみＮＭＯＳトランジスタＮＴ13を介し
て基板電位線ＶPWLを接地ＧＮＤに接続するようにした
ことにある。
【００３５】本構成における動作時には、チップイネー
ブル信号ＣＥによりＮＭＯＳトランジスタＮＴ13は非導
通状態に保持され、ＮＭＯＳトランジスタＮＴ11および
ＮＴ 12が導通状態に保持されることから、負側ソース共
通配線ＶSS1 と基板電位線Ｖ PWL とは一つの経路を通し
て接地ラインに接続される。したがって、本実施例によ
れば、上述した実施例１の効果と同様の効果を得られる
ことはもとより、動作時に負側ソース共通配線ＶSS1 と
基板電位線ＶPWL とを同電位に確実に保持でき、動作時
の基板バイアスの発生を確実に防止でき、安定な高速読
み出し動作を実現できる。
ブル信号ＣＥによりＮＭＯＳトランジスタＮＴ13は非導
通状態に保持され、ＮＭＯＳトランジスタＮＴ11および
ＮＴ 12が導通状態に保持されることから、負側ソース共
通配線ＶSS1 と基板電位線Ｖ PWL とは一つの経路を通し
て接地ラインに接続される。したがって、本実施例によ
れば、上述した実施例１の効果と同様の効果を得られる
ことはもとより、動作時に負側ソース共通配線ＶSS1 と
基板電位線ＶPWL とを同電位に確実に保持でき、動作時
の基板バイアスの発生を確実に防止でき、安定な高速読
み出し動作を実現できる。
【００３６】
【実施例４】図５は、本発明に係るＳＲＡＭセルアレイ
用スタンバイ電流制御回路の第４の実施例を示す回路図
である。本実施例と上述した実施例２と異なる点は、抵
抗素子をＮＭＯＳトランジスタＲＮＴ11により構成し、
スタンバイ時に回路に流れる電流により抵抗値が大きく
なるように帰還をかけたことにある。
用スタンバイ電流制御回路の第４の実施例を示す回路図
である。本実施例と上述した実施例２と異なる点は、抵
抗素子をＮＭＯＳトランジスタＲＮＴ11により構成し、
スタンバイ時に回路に流れる電流により抵抗値が大きく
なるように帰還をかけたことにある。
【００３７】具体的には、負側ソース共通配線ＶSS1 と
接地ＧＮＤとをチップイネーブル信号ＣＥの入力に応じ
て作動的に接続するＮＭＯＳトランジスタＲＮＴ11を設
け、各ＳＲＡＭセルＣＬ1 ，ＣＬ2 ，…，ＣＬｎの負荷
トランジスタＬＴ1 ，ＬＴ2のソースを正側ソース共通
配線ＶCC1 に接続し、この正側ソース共通配線ＶCC1と
電源電圧ＶCCの供給ラインとの間に、ＰＭＯＳトランジ
スタＰＴ11およびＰＴ 12を並列に接続し、抵抗用ＮＭＯ
ＳトランジスタＲＮＴ11のゲートを正側ソース共通配線
ＶCC1 に接続し、ＰＭＯＳトランジスタＰＴ11のゲート
を負側ソース共通配線ＶSS1 に接続し、ＰＭＯＳトラン
ジスタＰＴ12のゲートをチップイネーブル信号ＣＥと逆
相の信号ＣＥ の入力ラインに接続した構成となってい
る。
接地ＧＮＤとをチップイネーブル信号ＣＥの入力に応じ
て作動的に接続するＮＭＯＳトランジスタＲＮＴ11を設
け、各ＳＲＡＭセルＣＬ1 ，ＣＬ2 ，…，ＣＬｎの負荷
トランジスタＬＴ1 ，ＬＴ2のソースを正側ソース共通
配線ＶCC1 に接続し、この正側ソース共通配線ＶCC1と
電源電圧ＶCCの供給ラインとの間に、ＰＭＯＳトランジ
スタＰＴ11およびＰＴ 12を並列に接続し、抵抗用ＮＭＯ
ＳトランジスタＲＮＴ11のゲートを正側ソース共通配線
ＶCC1 に接続し、ＰＭＯＳトランジスタＰＴ11のゲート
を負側ソース共通配線ＶSS1 に接続し、ＰＭＯＳトラン
ジスタＰＴ12のゲートをチップイネーブル信号ＣＥと逆
相の信号ＣＥ の入力ラインに接続した構成となってい
る。
【００３８】本構成におけるスタンバイ時には、スタン
バイ時には、チップイネーブル信号ＣＥがローレベルで
スタンバイ電流制御回路１０ｃのＮＭＯＳトランジスタ
ＮＴ 11，ＮＴ12のゲートに印加され、その逆相のハイレ
ベルの信号ＣＥ がＰＭＯＳトランジスタＰＴ12のゲー
トに印加される。これにより、ＮＭＯＳトランジスタＮ
Ｔ11，ＮＴ12およびＰＭＯＳトランジスタＰＴ12は非導
通状態に保持される。その結果、各ＳＲＡＭセルＣＬ
１，ＣＬ２，〜，ＣＬｎのドライバトランジスタＤＴ１
およびＤＴ２のソースが接続された負側ソース共通配線
ＶSS1 と、基板が接続された基板電位線ＶPWL とは電気
的に非接続状態に保持され、分離される。また、スタン
バイ時には、ワード線ＷＬはローレベルに設定される。
その結果、負側ソース共通配線ＶSS1 は抵抗素子Ｒ11に
接続され、基板電位線ＶPWL は接地ラインとの接続状態
が保持される。
バイ時には、チップイネーブル信号ＣＥがローレベルで
スタンバイ電流制御回路１０ｃのＮＭＯＳトランジスタ
ＮＴ 11，ＮＴ12のゲートに印加され、その逆相のハイレ
ベルの信号ＣＥ がＰＭＯＳトランジスタＰＴ12のゲー
トに印加される。これにより、ＮＭＯＳトランジスタＮ
Ｔ11，ＮＴ12およびＰＭＯＳトランジスタＰＴ12は非導
通状態に保持される。その結果、各ＳＲＡＭセルＣＬ
１，ＣＬ２，〜，ＣＬｎのドライバトランジスタＤＴ１
およびＤＴ２のソースが接続された負側ソース共通配線
ＶSS1 と、基板が接続された基板電位線ＶPWL とは電気
的に非接続状態に保持され、分離される。また、スタン
バイ時には、ワード線ＷＬはローレベルに設定される。
その結果、負側ソース共通配線ＶSS1 は抵抗素子Ｒ11に
接続され、基板電位線ＶPWL は接地ラインとの接続状態
が保持される。
【００３９】このような状態において、正側ソース共通
配線ＶDD1 は略ＶCCレベルにあることから、抵抗用ＮＭ
ＯＳトランジスタＲＮＴ11のオン抵抗が下がり導通状態
になる。このとき、ハイレベルに保持されている記憶ノ
ードＮＤ１またはＮＤ２に接続されているドライバトラ
ンジスタＤＴ１またはＤＴ２に流れるサブスレッショル
ドリーク電流ＩＬが、抵抗用ＮＭＯＳトランジスタＲＮ
Ｔ11を通り接地ＧＮＤに流れる。一方、ドライバトラン
ジスタＤＴ１またはＤＴ２の基板（Ｐウェル）には電流
が流れないので、基板電位は接地レベルに保持される。
配線ＶDD1 は略ＶCCレベルにあることから、抵抗用ＮＭ
ＯＳトランジスタＲＮＴ11のオン抵抗が下がり導通状態
になる。このとき、ハイレベルに保持されている記憶ノ
ードＮＤ１またはＮＤ２に接続されているドライバトラ
ンジスタＤＴ１またはＤＴ２に流れるサブスレッショル
ドリーク電流ＩＬが、抵抗用ＮＭＯＳトランジスタＲＮ
Ｔ11を通り接地ＧＮＤに流れる。一方、ドライバトラン
ジスタＤＴ１またはＤＴ２の基板（Ｐウェル）には電流
が流れないので、基板電位は接地レベルに保持される。
【００４０】したがって、ドライバトランジスタＤＴ１
またはＤＴ２のソースと基板（Ｐウェル）間に電位差が
生じ、これが基板バイアスとなり、ドライバトランジス
タＤＴ１，ＤＴ２のしきい値電圧ＶTHがＶTH1 からＶ
TH2 へ上昇する。このとき、負側ソース共通配線ＶSS1
の電位は上昇することから、ゲートが負側ソース共通配
線ＶSS1 に接続されたＰＭＯＳトランジスタＰＴ11のオ
ン抵抗が増大し、正側ソース共通配線ＶCC1 へのいわゆ
る電源電流が減少する。その結果、抵抗用ＮＭＯＳトラ
ンジスタＲＮＴ11のオン抵抗が増大し、また、サブスレ
ッショルドリーク電流ＩＬが減少する。また、このと
き、負側ソース共通配線ＶSS1 の電位は降下する。負側
ソース共通配線ＶSS1 の電位が降下したことに伴い、Ｐ
ＭＯＳトランジスタＰＴ11のオン抵抗が減少し、正側ソ
ース共通配線ＶCC1 への電源電流が増大する。以上のよ
うに、スタンバイ時には上述した帰還ループによるセル
フバイアスによって、電源電流が一定値になるように制
御され、サブスレッショルドリーク電流ＩＬが効果的に
抑制される。
またはＤＴ２のソースと基板（Ｐウェル）間に電位差が
生じ、これが基板バイアスとなり、ドライバトランジス
タＤＴ１，ＤＴ２のしきい値電圧ＶTHがＶTH1 からＶ
TH2 へ上昇する。このとき、負側ソース共通配線ＶSS1
の電位は上昇することから、ゲートが負側ソース共通配
線ＶSS1 に接続されたＰＭＯＳトランジスタＰＴ11のオ
ン抵抗が増大し、正側ソース共通配線ＶCC1 へのいわゆ
る電源電流が減少する。その結果、抵抗用ＮＭＯＳトラ
ンジスタＲＮＴ11のオン抵抗が増大し、また、サブスレ
ッショルドリーク電流ＩＬが減少する。また、このと
き、負側ソース共通配線ＶSS1 の電位は降下する。負側
ソース共通配線ＶSS1 の電位が降下したことに伴い、Ｐ
ＭＯＳトランジスタＰＴ11のオン抵抗が減少し、正側ソ
ース共通配線ＶCC1 への電源電流が増大する。以上のよ
うに、スタンバイ時には上述した帰還ループによるセル
フバイアスによって、電源電流が一定値になるように制
御され、サブスレッショルドリーク電流ＩＬが効果的に
抑制される。
【００４１】これに対して、動作時には、チップイネー
ブル信号ＣＥがハイレベルでスタンバイ電流制御回路１
０ｃのＮＭＯＳトランジスタＮＴ11，ＮＴ12のゲートに
印加され、その逆相のローレベルの信号ＣＥ がＰＭＯ
ＳトランジスタＰＴ12のゲートに印加される。これによ
り、ＮＭＯＳトランジスタＮＴ11，ＮＴ12およびＰＭＯ
ＳトランジスタＰＴ12は導通状態に保持されることか
ら、各ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎのドラ
イバトランジスタＤＴ１およびＤＴ２のソースが接続さ
れた負側ソース共通配線ＶSS1 と、基板が接続された基
板電位線ＶPWL とは電気的に接続状態に保持され、電源
電圧ＶCCの供給ラインと正側ソース共通配線ＶCC1 とも
電気的に接続状態に保持される。その結果、負側ソース
共通配線ＶSS1 と基板電位線ＶPWL 、並びに電源電圧Ｖ
CCの供給ラインと正側ソース共通配線ＶCC1 とは同電位
に保持され、高速読み出し動作が維持される。
ブル信号ＣＥがハイレベルでスタンバイ電流制御回路１
０ｃのＮＭＯＳトランジスタＮＴ11，ＮＴ12のゲートに
印加され、その逆相のローレベルの信号ＣＥ がＰＭＯ
ＳトランジスタＰＴ12のゲートに印加される。これによ
り、ＮＭＯＳトランジスタＮＴ11，ＮＴ12およびＰＭＯ
ＳトランジスタＰＴ12は導通状態に保持されることか
ら、各ＳＲＡＭセルＣＬ１，ＣＬ２，〜，ＣＬｎのドラ
イバトランジスタＤＴ１およびＤＴ２のソースが接続さ
れた負側ソース共通配線ＶSS1 と、基板が接続された基
板電位線ＶPWL とは電気的に接続状態に保持され、電源
電圧ＶCCの供給ラインと正側ソース共通配線ＶCC1 とも
電気的に接続状態に保持される。その結果、負側ソース
共通配線ＶSS1 と基板電位線ＶPWL 、並びに電源電圧Ｖ
CCの供給ラインと正側ソース共通配線ＶCC1 とは同電位
に保持され、高速読み出し動作が維持される。
【００４２】本実施例によれば、トランジスタのチャネ
ル長が微細化された場合、スタンバイ時に流れるサブス
レッショルドリーク電流を効果的に抑制できる。
ル長が微細化された場合、スタンバイ時に流れるサブス
レッショルドリーク電流を効果的に抑制できる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
低電圧化、高速化を実現しつつ、スタンバイ電流を低減
することができる利点がある。
低電圧化、高速化を実現しつつ、スタンバイ電流を低減
することができる利点がある。
【図１】本発明に係るＳＲＡＭセルアレイ用スタンバイ
電流制御回路の第１の実施例を示す回路図である。
電流制御回路の第１の実施例を示す回路図である。
【図２】拡散層を用いて形成した抵抗素子のレイアウト
パターン例を示す図である。
パターン例を示す図である。
【図３】本発明に係るＳＲＡＭセルアレイ用スタンバイ
電流制御回路の第２の実施例を示す回路図である。
電流制御回路の第２の実施例を示す回路図である。
【図４】本発明に係るＳＲＡＭセルアレイ用スタンバイ
電流制御回路の第３の実施例を示す回路図である。
電流制御回路の第３の実施例を示す回路図である。
【図５】本発明に係るＳＲＡＭセルアレイ用スタンバイ
電流制御回路の第４の実施例を示す回路図である。
電流制御回路の第４の実施例を示す回路図である。
【図６】ＭＯＳトランジスタにおけるしきい値電圧とサ
ブスレッショルドリーク電流との関係を示す特性図であ
る。
ブスレッショルドリーク電流との関係を示す特性図であ
る。
【図７】ＣＭＯＳ方式による一般的なＴＦＴ負荷型ＳＲ
ＡＭの等価回路を示している。
ＡＭの等価回路を示している。
Ｂ，Ｂ …ビット線 ＷＬ…ワード線 ＣＬ１，ＣＬ２，〜，ＣＬｎ…ＳＲＡＭセル ＤＴ１，ＤＴ２…ドライバトランジスタ ＬＴ１，ＬＴ２…負荷トランジスタ ＷＴ１，ＷＴ２…ワードトランジスタ ＶPWL …基板電位線 ＶSS1 …負側ソース共通配線 ＶCC1 …正側ソース共通配線 ＶCC…電源電圧 １０…スタンバイ電流制御回路 Ｒ11…抵抗素子 ＲＮＴ11…抵抗用ＮＭＯＳトランジスタ ＮＴ11〜ＮＴ13…ＮＭＯＳトランジスタ ＰＴ11，ＰＴ12…ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 3/356 Ｅ 9473−5Ｊ 17/687 Ｚ
Claims (6)
- 【請求項１】 基板とソースとの間に電位差が生じると
しきい値が上昇するトランジスタを有し、スタンバイ時
に当該トランジスタに流れるリーク電流を制御する集積
回路のスタンバイ電流制御であって、 上記トランジスタの基板電位とソース配線とを接続する
抵抗手段と、 非スタンバイ時に、上記基板電位とソース配線電位とを
同電位に保持する電位保持手段とを有するスタンバイ電
流制御回路。 - 【請求項２】 上記電位保持手段は、起動信号に応じて
基板電位とソース配線とを作動的に接続するスイッチン
グ素子を有する請求項１記載のスタンバイ電流制御回
路。 - 【請求項３】 上記電位保持手段は、起動信号に応じて
上記抵抗手段をバイパスして基板電位とソース配線とを
作動的に接続するスイッチング素子を有する請求項１ま
たは請求項２記載のスタンバイ電流制御回路。 - 【請求項４】 起動信号に応じてスタンバイ時に基板電
位と上記抵抗手段とを作動的に接続するスイッチング素
子を有する請求項１、２または３記載のスタンバイ電流
制御回路。 - 【請求項５】 正負電源間に接続され、基板とソースと
の間に電位差が生じるとしきい値が上昇するトランジス
タを含み、スタンバイ時に当該トランジスタに流れるリ
ーク電流を制御する集積回路のスタンバイ電流制御であ
って、 集積回路のソース共通配線と基板電位とを接続する抵抗
手段を有し、 上記抵抗手段が、正電源と上記トランジスタの正側ソー
ス共通配線との間に設けられたＰチャネルＭＯＳトラン
ジスタと、負電源と負側ソース共通配線との間に設けら
れたＮチャネルＭＯＳトランジスタとからなり、 上記ＰチャネルＭＯＳトランジスタのゲートが上記負側
ソース共通配線に接続され、上記ＮチャネルＭＯＳトラ
ンジスタのゲートが正側ソース共通配線に接続されてい
るスタンバイ電流制御回路。 - 【請求項６】 起動信号に応じて非スタンバイ時に正電
源と正側ソース共通配線、並びに負電源と負側ソース共
通配線とをそれぞれ作動的に接続するスイッチング回路
を有する請求項５記載のスタンバイ電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6092328A JPH07296587A (ja) | 1994-04-28 | 1994-04-28 | スタンバイ電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6092328A JPH07296587A (ja) | 1994-04-28 | 1994-04-28 | スタンバイ電流制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07296587A true JPH07296587A (ja) | 1995-11-10 |
Family
ID=14051329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6092328A Pending JPH07296587A (ja) | 1994-04-28 | 1994-04-28 | スタンバイ電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07296587A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031778A (en) * | 1997-03-19 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| KR100278266B1 (ko) * | 1997-06-24 | 2001-01-15 | 김영환 | 스탠바이커런트감소를위한반도체장치 |
| US6242948B1 (en) | 1997-11-19 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6285213B1 (en) | 1997-11-19 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6570811B1 (en) | 2002-04-04 | 2003-05-27 | Oki Electric Industry Co., Ltd. | Writing operation control circuit and semiconductor memory using the same |
| KR100451422B1 (ko) * | 1997-12-31 | 2004-12-17 | 주식회사 하이닉스반도체 | 파워 소모 감소 회로 |
| KR100485544B1 (ko) * | 2001-09-28 | 2005-04-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 |
| JP2005235280A (ja) * | 2004-02-19 | 2005-09-02 | Renesas Technology Corp | 半導体集積回路 |
| KR100518127B1 (ko) * | 2001-01-11 | 2005-10-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 스탠바이 모드 동안 회로의 서브스레스홀드 누설을 감소시키는 방법 |
| KR100604876B1 (ko) * | 2004-07-02 | 2006-07-31 | 삼성전자주식회사 | 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 |
| US7200030B2 (en) | 2002-12-24 | 2007-04-03 | Renesas Technology Corp. | Semiconductor memory device |
| JP2007096865A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| JP2007122814A (ja) * | 2005-10-28 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
| KR100748459B1 (ko) * | 2006-02-27 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 벌크 전압 레벨 감지 장치 |
| JP2008090958A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
| JP2008091029A (ja) * | 2007-12-27 | 2008-04-17 | Renesas Technology Corp | 半導体集積回路装置 |
| US7362646B2 (en) * | 2006-03-13 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008140452A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体集積回路 |
| JP2010067343A (ja) * | 2009-12-21 | 2010-03-25 | Renesas Technology Corp | 半導体集積回路 |
| JP2014041688A (ja) * | 2013-09-20 | 2014-03-06 | Renesas Electronics Corp | 半導体装置 |
-
1994
- 1994-04-28 JP JP6092328A patent/JPH07296587A/ja active Pending
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031778A (en) * | 1997-03-19 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| KR100278266B1 (ko) * | 1997-06-24 | 2001-01-15 | 김영환 | 스탠바이커런트감소를위한반도체장치 |
| US6242948B1 (en) | 1997-11-19 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6285213B1 (en) | 1997-11-19 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| KR100451422B1 (ko) * | 1997-12-31 | 2004-12-17 | 주식회사 하이닉스반도체 | 파워 소모 감소 회로 |
| KR100518127B1 (ko) * | 2001-01-11 | 2005-10-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 스탠바이 모드 동안 회로의 서브스레스홀드 누설을 감소시키는 방법 |
| KR100485544B1 (ko) * | 2001-09-28 | 2005-04-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 |
| US6570811B1 (en) | 2002-04-04 | 2003-05-27 | Oki Electric Industry Co., Ltd. | Writing operation control circuit and semiconductor memory using the same |
| US7428164B2 (en) | 2002-12-24 | 2008-09-23 | Renesas Technology Corp. | Semiconductor memory device |
| US10446224B2 (en) | 2002-12-24 | 2019-10-15 | Renesas Electronics Corporation | Semiconductor SRAM circuit having a plurality of MOSFETS controlling ground potential |
| US9922698B2 (en) | 2002-12-24 | 2018-03-20 | Renesas Electronics Corporation | Semiconductor memory device having a plurality of mosfets controlled to be in an active state or a standby state |
| US7200030B2 (en) | 2002-12-24 | 2007-04-03 | Renesas Technology Corp. | Semiconductor memory device |
| US8867262B2 (en) | 2002-12-24 | 2014-10-21 | Renesas Electronics Corporation | Semiconductor memory device |
| KR101232803B1 (ko) * | 2002-12-24 | 2013-02-13 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체기억장치 |
| US8264870B2 (en) | 2002-12-24 | 2012-09-11 | Renesas Electronics Corporation | Semiconductor memory device |
| US7821814B2 (en) | 2002-12-24 | 2010-10-26 | Renensas Electronics Corporation | Semiconductor memory device |
| JP2005235280A (ja) * | 2004-02-19 | 2005-09-02 | Renesas Technology Corp | 半導体集積回路 |
| US7110317B2 (en) | 2004-07-02 | 2006-09-19 | Samsung Electronics, Co., Ltd. | SRAM employing virtual rail scheme stable against various process-voltage-temperature variations |
| KR100604876B1 (ko) * | 2004-07-02 | 2006-07-31 | 삼성전자주식회사 | 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 |
| JP2007096865A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | レベル変換回路 |
| JP2007122814A (ja) * | 2005-10-28 | 2007-05-17 | Oki Electric Ind Co Ltd | 半導体集積回路及びリーク電流低減方法 |
| US7965109B2 (en) | 2006-02-27 | 2011-06-21 | Hynix Semiconductor Inc. | Level detector for a semiconductor memory apparatus |
| KR100748459B1 (ko) * | 2006-02-27 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 벌크 전압 레벨 감지 장치 |
| US7362646B2 (en) * | 2006-03-13 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2008090958A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
| JP2008140452A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体集積回路 |
| JP2008091029A (ja) * | 2007-12-27 | 2008-04-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2010067343A (ja) * | 2009-12-21 | 2010-03-25 | Renesas Technology Corp | 半導体集積回路 |
| JP2014041688A (ja) * | 2013-09-20 | 2014-03-06 | Renesas Electronics Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07296587A (ja) | スタンバイ電流制御回路 | |
| US5783934A (en) | CMOS voltage regulator with diode-connected transistor divider circuit | |
| JP3095809B2 (ja) | 基準発生器 | |
| KR100270002B1 (ko) | 중간 전위 발생회로 | |
| KR920001634B1 (ko) | 중간전위 발생회로 | |
| JP2607309B2 (ja) | 半導体メモリーのセンスアンプ駆動回路 | |
| JPH06132739A (ja) | 基準電流発生回路 | |
| US4874967A (en) | Low power voltage clamp circuit | |
| US6051999A (en) | Low voltage programmable complementary input stage sense amplifier | |
| US6734719B2 (en) | Constant voltage generation circuit and semiconductor memory device | |
| US5027053A (en) | Low power VCC /2 generator | |
| US7248079B2 (en) | Differential buffer circuit with reduced output common mode variation | |
| US6466059B1 (en) | Sense amplifier for low voltage memories | |
| JP2009259373A (ja) | 半導体メモリ装置 | |
| US6906965B2 (en) | Temperature-compensated output buffer circuit | |
| JPH10106283A (ja) | 半導体装置 | |
| US6940335B2 (en) | Constant-voltage circuit | |
| JP3278673B2 (ja) | 定電圧発生回路 | |
| JPH0648596B2 (ja) | 基準電圧発生回路及びその制御方法 | |
| JPH09139085A (ja) | 半導体電位供給装置およびこれを用いた半導体記憶装置 | |
| JP2766056B2 (ja) | 電流センス増幅器 | |
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| JP4017250B2 (ja) | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 | |
| JPH08148580A (ja) | 半導体集積回路装置 | |
| JP3192106B2 (ja) | 半導体集積回路 |