JPH07296589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07296589A JPH07296589A JP6083486A JP8348694A JPH07296589A JP H07296589 A JPH07296589 A JP H07296589A JP 6083486 A JP6083486 A JP 6083486A JP 8348694 A JP8348694 A JP 8348694A JP H07296589 A JPH07296589 A JP H07296589A
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- memory cell
- bit line
- memory device
- semiconductor memory
- memory cells
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Abstract
(57)【要約】
【構成】 カラム及びロー方向にマトリックス状に配列
された複数のメモリセルから構成されるメモリセルアレ
イを有するＳＲＡＭにおいて、前記カラム方向に隣合う
メモリセル（例えば、Ｍ１とＭ２）に共用された相補ビ
ット線（／Ｂ０、Ｂ１）と、前記カラム方向の各メモリ
セル（例えば、Ｍ１とＭ２）に対して交互に選択される
ワード線（例えば、ＷＬ０とＷＬ１）を備えたものであ
る。 【効果】 相補ビット線がカラム方向に隣合うメモリセ
ルに共用されるので、相補ビット線の占有面積を減らし
てメモリセルアレイの面積の集積度を高めることができ
る。
された複数のメモリセルから構成されるメモリセルアレ
イを有するＳＲＡＭにおいて、前記カラム方向に隣合う
メモリセル（例えば、Ｍ１とＭ２）に共用された相補ビ
ット線（／Ｂ０、Ｂ１）と、前記カラム方向の各メモリ
セル（例えば、Ｍ１とＭ２）に対して交互に選択される
ワード線（例えば、ＷＬ０とＷＬ１）を備えたものであ
る。 【効果】 相補ビット線がカラム方向に隣合うメモリセ
ルに共用されるので、相補ビット線の占有面積を減らし
てメモリセルアレイの面積の集積度を高めることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、隣接するメモリセル
間のビット線を共用することにより、集積度を高めたス
タティックＲＡＭ（以下、ＳＲＡＭという。）等の半導
体記憶装置に関するものである。
間のビット線を共用することにより、集積度を高めたス
タティックＲＡＭ（以下、ＳＲＡＭという。）等の半導
体記憶装置に関するものである。
【０００２】
【従来の技術】ＳＲＡＭの開発は、１９６９年に始まっ
た。それ以来、ダイナミックＲＡＭ（以下、ＤＲＡＭと
いう。）に比べて集積度が約１／４で価格が高いという
欠点をもちながらも、リフレッシュ動作がいらず、動作
タイミングが容易なため、その需要は急速に広まってき
た。
た。それ以来、ダイナミックＲＡＭ（以下、ＤＲＡＭと
いう。）に比べて集積度が約１／４で価格が高いという
欠点をもちながらも、リフレッシュ動作がいらず、動作
タイミングが容易なため、その需要は急速に広まってき
た。
【０００３】従来の半導体記憶装置の構成について図面
を参照しながら説明する。まず、相補ビット線を用いた
ＳＲＡＭについて図６及び図７を参照しながら説明す
る。図６は、１つのメモリセル毎に２本のビット線をつ
なぐ相補ビット線を用いた従来のＳＲＡＭを示す図であ
る。また、図７は、図６のメモリセルの構成を示す図で
ある。
を参照しながら説明する。まず、相補ビット線を用いた
ＳＲＡＭについて図６及び図７を参照しながら説明す
る。図６は、１つのメモリセル毎に２本のビット線をつ
なぐ相補ビット線を用いた従来のＳＲＡＭを示す図であ
る。また、図７は、図６のメモリセルの構成を示す図で
ある。
【０００４】図６において、１はメモリセル（Ｍ１〜Ｍ
９）、２及び３はメモリセル１のアクセスゲートトラン
ジスタである。また、ＷＬ０、ＷＬ１、ＷＬ２はポリシ
リコン配線などからなるワード線、Ｂ０と／Ｂ０、Ｂ１
と／Ｂ１、Ｂ２と／Ｂ２はアルミ配線などからなる相補
ビット線である。
９）、２及び３はメモリセル１のアクセスゲートトラン
ジスタである。また、ＷＬ０、ＷＬ１、ＷＬ２はポリシ
リコン配線などからなるワード線、Ｂ０と／Ｂ０、Ｂ１
と／Ｂ１、Ｂ２と／Ｂ２はアルミ配線などからなる相補
ビット線である。
【０００５】図７において、４及び５は電源Ｖｃｃ、６
及び７は負荷素子となる高抵抗、８及び９はメモリノー
ド、１０及び１１はメモリセル１のドライバトランジス
タ、１２及び１３はＧＮＤである。なお、ＷＬはワード
線、Ｂと／Ｂは相補ビット線である。
及び７は負荷素子となる高抵抗、８及び９はメモリノー
ド、１０及び１１はメモリセル１のドライバトランジス
タ、１２及び１３はＧＮＤである。なお、ＷＬはワード
線、Ｂと／Ｂは相補ビット線である。
【０００６】つぎに、シングルビット線を用いたＳＲＡ
Ｍについて図８及び図９を参照しながら説明する。図８
は、１つのメモリセル毎に１本のビット線をつなぐシン
グルビット線を用いた従来のＳＲＡＭを示す図である。
また、図９は、図８のメモリセルの構成を示す図であ
る。
Ｍについて図８及び図９を参照しながら説明する。図８
は、１つのメモリセル毎に１本のビット線をつなぐシン
グルビット線を用いた従来のＳＲＡＭを示す図である。
また、図９は、図８のメモリセルの構成を示す図であ
る。
【０００７】図８において、１はメモリセル（Ｍ１〜Ｍ
９）、２はメモリセル１のアクセスゲートトランジスタ
である。また、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３はポリ
シリコン配線などからなるワード線、Ｂ０、Ｂ１、Ｂ
２、Ｂ３はアルミ配線などからなるシングルビット線で
ある。
９）、２はメモリセル１のアクセスゲートトランジスタ
である。また、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３はポリ
シリコン配線などからなるワード線、Ｂ０、Ｂ１、Ｂ
２、Ｂ３はアルミ配線などからなるシングルビット線で
ある。
【０００８】図９において、４及び５は電源Ｖｃｃ、６
及び７は負荷素子となる高抵抗、８及び９はメモリノー
ド、１０及び１１はメモリセル１のドライバトランジス
タ、１２及び１３はＧＮＤである。なお、ＷＬはワード
線、Ｂはシングルビット線である。
及び７は負荷素子となる高抵抗、８及び９はメモリノー
ド、１０及び１１はメモリセル１のドライバトランジス
タ、１２及び１３はＧＮＤである。なお、ＷＬはワード
線、Ｂはシングルビット線である。
【０００９】上述した従来のＳＲＡＭは、メモリセル１
の各列（ロー）（例えば、図６のＭ１、Ｍ４、Ｍ７、あ
るいは図８のＭ１、Ｍ４、Ｍ７）に対してそれぞれ２本
の相補ビット線Ｂ０、／Ｂ０、あるいは１本のシングル
ビット線Ｂ０を備えた構成となっているので、ワード線
と平行方向の寸法を小さくしたいときでもビット線のた
めに寸法を小さくすることができず、また行（カラム）
に対して列の数が多い場合には全体の寸法が大きくなる
という欠点があった。
の各列（ロー）（例えば、図６のＭ１、Ｍ４、Ｍ７、あ
るいは図８のＭ１、Ｍ４、Ｍ７）に対してそれぞれ２本
の相補ビット線Ｂ０、／Ｂ０、あるいは１本のシングル
ビット線Ｂ０を備えた構成となっているので、ワード線
と平行方向の寸法を小さくしたいときでもビット線のた
めに寸法を小さくすることができず、また行（カラム）
に対して列の数が多い場合には全体の寸法が大きくなる
という欠点があった。
【００１０】そこで、ワード線と平行方向の寸法を小さ
くすることができ、また行に対して列の数が多い場合に
は全体の寸法を小さくすることができるＳＲＡＭが提案
された。次に、その提案されたＳＲＡＭを図１０に示
す。図１０は、例えば、特開平２−２７０１９４号公報
に示された相補ビット線を用いた従来の改良ＳＲＡＭを
示す図である。
くすることができ、また行に対して列の数が多い場合に
は全体の寸法を小さくすることができるＳＲＡＭが提案
された。次に、その提案されたＳＲＡＭを図１０に示
す。図１０は、例えば、特開平２−２７０１９４号公報
に示された相補ビット線を用いた従来の改良ＳＲＡＭを
示す図である。
【００１１】しかしながら、図１０に示すＳＲＡＭは、
例えば、ワード線ＷＬ１をまたいでメモリセルＭ１、Ｍ
３のアクセスゲートトランジスタ２及び３を構成した
り、ワード線ＷＬ３をまたいでメモリセルＭ４、Ｍ６の
アクセスゲートトランジスタ２及び３を構成しているた
め、構造的に実現不可能である。
例えば、ワード線ＷＬ１をまたいでメモリセルＭ１、Ｍ
３のアクセスゲートトランジスタ２及び３を構成した
り、ワード線ＷＬ３をまたいでメモリセルＭ４、Ｍ６の
アクセスゲートトランジスタ２及び３を構成しているた
め、構造的に実現不可能である。
【００１２】図１１に示すように、ワード線ＷＬ１があ
るため、例えば、メモリセルＭ３をワード線ＷＬ１をま
たいでワード線ＷＬ０につなぐことはできない。つま
り、ポリシリコンからなるワード線に対してｎ＋をセル
ファライン注入するため、ワード線下にｎ＋が入らな
い。なお、１４はコンタクトを示す。
るため、例えば、メモリセルＭ３をワード線ＷＬ１をま
たいでワード線ＷＬ０につなぐことはできない。つま
り、ポリシリコンからなるワード線に対してｎ＋をセル
ファライン注入するため、ワード線下にｎ＋が入らな
い。なお、１４はコンタクトを示す。
【００１３】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置では、１つのメモリセル毎に２本のビッ
ト線をつなぐ相補ビット線を用いたり、１つのメモリセ
ル毎に１本のビット線をつなぐシングルビット線を用い
たりしているため、メモリセルアレイの面積が大きいと
いう問題点があった。また、ビット線を共用にした従来
の半導体記憶装置では、ワード線をまたいでアクセスゲ
ートトランジスタを構成しようとしているが、構造的に
実現不可能であるという問題点があった。
半導体記憶装置では、１つのメモリセル毎に２本のビッ
ト線をつなぐ相補ビット線を用いたり、１つのメモリセ
ル毎に１本のビット線をつなぐシングルビット線を用い
たりしているため、メモリセルアレイの面積が大きいと
いう問題点があった。また、ビット線を共用にした従来
の半導体記憶装置では、ワード線をまたいでアクセスゲ
ートトランジスタを構成しようとしているが、構造的に
実現不可能であるという問題点があった。
【００１４】この発明は、前述した問題点を解決するた
めになされたもので、金属配線で構成されているため、
パターン寸法を小さくすることが困難なビット線の占有
面積を減らしてメモリセルアレイの面積を小さくするこ
とができ、しかも構造的に実現可能な半導体記憶装置を
得ることを目的とする。
めになされたもので、金属配線で構成されているため、
パターン寸法を小さくすることが困難なビット線の占有
面積を減らしてメモリセルアレイの面積を小さくするこ
とができ、しかも構造的に実現可能な半導体記憶装置を
得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、カラム及びロー方向にマトリック
ス状に配列された複数のメモリセルから構成されるメモ
リセルアレイを有する半導体記憶装置において、前記カ
ラム方向に隣合うメモリセルに共用されたビット線と、
前記カラム方向の各メモリセルに対して交互に選択され
るワード線とを備えたものである。
る半導体記憶装置は、カラム及びロー方向にマトリック
ス状に配列された複数のメモリセルから構成されるメモ
リセルアレイを有する半導体記憶装置において、前記カ
ラム方向に隣合うメモリセルに共用されたビット線と、
前記カラム方向の各メモリセルに対して交互に選択され
るワード線とを備えたものである。
【００１６】この発明の請求項２に係る半導体記憶装置
は、カラム方向に隣合うメモリセルに共用された相補ビ
ット線と、前記各メモリセルを挟んだ２本組のワード線
とを備えたものである。
は、カラム方向に隣合うメモリセルに共用された相補ビ
ット線と、前記各メモリセルを挟んだ２本組のワード線
とを備えたものである。
【００１７】この発明の請求項３に係る半導体記憶装置
は、カラム方向の奇数番目と偶数番目に隣合うメモリセ
ルに共用されたシングルビット線を備えたものである。
は、カラム方向の奇数番目と偶数番目に隣合うメモリセ
ルに共用されたシングルビット線を備えたものである。
【００１８】この発明の請求項４に係る半導体記憶装置
は、ビット線選択信号によりワード線を選択制御する回
路をさらに備えたものである。
は、ビット線選択信号によりワード線を選択制御する回
路をさらに備えたものである。
【００１９】
【作用】この発明の請求項１に係る半導体記憶装置にお
いては、ビット線がカラム方向に隣合うメモリセルに共
用されるので、ビット線の占有面積を減らしてメモリセ
ルアレイの集積度を高めることができる。
いては、ビット線がカラム方向に隣合うメモリセルに共
用されるので、ビット線の占有面積を減らしてメモリセ
ルアレイの集積度を高めることができる。
【００２０】この発明の請求項２に係る半導体記憶装置
においては、相補ビット線がカラム方向に隣合うメモリ
セルに共用されるので、相補ビット線の占有面積を減ら
してメモリセルアレイの集積度を高めることができる。
においては、相補ビット線がカラム方向に隣合うメモリ
セルに共用されるので、相補ビット線の占有面積を減ら
してメモリセルアレイの集積度を高めることができる。
【００２１】この発明の請求項３に係る半導体記憶装置
においては、シングルビット線がカラム方向に隣合うメ
モリセルに共用されるので、シングルビット線の占有面
積を減らしてメモリセルアレイの集積度を高めることが
できる。
においては、シングルビット線がカラム方向に隣合うメ
モリセルに共用されるので、シングルビット線の占有面
積を減らしてメモリセルアレイの集積度を高めることが
できる。
【００２２】この発明の請求項４に係る半導体記憶装置
においては、ビット線選択信号によりワード線を選択制
御できるので、ビット線を共用したときの動作タイミン
グを簡単にできる。
においては、ビット線選択信号によりワード線を選択制
御できるので、ビット線を共用したときの動作タイミン
グを簡単にできる。
【００２３】
実施例１．この発明の実施例１の構成について図１を参
照しながら説明する。図１は、この発明の実施例１に係
る相補ビット線を用いたＳＲＡＭの構成を示す図であ
り、相補ビット線以外の構成は上述した図６の従来装置
のものと同様である。なお、各図中、同一符号は同一又
は相当部分を示す。
照しながら説明する。図１は、この発明の実施例１に係
る相補ビット線を用いたＳＲＡＭの構成を示す図であ
り、相補ビット線以外の構成は上述した図６の従来装置
のものと同様である。なお、各図中、同一符号は同一又
は相当部分を示す。
【００２４】図１において、相補ビット線／Ｂ０とＢ
１、／Ｂ１とＢ２、／Ｂ２とＢ３が共用にされており、
以下、相補ビット線がカラム方向に隣合うメモリセルに
共用されるのは同様である。
１、／Ｂ１とＢ２、／Ｂ２とＢ３が共用にされており、
以下、相補ビット線がカラム方向に隣合うメモリセルに
共用されるのは同様である。
【００２５】図１から解るように、行（カラム）方向に
隣合うメモリセル１、例えばメモリセルＭ１とＭ２は、
上下のワード線ＷＬ０、ＷＬ１に交互に接続してアクセ
スゲートトランジスタ２及び３を構成するようにしたの
で、ワード線をまたいで構成することがない。従って、
この実施例１は、相補ビット線の数が減り、それに伴い
メモリセルアレイの面積を小さくできると共に、ワード
線をまたいでアクセスゲートトランジスタを構成する必
要がないので構造的に実現可能である。
隣合うメモリセル１、例えばメモリセルＭ１とＭ２は、
上下のワード線ＷＬ０、ＷＬ１に交互に接続してアクセ
スゲートトランジスタ２及び３を構成するようにしたの
で、ワード線をまたいで構成することがない。従って、
この実施例１は、相補ビット線の数が減り、それに伴い
メモリセルアレイの面積を小さくできると共に、ワード
線をまたいでアクセスゲートトランジスタを構成する必
要がないので構造的に実現可能である。
【００２６】つぎに、前述した実施例１の動作について
図２を参照しながら説明する。図２は、この発明の実施
例１のメモリセルのデコーダ方式を説明するための図で
ある。
図２を参照しながら説明する。図２は、この発明の実施
例１のメモリセルのデコーダ方式を説明するための図で
ある。
【００２７】図２は、例えば、メモリセルＭ１を選択す
る場合は、ワード線ＷＬ０と相補ビット線Ｂ０、／Ｂ０
を使用し、番地「０，０」と表す。また、例えば、メモ
リセルＭ２を選択する場合は、ワード線ＷＬ１と相補ビ
ット線Ｂ１、／Ｂ１を使用し、番地「１，１」と表す。
以下、他のメモリセルを選択する場合も同様である。
る場合は、ワード線ＷＬ０と相補ビット線Ｂ０、／Ｂ０
を使用し、番地「０，０」と表す。また、例えば、メモ
リセルＭ２を選択する場合は、ワード線ＷＬ１と相補ビ
ット線Ｂ１、／Ｂ１を使用し、番地「１，１」と表す。
以下、他のメモリセルを選択する場合も同様である。
【００２８】ここで、相補ビット線Ｂ０、／Ｂ０で見る
と、番地が「０，０」、「２，０」、「４，０」、
「…」と並ぶ。また、相補ビット線Ｂ１、／Ｂ１で見る
と、番地が「１，１」、「３，１」、「５，１」、
「…」と並ぶ。
と、番地が「０，０」、「２，０」、「４，０」、
「…」と並ぶ。また、相補ビット線Ｂ１、／Ｂ１で見る
と、番地が「１，１」、「３，１」、「５，１」、
「…」と並ぶ。
【００２９】すなわち、相補ビット線Ｂ０、／Ｂ０のと
きは、必ずワード線は偶数番地（ＷＬ０、ＷＬ２、ＷＬ
４、…）を選択すればよく、相補ビット線Ｂ１、／Ｂ１
のときは、必ずワード線は奇数番地（ＷＬ１、ＷＬ３、
ＷＬ５、…）を選択するようにすればよい。
きは、必ずワード線は偶数番地（ＷＬ０、ＷＬ２、ＷＬ
４、…）を選択すればよく、相補ビット線Ｂ１、／Ｂ１
のときは、必ずワード線は奇数番地（ＷＬ１、ＷＬ３、
ＷＬ５、…）を選択するようにすればよい。
【００３０】さらに、後で説明するように、これらのワ
ード線（ＷＬ０とＷＬ１）、（ＷＬ２とＷＬ３）、（Ｗ
Ｌ４とＷＬ５）、（…偶数番地と奇数番地）の選択信号
は、同一のワード線ドライバ（デコーダ）から伝達され
る同一の信号であってもよい（一般に、スプリットワー
ド線という。）。
ード線（ＷＬ０とＷＬ１）、（ＷＬ２とＷＬ３）、（Ｗ
Ｌ４とＷＬ５）、（…偶数番地と奇数番地）の選択信号
は、同一のワード線ドライバ（デコーダ）から伝達され
る同一の信号であってもよい（一般に、スプリットワー
ド線という。）。
【００３１】この実施例１によれば、マトリックス状の
メモリセルアレイの行方向で隣合うメモリセルの相補ビ
ット線を共用とし、ワード線の選択はこれら行方向で隣
合うメモリセルを交互に結線するようにしたので、相補
ビット線の本数を削減でき、メモリセルアレイの面積の
小さなＳＲＡＭを作ることができる。
メモリセルアレイの行方向で隣合うメモリセルの相補ビ
ット線を共用とし、ワード線の選択はこれら行方向で隣
合うメモリセルを交互に結線するようにしたので、相補
ビット線の本数を削減でき、メモリセルアレイの面積の
小さなＳＲＡＭを作ることができる。
【００３２】実施例２．この発明の実施例２の構成につ
いて図３を参照しながら説明する。図３は、この発明の
実施例２に係るシングルビット線を用いたＳＲＡＭの構
成を示す図であり、シングルビット線以外は上述した図
８の従来装置のものと同様である。なお、各図中、同一
符号は同一又は相当部分を示す。
いて図３を参照しながら説明する。図３は、この発明の
実施例２に係るシングルビット線を用いたＳＲＡＭの構
成を示す図であり、シングルビット線以外は上述した図
８の従来装置のものと同様である。なお、各図中、同一
符号は同一又は相当部分を示す。
【００３３】図３において、シングルビット線Ｂ０、Ｂ
１が共用にされている。この実施例２は、実施例１に比
べてさらにビット線とワード線が半分になり、メモリセ
ルアレイのレイアウトパターンにも余裕ができる（線間
数が少なくなる）とともに、メモリセルアレイの面積を
小さくすることができる。
１が共用にされている。この実施例２は、実施例１に比
べてさらにビット線とワード線が半分になり、メモリセ
ルアレイのレイアウトパターンにも余裕ができる（線間
数が少なくなる）とともに、メモリセルアレイの面積を
小さくすることができる。
【００３４】図３において、例えば、メモリセルＭ１を
選択する場合は、ワード線ＷＬ０とシングルビット線Ｂ
０を使用する。また、メモリセルＭ２を選択する場合
は、ワード線ＷＬ１とシングルビット線Ｂ０を使用す
る。以下、他のメモリセルを選択する場合も同様であ
る。
選択する場合は、ワード線ＷＬ０とシングルビット線Ｂ
０を使用する。また、メモリセルＭ２を選択する場合
は、ワード線ＷＬ１とシングルビット線Ｂ０を使用す
る。以下、他のメモリセルを選択する場合も同様であ
る。
【００３５】実施例３．この発明の実施例３について図
４及び図５を参照しながら説明する。図４は、この発明
の実施例３の構成を示す図である。また、図５は、この
発明の実施例３の動作を説明するための図である。
４及び図５を参照しながら説明する。図４は、この発明
の実施例３の構成を示す図である。また、図５は、この
発明の実施例３の動作を説明するための図である。
【００３６】図４において、１５はＹ０アドレスバッフ
ァ、１６はＹ０デコーダ、１７はワード線ドライバ（デ
コーダ）である。また、１８及び１９はＰチャネルトラ
ンジスタ、２０及び２１はＮチャネルトランジスタであ
る。なお、メモリセル部分は実施例１と同じもので説明
する。
ァ、１６はＹ０デコーダ、１７はワード線ドライバ（デ
コーダ）である。また、１８及び１９はＰチャネルトラ
ンジスタ、２０及び２１はＮチャネルトランジスタであ
る。なお、メモリセル部分は実施例１と同じもので説明
する。
【００３７】この実施例３は、ビット線を選択するため
のＹアドレスを用いて、ワード線の２本のうちどちらか
一方をアクティブとするものである。図２にも示すよう
に、一般に、Ｙアドレス（下位）は、ビット線（カラム
方向）を選択デコードし、Ｘアドレス（上位）は、ワー
ド線（ロー方向）を選択デコードする。
のＹアドレスを用いて、ワード線の２本のうちどちらか
一方をアクティブとするものである。図２にも示すよう
に、一般に、Ｙアドレス（下位）は、ビット線（カラム
方向）を選択デコードし、Ｘアドレス（上位）は、ワー
ド線（ロー方向）を選択デコードする。
【００３８】図４に示す回路各部のレベルのマトリック
スをつくると図５のようになる。例えば、Ｙ０アドレス
バッファ１５の入力である、Ｙ０入力が０（ローレベ
ル）のときは、Ｙ０デコーダ１６の出力であるＹ０及び
／Ｙ０は、Ｙ０＝０、／Ｙ０＝１となる。
スをつくると図５のようになる。例えば、Ｙ０アドレス
バッファ１５の入力である、Ｙ０入力が０（ローレベ
ル）のときは、Ｙ０デコーダ１６の出力であるＹ０及び
／Ｙ０は、Ｙ０＝０、／Ｙ０＝１となる。
【００３９】そうすると、Ｐチャネルトランジスタ１８
がＯＮ、Ｎチャネルトランジスタ２０がＯＦＦし、ワー
ド線ドライバ１７の選択信号がワード線ＷＬ０に伝わり
アクティブとなる。なお、Ｐチャネルトランジスタ１９
がＯＦＦ、Ｎチャネルトランジスタ２１がＯＮし、ワー
ド線ＷＬ１はＧＮＤレベルとなり、非選択となる。
がＯＮ、Ｎチャネルトランジスタ２０がＯＦＦし、ワー
ド線ドライバ１７の選択信号がワード線ＷＬ０に伝わり
アクティブとなる。なお、Ｐチャネルトランジスタ１９
がＯＦＦ、Ｎチャネルトランジスタ２１がＯＮし、ワー
ド線ＷＬ１はＧＮＤレベルとなり、非選択となる。
【００４０】一方、Ｙ０入力が１（ハイレベル）のとき
には、以上の逆となる。このようにすれば、Ｙアドレス
の選択条件によって、ワード線の偶数番地又は奇数番地
を所望に選択することが可能となる。
には、以上の逆となる。このようにすれば、Ｙアドレス
の選択条件によって、ワード線の偶数番地又は奇数番地
を所望に選択することが可能となる。
【００４１】この実施例３は、以上のように動作タイミ
ングを簡単することができ、また、実施例２でも適用で
きる。図４に示すトランジスタ構成は、一例であり、ワ
ード線ドライバ１７のロジック部に組み込んだり、メモ
リセル部の左右にワード線ドライバを接続し、個々にＹ
デコーダとロジックをとるようにしてもよい。
ングを簡単することができ、また、実施例２でも適用で
きる。図４に示すトランジスタ構成は、一例であり、ワ
ード線ドライバ１７のロジック部に組み込んだり、メモ
リセル部の左右にワード線ドライバを接続し、個々にＹ
デコーダとロジックをとるようにしてもよい。
【００４２】
【発明の効果】この発明の請求項１に係る半導体記憶装
置は、以上説明したとおり、カラム及びロー方向にマト
リックス状に配列された複数のメモリセルから構成され
るメモリセルアレイを有する半導体記憶装置において、
前記カラム方向に隣合うメモリセルに共用されたビット
線と、前記カラム方向の各メモリセルに対して交互に選
択されるワード線とを備えたので、ビット線の占有面積
を減らしてメモリセルアレイの集積度を高めることがで
きるという効果を奏する。
置は、以上説明したとおり、カラム及びロー方向にマト
リックス状に配列された複数のメモリセルから構成され
るメモリセルアレイを有する半導体記憶装置において、
前記カラム方向に隣合うメモリセルに共用されたビット
線と、前記カラム方向の各メモリセルに対して交互に選
択されるワード線とを備えたので、ビット線の占有面積
を減らしてメモリセルアレイの集積度を高めることがで
きるという効果を奏する。
【００４３】この発明の請求項２に係る半導体記憶装置
は、以上説明したとおり、カラム方向に隣合うメモリセ
ルに共用された相補ビット線と、前記各メモリセルを挟
んだ２本組のワード線とを備えたので、相補ビット線の
占有面積を減らしてメモリセルアレイの集積度を高める
ことができるという効果を奏する。
は、以上説明したとおり、カラム方向に隣合うメモリセ
ルに共用された相補ビット線と、前記各メモリセルを挟
んだ２本組のワード線とを備えたので、相補ビット線の
占有面積を減らしてメモリセルアレイの集積度を高める
ことができるという効果を奏する。
【００４４】この発明の請求項３に係る半導体記憶装置
は、以上説明したとおり、カラム方向の奇数番目と偶数
番目に隣合うメモリセルに共用されたシングルビット線
を備えたので、シングルビット線の占有面積を減らして
メモリセルアレイの集積度を高めることができるという
効果を奏する。
は、以上説明したとおり、カラム方向の奇数番目と偶数
番目に隣合うメモリセルに共用されたシングルビット線
を備えたので、シングルビット線の占有面積を減らして
メモリセルアレイの集積度を高めることができるという
効果を奏する。
【００４５】この発明の請求項４に係る半導体記憶装置
は、以上説明したとおり、ビット線選択信号によりワー
ド線を選択制御する回路をさらに備えたので、ビット線
を共用したときの動作タイミングを簡単にすることがで
きるという効果を奏する。
は、以上説明したとおり、ビット線選択信号によりワー
ド線を選択制御する回路をさらに備えたので、ビット線
を共用したときの動作タイミングを簡単にすることがで
きるという効果を奏する。
【図１】 この発明の実施例１の構成を示す図である。
【図２】 この発明の実施例１の動作を説明するための
図である。
図である。
【図３】 この発明の実施例２の構成を示す図である。
【図４】 この発明の実施例３の構成を示す図である。
【図５】 この発明の実施例３の動作を説明するための
図である。
図である。
【図６】 従来の半導体記憶装置の構成を示す図であ
る。
る。
【図７】 従来の半導体記憶装置のメモリセルの構成を
示す図である。
示す図である。
【図８】 他の従来の半導体記憶装置の構成を示す図で
ある。
ある。
【図９】 他の従来の半導体記憶装置のメモリセルの構
成を示す図である。
成を示す図である。
【図１０】 他の従来の半導体記憶装置の構成を示す図
である。
である。
【図１１】 図１０の他の従来の半導体記憶装置の構造
を示す図である。
を示す図である。
【符号の説明】 １ メモリセル、２、３ アクセスゲートトランジス
タ、１５ Ｙ０アドレスバッファ、１６ Ｙ０デコー
ダ、１７ ワード線ドライバ、１８、１９ Ｐチャネル
トランジスタ、２０、２１ Ｎチャネルトランジスタ。
タ、１５ Ｙ０アドレスバッファ、１６ Ｙ０デコー
ダ、１７ ワード線ドライバ、１８、１９ Ｐチャネル
トランジスタ、２０、２１ Ｎチャネルトランジスタ。
Claims (4)
- 【請求項１】 カラム及びロー方向にマトリックス状に
配列された複数のメモリセルから構成されるメモリセル
アレイを有する半導体記憶装置において、前記カラム方
向に隣合うメモリセルに共用されたビット線、及び前記
カラム方向の各メモリセルに対して交互に選択されるワ
ード線を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記ビット線は相補ビット線であり、か
つ前記ワード線は前記各メモリセルを挟んだ２本組であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記ビット線はシングルビット線であ
り、奇数番目と偶数番目のメモリセルに共用されること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 ビット線選択信号によりワード線を選択
制御する回路をさらに備えたことを特徴とする請求項１
から請求項３のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6083486A JPH07296589A (ja) | 1994-04-21 | 1994-04-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6083486A JPH07296589A (ja) | 1994-04-21 | 1994-04-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07296589A true JPH07296589A (ja) | 1995-11-10 |
Family
ID=13803815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6083486A Pending JPH07296589A (ja) | 1994-04-21 | 1994-04-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07296589A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741388A3 (en) * | 1995-05-02 | 1997-07-02 | Motorola Inc | Ferroelectric memory matrix and manufacturing process |
| JPH09293380A (ja) * | 1996-04-15 | 1997-11-11 | United Microelectron Corp | Ｓｒａｍ用共用ビット線とそのアクセス方法 |
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
| CN101923893A (zh) * | 2009-06-10 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器阵列 |
-
1994
- 1994-04-21 JP JP6083486A patent/JPH07296589A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741388A3 (en) * | 1995-05-02 | 1997-07-02 | Motorola Inc | Ferroelectric memory matrix and manufacturing process |
| JPH09293380A (ja) * | 1996-04-15 | 1997-11-11 | United Microelectron Corp | Ｓｒａｍ用共用ビット線とそのアクセス方法 |
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
| CN101923893A (zh) * | 2009-06-10 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器阵列 |
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