JPH10340598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10340598A JPH10340598A JP9152196A JP15219697A JPH10340598A JP H10340598 A JPH10340598 A JP H10340598A JP 9152196 A JP9152196 A JP 9152196A JP 15219697 A JP15219697 A JP 15219697A JP H10340598 A JPH10340598 A JP H10340598A
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 バーンインテストによって初期不良を十分に
加速させることが可能な半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、各奇数番のビット線
対ＢＬ，／ＢＬに対応して設けられるイコライザ３３の
ビット線電位入力用のノードＮ６と、各偶数番のビット
線対ＢＬ，／ＢＬに対応して設けられるイコライザ３３
のビット線電位入力用のノードＮ６とを別個に設ける。
バーンインテスト時は一方のノードＮ６に「Ｈ」レベル
を印加し、他方のノードＮ６に「Ｌ」レベルを印加し
て、各隣接するビット線対間に電界ストレスを同時に与
える。
加速させることが可能な半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、各奇数番のビット線
対ＢＬ，／ＢＬに対応して設けられるイコライザ３３の
ビット線電位入力用のノードＮ６と、各偶数番のビット
線対ＢＬ，／ＢＬに対応して設けられるイコライザ３３
のビット線電位入力用のノードＮ６とを別個に設ける。
バーンインテスト時は一方のノードＮ６に「Ｈ」レベル
を印加し、他方のノードＮ６に「Ｌ」レベルを印加し
て、各隣接するビット線対間に電界ストレスを同時に与
える。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、テストモードを有する半導体記憶装置に関
する。
関し、特に、テストモードを有する半導体記憶装置に関
する。
【０００２】
【従来の技術】図７は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）のチップレイア
ウトを示す平面図である。
クセスメモリ（以下、ＤＲＡＭと称す）のチップレイア
ウトを示す平面図である。
【０００３】図７を参照して、このＤＲＡＭは、各々が
メモリチップの四隅に設けられた４つのメモリマット１
０と、各メモリマット１０に対応して設けられた行デコ
ーダ１１および列デコーダ１２と、メモリチップの中央
部に設けられた周辺回路領域１３とを備える。各メモリ
マット１０は、チップ長辺方向に配列された複数のメモ
リアレイＭＡ１〜ＭＡ１６およびセンスアンプ帯ＳＡ１
〜ＳＡ１７を含む。メモリアレイＭＡ１〜ＭＡ１６は、
それぞれセンスアンプ帯ＳＡ１〜ＳＡ１７の各間に配置
される。
メモリチップの四隅に設けられた４つのメモリマット１
０と、各メモリマット１０に対応して設けられた行デコ
ーダ１１および列デコーダ１２と、メモリチップの中央
部に設けられた周辺回路領域１３とを備える。各メモリ
マット１０は、チップ長辺方向に配列された複数のメモ
リアレイＭＡ１〜ＭＡ１６およびセンスアンプ帯ＳＡ１
〜ＳＡ１７を含む。メモリアレイＭＡ１〜ＭＡ１６は、
それぞれセンスアンプ帯ＳＡ１〜ＳＡ１７の各間に配置
される。
【０００４】メモリアレイＭＡ１〜ＭＡ１６の各々は、
それぞれが１ビットのデータを記憶する複数のメモリセ
ルを含む。各メモリセルは、行アドレスおよび列アドレ
スによって決定される所定のアドレスに配置される。
それぞれが１ビットのデータを記憶する複数のメモリセ
ルを含む。各メモリセルは、行アドレスおよび列アドレ
スによって決定される所定のアドレスに配置される。
【０００５】行デコーダ１１は、行アドレス信号に応答
して、メモリアレイＭＡ１〜ＭＡ１６のうちのいずれか
のメモリアレイを選択し、選択したメモリアレイのうち
のいずれかの行アドレスを指定する。列デコーダ１２
は、列アドレス信号に応答して、メモリアレイＭＡ１〜
ＭＡ１６のうちのいずれかの列アドレスを指定する。
して、メモリアレイＭＡ１〜ＭＡ１６のうちのいずれか
のメモリアレイを選択し、選択したメモリアレイのうち
のいずれかの行アドレスを指定する。列デコーダ１２
は、列アドレス信号に応答して、メモリアレイＭＡ１〜
ＭＡ１６のうちのいずれかの列アドレスを指定する。
【０００６】センスアンプ帯ＳＡ１〜ＳＡ１７には、行
デコーダ１１および列デコーダ１２によって指定された
アドレスのメモリセルと外部との間でデータの入出力を
行なう回路が配置される。周辺回路領域１３には、ＤＲ
ＡＭ全体を制御する回路、電源回路などが配置される。
デコーダ１１および列デコーダ１２によって指定された
アドレスのメモリセルと外部との間でデータの入出力を
行なう回路が配置される。周辺回路領域１３には、ＤＲ
ＡＭ全体を制御する回路、電源回路などが配置される。
【０００７】図８は、図７のメモリアレイＭＡ１および
センスアンプ帯ＳＡ１，ＳＡ２の構成をより詳細に示す
図である。
センスアンプ帯ＳＡ１，ＳＡ２の構成をより詳細に示す
図である。
【０００８】図８を参照して、メモリアレイＭＡ１は、
いわゆるハーフピッチセル配置構造をしており、複数
（図では１２本）のワード線ＷＬと、複数（図では１６
本）のビット線ＢＬ，／ＢＬと、２本のワード線ＷＬと
１本のビット線ＢＬまたは／ＢＬとの交差部に周期的に
配置されたメモリセル対ＭＣＰとを含む。センスアンプ
帯ＳＡ１，ＳＡ２の各々には、複数（図では４つ）のセ
ンスアンプ＋入出力制御回路１５が設けられている。
いわゆるハーフピッチセル配置構造をしており、複数
（図では１２本）のワード線ＷＬと、複数（図では１６
本）のビット線ＢＬ，／ＢＬと、２本のワード線ＷＬと
１本のビット線ＢＬまたは／ＢＬとの交差部に周期的に
配置されたメモリセル対ＭＣＰとを含む。センスアンプ
帯ＳＡ１，ＳＡ２の各々には、複数（図では４つ）のセ
ンスアンプ＋入出力制御回路１５が設けられている。
【０００９】メモリセル対ＭＣＰは、図９（ａ）に示す
ように、２本のワード線ＷＬのうちの１本のワード線Ｗ
Ｌとビット線ＢＬに接続されたメモリセルＭＣと、他方
のワード線ＷＬとビット線ＢＬに接続されたメモリセル
ＭＣとを含む。メモリセルＭＣは、アクセス用のＮチャ
ネルＭＯＳトランジスタ２０と情報記憶用のキャパシタ
２１とを含む。
ように、２本のワード線ＷＬのうちの１本のワード線Ｗ
Ｌとビット線ＢＬに接続されたメモリセルＭＣと、他方
のワード線ＷＬとビット線ＢＬに接続されたメモリセル
ＭＣとを含む。メモリセルＭＣは、アクセス用のＮチャ
ネルＭＯＳトランジスタ２０と情報記憶用のキャパシタ
２１とを含む。
【００１０】メモリセル対ＭＣＰは、実際には図９
（ｂ）に示すように、ｐ型シリコン基板２２の表面に形
成されている。ｐ型シリコン基板２２の表面上方にゲー
ト酸化膜（図示せず）を介してゲート電極すなわちワー
ド線ＷＬが形成され、２本のワード線ＷＬの両側および
間においてシリコン基板２２表面にｎ+ 型ソース／ドレ
イン領域２３ａ，２３ｂ，２３ｃが形成されて、２つの
ＮチャネルＭＯＳトランジスタ２０が形成される。２つ
のＮチャネルＭＯＳトランジスタ２０の共通のソース／
ドレイン領域２３ｃはビット線ＢＬに接続され、ソース
／ドレイン領域２３ａ，２３ｂの各々の表面に導電層２
４、誘電体層２５および導電層２６が積層されて、メモ
リセルＭＣのキャパシタ２１が形成される。導電層２４
はキャパシタ２１の一方電極すなわちストレージノード
ＳＮとなり、導電層２６がキャパシタ２１の他方電極と
なってセル電位Ｖｃｐを受ける。
（ｂ）に示すように、ｐ型シリコン基板２２の表面に形
成されている。ｐ型シリコン基板２２の表面上方にゲー
ト酸化膜（図示せず）を介してゲート電極すなわちワー
ド線ＷＬが形成され、２本のワード線ＷＬの両側および
間においてシリコン基板２２表面にｎ+ 型ソース／ドレ
イン領域２３ａ，２３ｂ，２３ｃが形成されて、２つの
ＮチャネルＭＯＳトランジスタ２０が形成される。２つ
のＮチャネルＭＯＳトランジスタ２０の共通のソース／
ドレイン領域２３ｃはビット線ＢＬに接続され、ソース
／ドレイン領域２３ａ，２３ｂの各々の表面に導電層２
４、誘電体層２５および導電層２６が積層されて、メモ
リセルＭＣのキャパシタ２１が形成される。導電層２４
はキャパシタ２１の一方電極すなわちストレージノード
ＳＮとなり、導電層２６がキャパシタ２１の他方電極と
なってセル電位Ｖｃｐを受ける。
【００１１】隣接する奇数番のビット線ＢＬと偶数番の
ビット線／ＢＬがビット線対ＢＬ，／ＢＬを構成してい
る。奇数番のビット線ＢＬと、４ｍ＋１（ただし、ｍは
０以上の整数である）および４ｍ＋２番のワード線ＷＬ
との交差部にメモリセル対ＭＣＰが配置される。偶数番
のビット線／ＢＬと、４ｍ＋３および４ｍ＋４番のワー
ド線ＷＬとの交差部にメモリセル対ＭＣＰが配置され
る。
ビット線／ＢＬがビット線対ＢＬ，／ＢＬを構成してい
る。奇数番のビット線ＢＬと、４ｍ＋１（ただし、ｍは
０以上の整数である）および４ｍ＋２番のワード線ＷＬ
との交差部にメモリセル対ＭＣＰが配置される。偶数番
のビット線／ＢＬと、４ｍ＋３および４ｍ＋４番のワー
ド線ＷＬとの交差部にメモリセル対ＭＣＰが配置され
る。
【００１２】４ｎ＋１（ただし、ｎは０以上の整数であ
る）および４ｎ＋２番のビット線で構成される奇数番の
ビット線対ＢＬ，／ＢＬは、それぞれセンスアンプ帯Ｓ
Ａ１内のセンスアンプ＋入出力制御回路１５に接続され
る。４ｎ＋３番および４ｎ＋４番のビット線で構成され
る偶数番のビット線対ＢＬ，／ＢＬは、それぞれ他方の
センスアンプ帯ＳＡ２内のセンスアンプ＋入出力制御回
路１５に接続される。センスアンプ帯ＳＡ１，ＳＡ２の
各センスアンプ＋入出力制御回路１５には、プリチャー
ジ電位ＶＢＬ（＝Ｖｃｃ／２）が与えられる。
る）および４ｎ＋２番のビット線で構成される奇数番の
ビット線対ＢＬ，／ＢＬは、それぞれセンスアンプ帯Ｓ
Ａ１内のセンスアンプ＋入出力制御回路１５に接続され
る。４ｎ＋３番および４ｎ＋４番のビット線で構成され
る偶数番のビット線対ＢＬ，／ＢＬは、それぞれ他方の
センスアンプ帯ＳＡ２内のセンスアンプ＋入出力制御回
路１５に接続される。センスアンプ帯ＳＡ１，ＳＡ２の
各センスアンプ＋入出力制御回路１５には、プリチャー
ジ電位ＶＢＬ（＝Ｖｃｃ／２）が与えられる。
【００１３】センスアンプ帯ＳＡ２内のセンスアンプ＋
入出力制御回路１５は、図１０に示すように、転送ゲー
ト３０，３４、列選択ゲート３１、センスアンプ３２、
およびイコライザ３３を含む。
入出力制御回路１５は、図１０に示すように、転送ゲー
ト３０，３４、列選択ゲート３１、センスアンプ３２、
およびイコライザ３３を含む。
【００１４】転送ゲート３０は、ＮチャネルＭＯＳトラ
ンジスタ４１，４２を含む。ＮチャネルＭＯＳトランジ
スタ４１，４２は、それぞれセンスアンプ＋入出力制御
回路１５の入出力ノードＮ１，Ｎ２とメモリアレイＭＡ
２の対応のビット線対ＢＬ，／ＢＬとの間に接続され、
そのゲートはメモリアレイ選択信号ＢＬＩＲを受ける。
ンジスタ４１，４２を含む。ＮチャネルＭＯＳトランジ
スタ４１，４２は、それぞれセンスアンプ＋入出力制御
回路１５の入出力ノードＮ１，Ｎ２とメモリアレイＭＡ
２の対応のビット線対ＢＬ，／ＢＬとの間に接続され、
そのゲートはメモリアレイ選択信号ＢＬＩＲを受ける。
【００１５】転送ゲート３４は、ＮチャネルＭＯＳトラ
ンジスタ５２，５３を含む。ＮチャネルＭＯＳトランジ
スタ５２，５３は、それぞれ入出力ノードＮ１，Ｎ２と
メモリアレイＭＡ１の対応のビット線対ＢＬ，／ＢＬと
の間に接続され、そのゲートはメモリアレイ選択信号Ｂ
ＬＩＬを受ける。センスアンプ帯ＳＡ２内のセンスアン
プ＋入出力制御回路１５は、その両側の２つのメモリア
レイＭＡ１，ＭＡ２で共用される。メモリアレイＭＡ１
が選択された場合は、信号ＢＬＩＲが「Ｌ」レベルにな
って転送ゲート３０が遮断され、メモリアレイＭＡ２が
選択された場合は、信号ＢＬＩＬが「Ｌ」レベルになっ
て転送ゲート３４が遮断される。
ンジスタ５２，５３を含む。ＮチャネルＭＯＳトランジ
スタ５２，５３は、それぞれ入出力ノードＮ１，Ｎ２と
メモリアレイＭＡ１の対応のビット線対ＢＬ，／ＢＬと
の間に接続され、そのゲートはメモリアレイ選択信号Ｂ
ＬＩＬを受ける。センスアンプ帯ＳＡ２内のセンスアン
プ＋入出力制御回路１５は、その両側の２つのメモリア
レイＭＡ１，ＭＡ２で共用される。メモリアレイＭＡ１
が選択された場合は、信号ＢＬＩＲが「Ｌ」レベルにな
って転送ゲート３０が遮断され、メモリアレイＭＡ２が
選択された場合は、信号ＢＬＩＬが「Ｌ」レベルになっ
て転送ゲート３４が遮断される。
【００１６】列選択ゲート３１は、それぞれ入出力ノー
ドＮ１，Ｎ２とデータ信号入出力線ＩＯ，／ＩＯとの間
に接続されたＮチャネルＭＯＳトランジスタ４３，４４
を含む。ＮチャネルＭＯＳトランジスタ４３，４４のゲ
ートは、列選択線ＣＳＬを介して列デコーダ１２に接続
される。列デコーダ１２によって列選択線ＣＳＬが選択
レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯ
Ｓトランジスタ４３，４４が導通し、入出力ノードＮ
１，Ｎ２すなわちメモリアレイＭＡ１またはＭＡ２のビ
ット線対ＢＬ，／ＢＬとデータ信号入出力線対ＩＯ，／
ＩＯとが結合される。
ドＮ１，Ｎ２とデータ信号入出力線ＩＯ，／ＩＯとの間
に接続されたＮチャネルＭＯＳトランジスタ４３，４４
を含む。ＮチャネルＭＯＳトランジスタ４３，４４のゲ
ートは、列選択線ＣＳＬを介して列デコーダ１２に接続
される。列デコーダ１２によって列選択線ＣＳＬが選択
レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯ
Ｓトランジスタ４３，４４が導通し、入出力ノードＮ
１，Ｎ２すなわちメモリアレイＭＡ１またはＭＡ２のビ
ット線対ＢＬ，／ＢＬとデータ信号入出力線対ＩＯ，／
ＩＯとが結合される。
【００１７】センスアンプ３２は、それぞれ入出力ノー
ドＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネ
ルＭＯＳトランジスタ４５，４６と、それぞれ入出力ノ
ードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャ
ネルＭＯＳトランジスタ４７，４８とを含む。ＭＯＳト
ランジスタ４５，４７のゲートはともにノードＮ２に接
続され、ＭＯＳトランジスタ４６，４８のゲートはとも
にノードＮ１に接続される。ノードＮ３，Ｎ４は、それ
ぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。セ
ンスアンプ３２は、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになった
ことに応じて、ノードＮ１，Ｎ２間すなわちメモリアレ
イＭＡ１またはＭＡ２のビット線対ＢＬ，／ＢＬ間の微
小電位差を電源電圧Ｖｃｃに増幅する。
ドＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネ
ルＭＯＳトランジスタ４５，４６と、それぞれ入出力ノ
ードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャ
ネルＭＯＳトランジスタ４７，４８とを含む。ＭＯＳト
ランジスタ４５，４７のゲートはともにノードＮ２に接
続され、ＭＯＳトランジスタ４６，４８のゲートはとも
にノードＮ１に接続される。ノードＮ３，Ｎ４は、それ
ぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。セ
ンスアンプ３２は、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになった
ことに応じて、ノードＮ１，Ｎ２間すなわちメモリアレ
イＭＡ１またはＭＡ２のビット線対ＢＬ，／ＢＬ間の微
小電位差を電源電圧Ｖｃｃに増幅する。
【００１８】イコライザ３３は、入出力ノードＮ１とＮ
２の間に接続されたＮチャネルＭＯＳトランジスタ４９
と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との
間に接続されたＮチャネルＭＯＳトランジスタ５０，５
１とを含む。ＮチャネルＭＯＳトランジスタ４９〜５１
のゲートはともにノードＮ５に接続される。ノードＮ５
はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６
はプリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。
イコライザ３３は、ビット線イコライズ信号ＢＬＥＱが
活性化レベルの「Ｈ」レベルになったことに応じて、ノ
ードＮ１とＮ２の電位すなわちメモリアレイＭＡ１また
はＭＡ２のビット線ＢＬと／ＢＬの電位をプリチャージ
電位ＶＢＬにイコライズする。なお、信号ＢＬＩＲ，Ｂ
ＬＩＬ，ＳＥ，／ＳＥ，ＢＬＥＱおよびプリチャージ電
位ＶＢＬは、図７の周辺回路領域１３内の回路から与え
られる。
２の間に接続されたＮチャネルＭＯＳトランジスタ４９
と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との
間に接続されたＮチャネルＭＯＳトランジスタ５０，５
１とを含む。ＮチャネルＭＯＳトランジスタ４９〜５１
のゲートはともにノードＮ５に接続される。ノードＮ５
はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６
はプリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。
イコライザ３３は、ビット線イコライズ信号ＢＬＥＱが
活性化レベルの「Ｈ」レベルになったことに応じて、ノ
ードＮ１とＮ２の電位すなわちメモリアレイＭＡ１また
はＭＡ２のビット線ＢＬと／ＢＬの電位をプリチャージ
電位ＶＢＬにイコライズする。なお、信号ＢＬＩＲ，Ｂ
ＬＩＬ，ＳＥ，／ＳＥ，ＢＬＥＱおよびプリチャージ電
位ＶＢＬは、図７の周辺回路領域１３内の回路から与え
られる。
【００１９】他のメモリアレイＭＡ２〜ＭＡ１６および
センスアンプ帯ＳＡ３〜ＳＡ１７の構成も、同様であ
る。
センスアンプ帯ＳＡ３〜ＳＡ１７の構成も、同様であ
る。
【００２０】次に、図７〜図１０で示したＤＲＡＭの動
作を簡単に説明する。スタンバイ時においては、信号Ｂ
ＬＩＲ，ＢＬＩＬ，ＢＬＥＱはともに「Ｈ」レベルとな
り、信号ＳＥ，／ＳＥはともに中間レベル（Ｖｃｃ／
２）となっており、ビット線ＢＬ，／ＢＬはプリチャー
ジ電位ＶＢＬにイコライズされている。また、ワード線
ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レ
ベルとなっている。
作を簡単に説明する。スタンバイ時においては、信号Ｂ
ＬＩＲ，ＢＬＩＬ，ＢＬＥＱはともに「Ｈ」レベルとな
り、信号ＳＥ，／ＳＥはともに中間レベル（Ｖｃｃ／
２）となっており、ビット線ＢＬ，／ＢＬはプリチャー
ジ電位ＶＢＬにイコライズされている。また、ワード線
ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レ
ベルとなっている。
【００２１】書込モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられてビ
ット線ＢＬ，／ＢＬのイコライズが停止される。次い
で、行デコーダ１１が、行アドレス信号に応答して、た
とえばメモリアレイＭＡ１を選択し、信号ＢＬＩＲ，Ｂ
ＬＩＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにし
てメモリアレイＭＡ１とセンスアンプ帯ＳＡ１，ＳＡ２
とを結合させる。また、行デコーダ１１は、行アドレス
信号に応じた行のワード線ＷＬを選択レベルの「Ｈ」レ
ベルに立上げ、その行のメモリセルＭＣのＮチャネルＭ
ＯＳトランジスタ２０を導通させる。
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられてビ
ット線ＢＬ，／ＢＬのイコライズが停止される。次い
で、行デコーダ１１が、行アドレス信号に応答して、た
とえばメモリアレイＭＡ１を選択し、信号ＢＬＩＲ，Ｂ
ＬＩＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにし
てメモリアレイＭＡ１とセンスアンプ帯ＳＡ１，ＳＡ２
とを結合させる。また、行デコーダ１１は、行アドレス
信号に応じた行のワード線ＷＬを選択レベルの「Ｈ」レ
ベルに立上げ、その行のメモリセルＭＣのＮチャネルＭ
ＯＳトランジスタ２０を導通させる。
【００２２】次いで、列デコーダ１２が、列アドレス信
号に応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」
レベルに立上げて列選択ゲート３１を導通させる。外部
から与えられた書込データは、データ入出力線対ＩＯ，
／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬ
に与えられる。書込データは、ビット線ＢＬ，／ＢＬ間
の電位差として与えられる。選択されたメモリセルＭＣ
のキャパシタ２１には、ビット線ＢＬまたは／ＢＬの電
位に応じた量の電荷が蓄えられる。
号に応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」
レベルに立上げて列選択ゲート３１を導通させる。外部
から与えられた書込データは、データ入出力線対ＩＯ，
／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬ
に与えられる。書込データは、ビット線ＢＬ，／ＢＬ間
の電位差として与えられる。選択されたメモリセルＭＣ
のキャパシタ２１には、ビット線ＢＬまたは／ＢＬの電
位に応じた量の電荷が蓄えられる。
【００２３】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、
ビット線ＢＬ，／ＢＬのイコライズが停止される。行デ
コーダ２１は、書込モード時と同様にして、たとえばメ
モリアレイＭＡ１を選択し、メモリアレイＭＡ１とセン
スアンプ帯ＳＡ１，ＳＡ２を結合させるとともに、行ア
ドレス信号に対応する行のワード線ＷＬを選択レベルの
「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位
は、活性化されたメモリセルＭＣのキャパシタ２１の電
荷量に応じて微小量だけ変化する。
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、
ビット線ＢＬ，／ＢＬのイコライズが停止される。行デ
コーダ２１は、書込モード時と同様にして、たとえばメ
モリアレイＭＡ１を選択し、メモリアレイＭＡ１とセン
スアンプ帯ＳＡ１，ＳＡ２を結合させるとともに、行ア
ドレス信号に対応する行のワード線ＷＬを選択レベルの
「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位
は、活性化されたメモリセルＭＣのキャパシタ２１の電
荷量に応じて微小量だけ変化する。
【００２４】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ３２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高いと
き、ＭＯＳトランジスタ４５，４８の抵抗値がＭＯＳト
ランジスタ４６，４７の抵抗値よりも小さくなって、ビ
ット線ＢＬの電位が「Ｈ」レベルまで引き上げられ、ビ
ット線／ＢＬの電位が「Ｌ」レベルまで引き下げられ
る。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位
よりも微小量だけ高いとき、ＭＯＳトランジスタ４６，
４７の抵抗値がＭＯＳトランジスタ４５，４８の抵抗値
よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レ
ベルまで引き上げられビット線ＢＬの電位が「Ｌ」レベ
ルまで引き下げられる。
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ３２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高いと
き、ＭＯＳトランジスタ４５，４８の抵抗値がＭＯＳト
ランジスタ４６，４７の抵抗値よりも小さくなって、ビ
ット線ＢＬの電位が「Ｈ」レベルまで引き上げられ、ビ
ット線／ＢＬの電位が「Ｌ」レベルまで引き下げられ
る。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位
よりも微小量だけ高いとき、ＭＯＳトランジスタ４６，
４７の抵抗値がＭＯＳトランジスタ４５，４８の抵抗値
よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レ
ベルまで引き上げられビット線ＢＬの電位が「Ｌ」レベ
ルまで引き下げられる。
【００２５】次いで列デコーダ１２が、列アドレス信号
に対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」レ
ベルに立上げて、その列の列選択ゲート３１を導通させ
る。選択された列のビット線対ＢＬ，／ＢＬのデータ
は、列選択ゲート３１およびデータ信号入出力線対Ｉ
Ｏ，／ＩＯを介して外部に出力される。
に対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」レ
ベルに立上げて、その列の列選択ゲート３１を導通させ
る。選択された列のビット線対ＢＬ，／ＢＬのデータ
は、列選択ゲート３１およびデータ信号入出力線対Ｉ
Ｏ，／ＩＯを介して外部に出力される。
【００２６】図１１は、従来の他のＤＲＡＭの要部を示
す図であって、図８と対比される図である。図１１を参
照して、このＤＲＡＭは、いわゆるクォータピッチセル
配置構造をしている。
す図であって、図８と対比される図である。図１１を参
照して、このＤＲＡＭは、いわゆるクォータピッチセル
配置構造をしている。
【００２７】すなわち、４ｎ＋１番と４ｎ＋３番のビッ
ト線、および４ｎ＋２番と４ｎ＋３番のビット線が、そ
れぞれビット線対ＢＬ，／ＢＬを構成している。４ｎ＋
１番のビット線と、４ｍ＋１および４ｍ＋２番のワード
線との交差部にメモリセル対ＭＣＰが配置される。４ｎ
＋２番のビット線と、４ｍ＋２および４ｍ＋３番のワー
ド線との交差部にメモリセル対ＭＣＰが配置される。４
ｎ＋３番のビット線と、４ｍ＋３および４ｍ＋４番のワ
ード線との交差部にメモリセル対ＭＣＰが配置される。
４ｎ＋４番のビット線と、４ｍ＋４および４ｍ＋５番の
ワード線との交差部にメモリセル対ＭＣＰが配置され
る。
ト線、および４ｎ＋２番と４ｎ＋３番のビット線が、そ
れぞれビット線対ＢＬ，／ＢＬを構成している。４ｎ＋
１番のビット線と、４ｍ＋１および４ｍ＋２番のワード
線との交差部にメモリセル対ＭＣＰが配置される。４ｎ
＋２番のビット線と、４ｍ＋２および４ｍ＋３番のワー
ド線との交差部にメモリセル対ＭＣＰが配置される。４
ｎ＋３番のビット線と、４ｍ＋３および４ｍ＋４番のワ
ード線との交差部にメモリセル対ＭＣＰが配置される。
４ｎ＋４番のビット線と、４ｍ＋４および４ｍ＋５番の
ワード線との交差部にメモリセル対ＭＣＰが配置され
る。
【００２８】４ｎ＋１および４ｎ＋３番のビット線で構
成される奇数番のビット線対ＢＬ，／ＢＬは、それぞれ
センスアンプ帯ＳＡ１内のセンスアンプ＋入出力制御回
路１５に接続される。４ｎ＋２および４ｎ＋４番のビッ
ト線で構成される偶数番のビット線対ＢＬ，／ＢＬは、
それぞれセンスアンプ帯ＳＡ２内のセンスアンプ＋入出
力制御回路１５に接続される。
成される奇数番のビット線対ＢＬ，／ＢＬは、それぞれ
センスアンプ帯ＳＡ１内のセンスアンプ＋入出力制御回
路１５に接続される。４ｎ＋２および４ｎ＋４番のビッ
ト線で構成される偶数番のビット線対ＢＬ，／ＢＬは、
それぞれセンスアンプ帯ＳＡ２内のセンスアンプ＋入出
力制御回路１５に接続される。
【００２９】他の構成および動作は、図７〜図１０で示
したＤＲＡＭと同じであるので、その説明は繰返さな
い。
したＤＲＡＭと同じであるので、その説明は繰返さな
い。
【００３０】なお、クォータピッチセル配置構造では、
図１２に示すように、メモリセルＭＣの横長型のキャパ
シタ２１を９０°回転させた縦長型にしても配置可能で
ある点で、それが不可能であるハーフピッチセル配置構
造よりも有利である。
図１２に示すように、メモリセルＭＣの横長型のキャパ
シタ２１を９０°回転させた縦長型にしても配置可能で
ある点で、それが不可能であるハーフピッチセル配置構
造よりも有利である。
【００３１】さて、このようなＤＲＡＭの信頼性を保証
するため、従来より、各チップを通常の動作条件よりも
高温・高電圧のストレス条件下で長時間（通常数十時
間）ダイナミック動作させて初期不良が生じるのを加速
させ、市場において初期不良を起こす潜在的可能性のあ
るチップをスクリーニングし、そのようなチップを市場
に出荷されないようにするダイナミックバーンインテス
トが一般に行なわれてきた。
するため、従来より、各チップを通常の動作条件よりも
高温・高電圧のストレス条件下で長時間（通常数十時
間）ダイナミック動作させて初期不良が生じるのを加速
させ、市場において初期不良を起こす潜在的可能性のあ
るチップをスクリーニングし、そのようなチップを市場
に出荷されないようにするダイナミックバーンインテス
トが一般に行なわれてきた。
【００３２】従来のバーンインテストでは、図１３に示
すように、太い実線で表わされる１本のワード線ＷＬお
よび１本の列選択線ＣＳＬを行デコーダ１１および列デ
コーダ１２によって選択して、○印で示される１つのメ
モリセルＭＣを選択する。このバーンインテストでは、
行デコーダ１１によって選択されたワード線ＷＬと、そ
れに隣接するワード線ＷＬとの間に電界ストレスが加え
られるが、ワード線ＷＬを１本ずつ選択するので加速効
果が小さい。
すように、太い実線で表わされる１本のワード線ＷＬお
よび１本の列選択線ＣＳＬを行デコーダ１１および列デ
コーダ１２によって選択して、○印で示される１つのメ
モリセルＭＣを選択する。このバーンインテストでは、
行デコーダ１１によって選択されたワード線ＷＬと、そ
れに隣接するワード線ＷＬとの間に電界ストレスが加え
られるが、ワード線ＷＬを１本ずつ選択するので加速効
果が小さい。
【００３３】そこで、奇数番のワード線ＷＬ１，ＷＬ
３，…または偶数番のワード線ＷＬ２，ＷＬ４，…を一
度に選択して加速効果を高める方法が提案された。図１
４および図１５は、そのようなテスト方法を実行するこ
とが可能なＤＲＡＭの要部を示す回路ブロック図であ
る。
３，…または偶数番のワード線ＷＬ２，ＷＬ４，…を一
度に選択して加速効果を高める方法が提案された。図１
４および図１５は、そのようなテスト方法を実行するこ
とが可能なＤＲＡＭの要部を示す回路ブロック図であ
る。
【００３４】図１４および図１５を参照して、このＤＲ
ＡＭでは、行デコーダ１１は、それぞれがワード線ＷＬ
１，ＷＬ２，…に対応して設けられたワードドライバＷ
Ｄ１，ＷＤ２，…を含む。ワードドライバＷＤ１，ＷＤ
２，…の各々は、それぞれ内部信号Ｖ１，Ｖ２，…を反
転および増幅させてワード線ＷＬ１，ＷＬ２，…に与え
るインバータで構成される。
ＡＭでは、行デコーダ１１は、それぞれがワード線ＷＬ
１，ＷＬ２，…に対応して設けられたワードドライバＷ
Ｄ１，ＷＤ２，…を含む。ワードドライバＷＤ１，ＷＤ
２，…の各々は、それぞれ内部信号Ｖ１，Ｖ２，…を反
転および増幅させてワード線ＷＬ１，ＷＬ２，…に与え
るインバータで構成される。
【００３５】すなわち、奇数番のワードドライバＷＤ
１，ＷＤ３，…の各々は、ＰチャネルＭＯＳトランジス
タ６１およびＮチャネルＭＯＳトランジスタ６２を含
む。ＰチャネルＭＯＳトランジスタ６１は、電源電位Ｖ
ｃｃのラインと対応のワード線（たとえばＷＬ１）との
間に接続され、そのゲートは対応の内部信号（たとえば
Ｖ１）を受ける。ＮチャネルＭＯＳトランジスタ６２
は、電源電位ＶＡのラインと対応のワード線（この場合
はＷＬ１）との間に接続され、そのゲートは対応の内部
信号（この場合はＶ１）を受ける。
１，ＷＤ３，…の各々は、ＰチャネルＭＯＳトランジス
タ６１およびＮチャネルＭＯＳトランジスタ６２を含
む。ＰチャネルＭＯＳトランジスタ６１は、電源電位Ｖ
ｃｃのラインと対応のワード線（たとえばＷＬ１）との
間に接続され、そのゲートは対応の内部信号（たとえば
Ｖ１）を受ける。ＮチャネルＭＯＳトランジスタ６２
は、電源電位ＶＡのラインと対応のワード線（この場合
はＷＬ１）との間に接続され、そのゲートは対応の内部
信号（この場合はＶ１）を受ける。
【００３６】偶数番のワードドライバＷＤ２，ＷＤ４，
…の各々は、ＰチャネルＭＯＳトランジスタ６３および
ＮチャネルＭＯＳトランジスタ６４を含む。Ｐチャネル
ＭＯＳトランジスタ６３は、電源電位Ｖｃｃのラインと
対応のワード線（たとえばＷＬ２）との間に接続され、
そのゲートは対応の内部信号（たとえばＶ２）を受け
る。ＮチャネルＭＯＳトランジスタ６４は、電源電位Ｖ
Ｂのラインと対応のワード線（この場合はＷＬ２）との
間に接続され、そのゲートが対応の内部信号（この場合
はＶ２）を受ける。
…の各々は、ＰチャネルＭＯＳトランジスタ６３および
ＮチャネルＭＯＳトランジスタ６４を含む。Ｐチャネル
ＭＯＳトランジスタ６３は、電源電位Ｖｃｃのラインと
対応のワード線（たとえばＷＬ２）との間に接続され、
そのゲートは対応の内部信号（たとえばＶ２）を受け
る。ＮチャネルＭＯＳトランジスタ６４は、電源電位Ｖ
Ｂのラインと対応のワード線（この場合はＷＬ２）との
間に接続され、そのゲートが対応の内部信号（この場合
はＶ２）を受ける。
【００３７】電源電位ＶＡ，ＶＢは、それぞれＶＡ発生
回路６５およびＶＢ発生回路６６で生成される。ＶＡ発
生回路６５は、バーンインテスト信号ＢＩ１が活性化レ
ベルの「Ｈ」レベルになったことに応じて「Ｈ」レベル
（電源電位Ｖｃｃ）を出力し、バーンインテスト信号Ｂ
Ｉ１が非活性化レベルの「Ｌ」レベルになったことに応
じて「Ｌ」レベル（接地電位ＧＮＤ）を出力する。ＶＢ
発生回路６６は、バーンインテスト信号ＢＩ２が活性化
レベルの「Ｈ」レベルになったことに応じて「Ｈ」レベ
ルを出力し、バーンインテスト信号ＢＩ２が活性化レベ
ルの「Ｈ」レベルになったことに応じて「Ｌ」レベルを
出力する。
回路６５およびＶＢ発生回路６６で生成される。ＶＡ発
生回路６５は、バーンインテスト信号ＢＩ１が活性化レ
ベルの「Ｈ」レベルになったことに応じて「Ｈ」レベル
（電源電位Ｖｃｃ）を出力し、バーンインテスト信号Ｂ
Ｉ１が非活性化レベルの「Ｌ」レベルになったことに応
じて「Ｌ」レベル（接地電位ＧＮＤ）を出力する。ＶＢ
発生回路６６は、バーンインテスト信号ＢＩ２が活性化
レベルの「Ｈ」レベルになったことに応じて「Ｈ」レベ
ルを出力し、バーンインテスト信号ＢＩ２が活性化レベ
ルの「Ｈ」レベルになったことに応じて「Ｌ」レベルを
出力する。
【００３８】次に、図１４および図１５で示したＤＲＡ
Ｍの動作について簡単に説明する。スタンバイ時におい
ては、図１６に示すように、バーンインテスト信号ＢＩ
１，ＢＩ２はともに非活性化レベルの「Ｌ」レベルとな
り、電源電位ＶＡ，ＶＢはともに接地電位ＧＮＤとなっ
ている。また、内部信号Ｖ１，Ｖ２，…はすべて「Ｈ」
レベルとなり、ワード線ＷＬ１，ＷＬ２，…はすべて接
地電位ＧＮＤとなっている。
Ｍの動作について簡単に説明する。スタンバイ時におい
ては、図１６に示すように、バーンインテスト信号ＢＩ
１，ＢＩ２はともに非活性化レベルの「Ｌ」レベルとな
り、電源電位ＶＡ，ＶＢはともに接地電位ＧＮＤとなっ
ている。また、内部信号Ｖ１，Ｖ２，…はすべて「Ｈ」
レベルとなり、ワード線ＷＬ１，ＷＬ２，…はすべて接
地電位ＧＮＤとなっている。
【００３９】バーンインテスト時においては、まず、バ
ーンインテスト信号ＢＩ１，ＢＩ２のうちのバーンイン
テスト信号ＢＩ１のみが活性化レベルの「Ｈ」レベルと
なり、電源電位ＶＡ，ＶＢのうちの電源電位ＶＡのみが
「Ｈ」レベルとなる。したがって、奇数番のワード線Ｗ
Ｌ１，ＷＬ３，…が「Ｈ」レベルとなり、偶数番のワー
ド線ＷＬ２，ＷＬ４，…が「Ｌ」レベルとなり、各隣接
する２つのワード線間に電界ストレスが同時に与えられ
る。
ーンインテスト信号ＢＩ１，ＢＩ２のうちのバーンイン
テスト信号ＢＩ１のみが活性化レベルの「Ｈ」レベルと
なり、電源電位ＶＡ，ＶＢのうちの電源電位ＶＡのみが
「Ｈ」レベルとなる。したがって、奇数番のワード線Ｗ
Ｌ１，ＷＬ３，…が「Ｈ」レベルとなり、偶数番のワー
ド線ＷＬ２，ＷＬ４，…が「Ｌ」レベルとなり、各隣接
する２つのワード線間に電界ストレスが同時に与えられ
る。
【００４０】次に、バーンインテスト信号ＢＩ１，ＢＩ
２のうちのバーンインテスト信号ＢＩ２のみが活性化レ
ベルの「Ｈ」レベルとなり、電源電位ＶＡ，ＶＢのうち
の電源電位ＶＢのみが「Ｈ」レベルとなる。したがっ
て、偶数番のワード線ＷＬ２，ＷＬ４，…が「Ｈ」レベ
ルとなり、奇数番のワード線ＷＬ１，ＷＬ３，…が
「Ｌ」レベルとなり、各隣接する２つのワード線間に逆
方向の電界ストレスが同時に与えられる。
２のうちのバーンインテスト信号ＢＩ２のみが活性化レ
ベルの「Ｈ」レベルとなり、電源電位ＶＡ，ＶＢのうち
の電源電位ＶＢのみが「Ｈ」レベルとなる。したがっ
て、偶数番のワード線ＷＬ２，ＷＬ４，…が「Ｈ」レベ
ルとなり、奇数番のワード線ＷＬ１，ＷＬ３，…が
「Ｌ」レベルとなり、各隣接する２つのワード線間に逆
方向の電界ストレスが同時に与えられる。
【００４１】
【発明が解決しようとする課題】しかし、従来のバーン
インテストの加速効果は、十分に満足できるものではな
かった。
インテストの加速効果は、十分に満足できるものではな
かった。
【００４２】それゆえに、この発明の主たる目的は、バ
ーンインテストによって初期不良を十分に加速させるこ
とが可能な半導体記憶装置を提供することである。
ーンインテストによって初期不良を十分に加速させるこ
とが可能な半導体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】請求項１に係る発明は、
テストモードを有する半導体記憶装置であって、メモリ
アレイ、第１のイコライザ、第２のイコライザ、および
第１の電位供給手段を備える。メモリアレイは、行列状
に配列された複数のメモリセルと、各行に対応して設け
られたワード線と、各列に対応して設けられたビット線
対とを含む。第１のイコライザは、各奇数番のビット線
対に対応して設けられ、ビット線イコライズ信号に応答
して、対応のビット線対を第１のノードに接続する。第
２のイコライザは、各偶数番のビット線対に対応して設
けられ、ビット線イコライズ信号に応答して、対応のビ
ット線対を第２のノードに接続する。第１の電位供給手
段は、通常動作時は第１および第２のノードにプリチャ
ージ電位を与え、テストモード時は第１および第２のノ
ードにそれぞれ第１および第２のテスト電位を与える。
テストモードを有する半導体記憶装置であって、メモリ
アレイ、第１のイコライザ、第２のイコライザ、および
第１の電位供給手段を備える。メモリアレイは、行列状
に配列された複数のメモリセルと、各行に対応して設け
られたワード線と、各列に対応して設けられたビット線
対とを含む。第１のイコライザは、各奇数番のビット線
対に対応して設けられ、ビット線イコライズ信号に応答
して、対応のビット線対を第１のノードに接続する。第
２のイコライザは、各偶数番のビット線対に対応して設
けられ、ビット線イコライズ信号に応答して、対応のビ
ット線対を第２のノードに接続する。第１の電位供給手
段は、通常動作時は第１および第２のノードにプリチャ
ージ電位を与え、テストモード時は第１および第２のノ
ードにそれぞれ第１および第２のテスト電位を与える。
【００４４】請求項２に係る発明では、請求項１に係る
発明のメモリアレイの２ｎ＋１（ただし、ｎは０以上の
整数である）および２ｎ＋２番のビット線がビット線対
を構成する。２ｎ＋１番のビット線と４ｍ＋１（ただ
し、ｍは０以上の整数である）および４ｍ＋２番のワー
ド線との各交差部と、２ｎ＋２番のビット線と４ｍ＋３
および４ｍ＋４番のワード線との各交差部とにメモリセ
ルが配置される。
発明のメモリアレイの２ｎ＋１（ただし、ｎは０以上の
整数である）および２ｎ＋２番のビット線がビット線対
を構成する。２ｎ＋１番のビット線と４ｍ＋１（ただ
し、ｍは０以上の整数である）および４ｍ＋２番のワー
ド線との各交差部と、２ｎ＋２番のビット線と４ｍ＋３
および４ｍ＋４番のワード線との各交差部とにメモリセ
ルが配置される。
【００４５】請求項３に係る発明では、請求項１に係る
発明のメモリアレイの４ｎ＋１および４ｎ＋３番のビッ
ト線と、４ｎ＋２および４ｎ＋４番のビット線とがそれ
ぞれビット線対を構成する。４ｎ＋１番のビット線と４
ｍ＋１および４ｍ＋２番のワード線との各交差部と、４
ｎ＋２番のビット線と４ｍ＋２および４ｍ＋３番のワー
ド線との各交差部と、４ｎ＋３番のビット線と４ｍ＋３
および４ｍ＋４番のワード線との各交差部と、４ｎ＋４
番のビット線と４ｍ＋４および４ｍ＋５番のワード線と
の各交差部とにメモリセルが配置される。
発明のメモリアレイの４ｎ＋１および４ｎ＋３番のビッ
ト線と、４ｎ＋２および４ｎ＋４番のビット線とがそれ
ぞれビット線対を構成する。４ｎ＋１番のビット線と４
ｍ＋１および４ｍ＋２番のワード線との各交差部と、４
ｎ＋２番のビット線と４ｍ＋２および４ｍ＋３番のワー
ド線との各交差部と、４ｎ＋３番のビット線と４ｍ＋３
および４ｍ＋４番のワード線との各交差部と、４ｎ＋４
番のビット線と４ｍ＋４および４ｍ＋５番のワード線と
の各交差部とにメモリセルが配置される。
【００４６】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の第１の電位供給手段は、電位発
生手段、第１のパッド、第２のパッド、および切換手段
を含む。電位発生手段は、外部から電源電位および接地
電位を受け、プリチャージ電位を出力する。第１および
第２のパッドは、それぞれが外部から第１および第２の
テスト電位を受ける。切換手段は、通常動作時は第１お
よび第２のノードを電位発生手段の出力ノードに接続
し、テストモード時は第１および第２のノードをそれぞ
れ第１および第２のパッドに接続する。
のいずれかに係る発明の第１の電位供給手段は、電位発
生手段、第１のパッド、第２のパッド、および切換手段
を含む。電位発生手段は、外部から電源電位および接地
電位を受け、プリチャージ電位を出力する。第１および
第２のパッドは、それぞれが外部から第１および第２の
テスト電位を受ける。切換手段は、通常動作時は第１お
よび第２のノードを電位発生手段の出力ノードに接続
し、テストモード時は第１および第２のノードをそれぞ
れ第１および第２のパッドに接続する。
【００４７】請求項５に係る発明では、請求項１から３
のいずれかに係る発明の第１および第２のテスト電位
は、それぞれ外部から与えられる電源電位および接地電
位であり、第１の電位供給手段は、電位発生手段、接続
手段、第１の切換手段、および第２の切換手段を含む。
電位発生手段は、電源電位および接地電位を受け、プリ
チャージ電位を出力する。接続手段は、通常動作時に第
１および第２のノードを電位発生手段の出力ノードに接
続する。第１の切換手段は、テストモード時に電源電位
および接地電位のうちのいずれか一方を第１のノードに
選択的に与える。第２の切換手段は、テストモード時に
電源電位および接地電位のうちのいずれか一方を第２の
ノードに選択的に与える。
のいずれかに係る発明の第１および第２のテスト電位
は、それぞれ外部から与えられる電源電位および接地電
位であり、第１の電位供給手段は、電位発生手段、接続
手段、第１の切換手段、および第２の切換手段を含む。
電位発生手段は、電源電位および接地電位を受け、プリ
チャージ電位を出力する。接続手段は、通常動作時に第
１および第２のノードを電位発生手段の出力ノードに接
続する。第１の切換手段は、テストモード時に電源電位
および接地電位のうちのいずれか一方を第１のノードに
選択的に与える。第２の切換手段は、テストモード時に
電源電位および接地電位のうちのいずれか一方を第２の
ノードに選択的に与える。
【００４８】請求項６に係る発明では、請求項１から５
のいずれかに係る発明に、さらに、行選択手段、第１の
ワードドライバ、第２のワードドライバ、および第２の
電位供給手段が設けられる。行選択手段は、行アドレス
信号に従って、メモリアレイのうちのいずれかのワード
線を選択する。第１のワードドライバは、各奇数番のワ
ード線に対応して設けられ、行選択手段によって対応の
ワード線が選択された場合は対応のワード線を選択電位
のノードに接続して対応のメモリセルを活性化させ、そ
れ以外の場合は対応のワード線を第３のノードに接続す
る。第２のワードドライバは、各偶数番のワード線に対
応して設けられ、行選択手段によって対応のワード線が
選択された場合は対応のワード線を選択電位のノードに
接続して対応のメモリセルを活性化させ、それ以外の場
合は対応のワード線を第４のノードに接続する。第２の
電位供給手段は、通常動作時は第３および第４のノード
に非選択電位を与え、テストモード時は第３および第４
のノードのうちの少なくとも一方に選択電位を与える。
のいずれかに係る発明に、さらに、行選択手段、第１の
ワードドライバ、第２のワードドライバ、および第２の
電位供給手段が設けられる。行選択手段は、行アドレス
信号に従って、メモリアレイのうちのいずれかのワード
線を選択する。第１のワードドライバは、各奇数番のワ
ード線に対応して設けられ、行選択手段によって対応の
ワード線が選択された場合は対応のワード線を選択電位
のノードに接続して対応のメモリセルを活性化させ、そ
れ以外の場合は対応のワード線を第３のノードに接続す
る。第２のワードドライバは、各偶数番のワード線に対
応して設けられ、行選択手段によって対応のワード線が
選択された場合は対応のワード線を選択電位のノードに
接続して対応のメモリセルを活性化させ、それ以外の場
合は対応のワード線を第４のノードに接続する。第２の
電位供給手段は、通常動作時は第３および第４のノード
に非選択電位を与え、テストモード時は第３および第４
のノードのうちの少なくとも一方に選択電位を与える。
【００４９】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭの要部の構成を示す図であって、図８と対比
される図である。
るＤＲＡＭの要部の構成を示す図であって、図８と対比
される図である。
【００５０】図１を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、奇数番のセンスアンプ帯ＳＡ１，
ＳＡ３，…のイコライザ３３のノードＮ６（図８参照）
と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコ
ライザ３３のノードＮ６とが別個に設けられ、それぞれ
に異なるビット線電位ＶＢＬ１，ＶＢＬ２を与えること
が可能となっている点である。
ＲＡＭと異なる点は、奇数番のセンスアンプ帯ＳＡ１，
ＳＡ３，…のイコライザ３３のノードＮ６（図８参照）
と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコ
ライザ３３のノードＮ６とが別個に設けられ、それぞれ
に異なるビット線電位ＶＢＬ１，ＶＢＬ２を与えること
が可能となっている点である。
【００５１】奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，
…のイコライザ３３のノードＮ６は、図２に示すよう
に、ＮチャネルＭＯＳトランジスタ１を介して中間電位
発生回路５の出力ノード５ａに接続されるとともに、Ｎ
チャネルＭＯＳトランジスタ３を介してパッドＰ１に接
続される。偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…
のイコライザ３３のノードＮ６は、ＮチャネルＭＯＳト
ランジスタ２を介して中間電位発生回路５の出力ノード
５ａに接続されるとともに、ＮチャネルＭＯＳトランジ
スタ４を介してパッドＰ２に接続される。中間電位発生
回路５は、電源電位Ｖｃｃと接地電位ＧＮＤを受け、そ
れらの中間電位（プリチャージ電位）Ｖｃｃ／２を出力
する。ＮチャネルＭＯＳトランジスタ１，２のゲートに
は通常動作信号φＮが入力され、ＮチャネルＭＯＳトラ
ンジスタ３，４のゲートにはテスト信号ＴＥが入力され
る。
…のイコライザ３３のノードＮ６は、図２に示すよう
に、ＮチャネルＭＯＳトランジスタ１を介して中間電位
発生回路５の出力ノード５ａに接続されるとともに、Ｎ
チャネルＭＯＳトランジスタ３を介してパッドＰ１に接
続される。偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…
のイコライザ３３のノードＮ６は、ＮチャネルＭＯＳト
ランジスタ２を介して中間電位発生回路５の出力ノード
５ａに接続されるとともに、ＮチャネルＭＯＳトランジ
スタ４を介してパッドＰ２に接続される。中間電位発生
回路５は、電源電位Ｖｃｃと接地電位ＧＮＤを受け、そ
れらの中間電位（プリチャージ電位）Ｖｃｃ／２を出力
する。ＮチャネルＭＯＳトランジスタ１，２のゲートに
は通常動作信号φＮが入力され、ＮチャネルＭＯＳトラ
ンジスタ３，４のゲートにはテスト信号ＴＥが入力され
る。
【００５２】次に、このＤＲＡＭの動作について簡単に
説明する。通常動作時は、通常動作信号φＮが活性化レ
ベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジ
スタ１，２が導通し、テスト信号ＴＥが非活性化レベル
の「Ｌ」レベルとなってＮチャネルＭＯＳトランジスタ
３，４が非導通となる。したがって、奇数番のセンスア
ンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ
６と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイ
コライザ３３のノードＮ６とは、ともに中間電位発生回
路５の出力ノード５ａに接続され、プリチャージ電位Ｖ
ｃｃ／２を受ける。通常動作時の動作は、従来と同様に
行なわれる。
説明する。通常動作時は、通常動作信号φＮが活性化レ
ベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジ
スタ１，２が導通し、テスト信号ＴＥが非活性化レベル
の「Ｌ」レベルとなってＮチャネルＭＯＳトランジスタ
３，４が非導通となる。したがって、奇数番のセンスア
ンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ
６と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイ
コライザ３３のノードＮ６とは、ともに中間電位発生回
路５の出力ノード５ａに接続され、プリチャージ電位Ｖ
ｃｃ／２を受ける。通常動作時の動作は、従来と同様に
行なわれる。
【００５３】バーンインテスト時においては、通常動作
信号φＮが非活性化レベルの「Ｌ」レベルとなってＮチ
ャネルＭＯＳトランジスタ１，２が非導通となり、テス
ト信号ＴＥが活性化レベルの「Ｈ」レベルとなってＮチ
ャネルＭＯＳトランジスタ３，４が導通する。したがっ
て、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコ
ライザ３３のノードＮ６はパッドＰ１に接続され、偶数
番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３
３のノードＮ６はパッドＰ２に接続される。次いで、外
部からパッドＰ１を介して奇数番のセンスアンプ帯ＳＡ
１，ＳＡ３，…のイコライザ３３のノードＮ６に「Ｈ」
レベル（電源電位Ｖｃｃが３．３Ｖの場合は、たとえば
５Ｖ）を与えるとともに、外部からパッドＰ２を介して
偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライ
ザ３３のノードＮ６に「Ｌ」レベル（０Ｖ）を与える。
信号φＮが非活性化レベルの「Ｌ」レベルとなってＮチ
ャネルＭＯＳトランジスタ１，２が非導通となり、テス
ト信号ＴＥが活性化レベルの「Ｈ」レベルとなってＮチ
ャネルＭＯＳトランジスタ３，４が導通する。したがっ
て、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコ
ライザ３３のノードＮ６はパッドＰ１に接続され、偶数
番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３
３のノードＮ６はパッドＰ２に接続される。次いで、外
部からパッドＰ１を介して奇数番のセンスアンプ帯ＳＡ
１，ＳＡ３，…のイコライザ３３のノードＮ６に「Ｈ」
レベル（電源電位Ｖｃｃが３．３Ｖの場合は、たとえば
５Ｖ）を与えるとともに、外部からパッドＰ２を介して
偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライ
ザ３３のノードＮ６に「Ｌ」レベル（０Ｖ）を与える。
【００５４】このとき、図１のビット線の電位は、順に
５Ｖ，５Ｖ，０Ｖ，０Ｖ，５Ｖ，５Ｖ，０Ｖ，０Ｖ，…
となり、２ｎ＋２番のビット線／ＢＬと２ｎ＋３番のビ
ット線ＢＬとの間のすべてに電界ストレスが同時に与え
られる。また、パッドＰ１，Ｐ２にそれぞれ「Ｈ」レベ
ルおよび「Ｈ」レベルを与えれば、逆方向の電界ストレ
スを与えることができる。
５Ｖ，５Ｖ，０Ｖ，０Ｖ，５Ｖ，５Ｖ，０Ｖ，０Ｖ，…
となり、２ｎ＋２番のビット線／ＢＬと２ｎ＋３番のビ
ット線ＢＬとの間のすべてに電界ストレスが同時に与え
られる。また、パッドＰ１，Ｐ２にそれぞれ「Ｈ」レベ
ルおよび「Ｈ」レベルを与えれば、逆方向の電界ストレ
スを与えることができる。
【００５５】また、ビット線電位ＶＢＬ１，ＶＢＬ２を
ともに「Ｈ」レベルにして奇数番のワード線ＷＬ１，Ｗ
Ｌ３，…を選択し、ビット線電位ＶＢＬ１，ＶＢＬ２を
ともに「Ｌ」レベルにして偶数番のワード線ＷＬ２，Ｗ
Ｌ４，…を選択すれば、図１において斜線を施したメモ
リセルＭＣのストレージノードＳＮに「Ｈ」レベルを書
込み、それ以外のメモリセルのストレージノードＳＮに
「Ｌ」レベルを書込むことができる。図１からわかるよ
うに、「Ｈ」レベルが書込まれたメモリセルＭＣと
「Ｌ」レベルが書込まれたメモリセルＭＣとは、市松模
様を構成する。
ともに「Ｈ」レベルにして奇数番のワード線ＷＬ１，Ｗ
Ｌ３，…を選択し、ビット線電位ＶＢＬ１，ＶＢＬ２を
ともに「Ｌ」レベルにして偶数番のワード線ＷＬ２，Ｗ
Ｌ４，…を選択すれば、図１において斜線を施したメモ
リセルＭＣのストレージノードＳＮに「Ｈ」レベルを書
込み、それ以外のメモリセルのストレージノードＳＮに
「Ｌ」レベルを書込むことができる。図１からわかるよ
うに、「Ｈ」レベルが書込まれたメモリセルＭＣと
「Ｌ」レベルが書込まれたメモリセルＭＣとは、市松模
様を構成する。
【００５６】この方法によれば、各隣接するメモリセル
ＭＣ間に電界ストレスを与えることができる。また、ビ
ット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルに
して奇数番のワード線ＷＬ１，ＷＬ３，…を選択し、ビ
ット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルに
して偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれ
ば、電界ストレスの方向を反転させることができる。
ＭＣ間に電界ストレスを与えることができる。また、ビ
ット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルに
して奇数番のワード線ＷＬ１，ＷＬ３，…を選択し、ビ
ット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルに
して偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれ
ば、電界ストレスの方向を反転させることができる。
【００５７】この実施の形態では、隣接する２つのビッ
ト線対に互いに異なるビット線電位ＶＢＬ１，ＶＢＬ２
を与えることができるので、上述の方法によりＤＲＡＭ
チップの初期不良を十分に加速させることができる。し
たがって不良なＤＲＡＭチップを効率よく排除して、Ｄ
ＲＡＭチップの信頼性を確保することができる。
ト線対に互いに異なるビット線電位ＶＢＬ１，ＶＢＬ２
を与えることができるので、上述の方法によりＤＲＡＭ
チップの初期不良を十分に加速させることができる。し
たがって不良なＤＲＡＭチップを効率よく排除して、Ｄ
ＲＡＭチップの信頼性を確保することができる。
【００５８】［実施の形態２］図３は、この発明の実施
の形態２によるＤＲＡＭの要部を示す回路ブロック図で
あって、図２と対比される図である。
の形態２によるＤＲＡＭの要部を示す回路ブロック図で
あって、図２と対比される図である。
【００５９】図３を参照して、このＤＲＡＭが実施の形
態１のＤＲＡＭと異なる点は、ＮチャネルＭＯＳトラン
ジスタ３，４およびパッドＰ１，Ｐ２の代わりに、Ｎチ
ャネルＭＯＳトランジスタ６〜９が設けられている点で
ある。
態１のＤＲＡＭと異なる点は、ＮチャネルＭＯＳトラン
ジスタ３，４およびパッドＰ１，Ｐ２の代わりに、Ｎチ
ャネルＭＯＳトランジスタ６〜９が設けられている点で
ある。
【００６０】ＮチャネルＭＯＳトランジスタ６，７は、
それぞれ電源電位Ｖｃｃのラインおよび接地電位ＧＮＤ
のラインと、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，
…のイコライザ３３のノードＮ６との間に接続され、各
々のゲートはそれぞれテスト信号ＴＥ１，ＴＥ２を受け
る。
それぞれ電源電位Ｖｃｃのラインおよび接地電位ＧＮＤ
のラインと、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，
…のイコライザ３３のノードＮ６との間に接続され、各
々のゲートはそれぞれテスト信号ＴＥ１，ＴＥ２を受け
る。
【００６１】ＮチャネルＭＯＳトランジスタ８，９は、
それぞれ接地電位ＧＮＤのラインおよび電源電位Ｖｃｃ
のラインと、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，
…のイコライザ３３のノードＮ６との間に接続され、各
々のゲートはそれぞれテスト信号ＴＥ３，ＴＥ４を受け
る。
それぞれ接地電位ＧＮＤのラインおよび電源電位Ｖｃｃ
のラインと、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，
…のイコライザ３３のノードＮ６との間に接続され、各
々のゲートはそれぞれテスト信号ＴＥ３，ＴＥ４を受け
る。
【００６２】次に、このＤＲＡＭの動作について簡単に
説明する。通常動作時は、通常動作信号φＮが活性化レ
ベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジ
スタ１，２が導通し、テスト信号ＴＥ１〜ＴＥ４がとも
に非活性化レベルの「Ｌ」レベルとなってＮチャネルＭ
ＯＳトランジスタ６〜９が非導通となる。したがって、
奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライ
ザ３３のノードＮ６と、偶数番のセンスアンプ帯ＳＡ
２，ＳＡ４，…のイコライザ３３のノードＮ６とは、と
もに中間電位発生回路５の出力ノード５ａに接続され、
プリチャージ電位Ｖｃｃ／２を受ける。通常動作時は、
従来と同様に動作する。
説明する。通常動作時は、通常動作信号φＮが活性化レ
ベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジ
スタ１，２が導通し、テスト信号ＴＥ１〜ＴＥ４がとも
に非活性化レベルの「Ｌ」レベルとなってＮチャネルＭ
ＯＳトランジスタ６〜９が非導通となる。したがって、
奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライ
ザ３３のノードＮ６と、偶数番のセンスアンプ帯ＳＡ
２，ＳＡ４，…のイコライザ３３のノードＮ６とは、と
もに中間電位発生回路５の出力ノード５ａに接続され、
プリチャージ電位Ｖｃｃ／２を受ける。通常動作時は、
従来と同様に動作する。
【００６３】バーンインテスト時においては、通常動作
信号φＮが非活性化レベルの「Ｌ」レベルとなってＮチ
ャネルＭＯＳトランジスタ１，２が非導通となり、テス
ト信号ＴＥ１またはＴＥ２が活性化レベルの「Ｈ」レベ
ルとなってＮチャネルＭＯＳトランジスタ６または７が
導通し、テスト信号ＴＥ３またはＴＥ４が活性化レベル
の「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ
８または９が導通する。したがって、奇数番のセンスア
ンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ
６は電源電位Ｖｃｃまたは接地電位ＧＮＤを受け、偶数
番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３
３のノードＮ６は接地電位ＧＮＤまたは電源電位Ｖｃｃ
を受ける。
信号φＮが非活性化レベルの「Ｌ」レベルとなってＮチ
ャネルＭＯＳトランジスタ１，２が非導通となり、テス
ト信号ＴＥ１またはＴＥ２が活性化レベルの「Ｈ」レベ
ルとなってＮチャネルＭＯＳトランジスタ６または７が
導通し、テスト信号ＴＥ３またはＴＥ４が活性化レベル
の「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ
８または９が導通する。したがって、奇数番のセンスア
ンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ
６は電源電位Ｖｃｃまたは接地電位ＧＮＤを受け、偶数
番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３
３のノードＮ６は接地電位ＧＮＤまたは電源電位Ｖｃｃ
を受ける。
【００６４】他の動作は実施の形態１のＤＲＡＭと同様
であるので、その説明は繰返さない。
であるので、その説明は繰返さない。
【００６５】この実施の形態では、実施の形態１と同じ
効果が得られる他、ビット線電位ＶＢＬ１，ＶＢＬ２を
別途与える必要がないので、テスト装置の簡単化が図ら
れる。
効果が得られる他、ビット線電位ＶＢＬ１，ＶＢＬ２を
別途与える必要がないので、テスト装置の簡単化が図ら
れる。
【００６６】［実施の形態３］図４は、この発明の実施
の形態３によるＤＲＡＭの要部を示す図であって、図１
と対比される図である。
の形態３によるＤＲＡＭの要部を示す図であって、図１
と対比される図である。
【００６７】図４を参照して、このＤＲＡＭが実施の形
態１のＤＲＡＭと異なる点は、実施の形態１のメモリア
レイＭＡ１，ＭＡ２，…がハーフピッチセル配置構造で
あるのに対し、この実施の形態のメモリアレイＭＡ１，
ＭＡ２，…がクォータピッチセル配置構造である点であ
る。
態１のＤＲＡＭと異なる点は、実施の形態１のメモリア
レイＭＡ１，ＭＡ２，…がハーフピッチセル配置構造で
あるのに対し、この実施の形態のメモリアレイＭＡ１，
ＭＡ２，…がクォータピッチセル配置構造である点であ
る。
【００６８】次に、このＤＲＡＭのバーンインテスト時
の動作について簡単に説明する。まず、実施の形態１と
同様にして、センスアンプ帯ＳＡ１，ＳＡ２，…のイコ
ライザ３３と中間電位発生回路５と切り離す。
の動作について簡単に説明する。まず、実施の形態１と
同様にして、センスアンプ帯ＳＡ１，ＳＡ２，…のイコ
ライザ３３と中間電位発生回路５と切り離す。
【００６９】次いで、外部からパッドＰ１を介して奇数
番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３
３のノードＮ６に「Ｈ」レベル（電源電位Ｖｃｃが３．
３Ｖの場合は、たとえば５Ｖ）を与えるとともに、外部
からパッドＰ２を介して偶数番のセンスアンプ帯ＳＡ
２，ＳＡ４，…のイコライザ３３のノードＮ６に「Ｌ」
レベル（たとえば０Ｖ）を与える。
番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３
３のノードＮ６に「Ｈ」レベル（電源電位Ｖｃｃが３．
３Ｖの場合は、たとえば５Ｖ）を与えるとともに、外部
からパッドＰ２を介して偶数番のセンスアンプ帯ＳＡ
２，ＳＡ４，…のイコライザ３３のノードＮ６に「Ｌ」
レベル（たとえば０Ｖ）を与える。
【００７０】このとき、図４のビット線ＢＬ，／ＢＬの
電位は、５Ｖ，０Ｖ，５Ｖ，０Ｖ，５Ｖ，０Ｖ，…とな
り、隣接するビット線ＢＬと／ＢＬの間のすべてに電界
ストレスが同時に与えられる。したがって、１つのビッ
ト線対ＢＬ，／ＢＬを構成しているビット線ＢＬと／Ｂ
Ｌの間には電界ストレスが与えられなかった実施の形態
１のＤＲＡＭよりも、初期不良がより効果的に加速され
る。なお、パッドＰ１，Ｐ２にそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルを与えれば、逆方向の電界ストレスを
与えることができる。
電位は、５Ｖ，０Ｖ，５Ｖ，０Ｖ，５Ｖ，０Ｖ，…とな
り、隣接するビット線ＢＬと／ＢＬの間のすべてに電界
ストレスが同時に与えられる。したがって、１つのビッ
ト線対ＢＬ，／ＢＬを構成しているビット線ＢＬと／Ｂ
Ｌの間には電界ストレスが与えられなかった実施の形態
１のＤＲＡＭよりも、初期不良がより効果的に加速され
る。なお、パッドＰ１，Ｐ２にそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルを与えれば、逆方向の電界ストレスを
与えることができる。
【００７１】また、表１に示すように、ビット線電位Ｖ
ＢＬ１，ＶＢＬ２をそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにして奇数番のワード線ＷＬ１，ＷＬ３，…を選
択し、次いでビット線電位ＶＢＬ１，ＶＢＬ２をそれぞ
れ「Ｌ」レベルおよび「Ｈ」レベルにして偶数番のワー
ド線ＷＬ２，ＷＬ４，…を選択すれば、図４において斜
線を施したメモリセルＭＣのストレージノードＳＮに
「Ｈ」レベルを書込み、それ以外のメモリセルＭＣのス
トレージノードＳＮに「Ｌ」レベルを書込むことができ
る。
ＢＬ１，ＶＢＬ２をそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルにして奇数番のワード線ＷＬ１，ＷＬ３，…を選
択し、次いでビット線電位ＶＢＬ１，ＶＢＬ２をそれぞ
れ「Ｌ」レベルおよび「Ｈ」レベルにして偶数番のワー
ド線ＷＬ２，ＷＬ４，…を選択すれば、図４において斜
線を施したメモリセルＭＣのストレージノードＳＮに
「Ｈ」レベルを書込み、それ以外のメモリセルＭＣのス
トレージノードＳＮに「Ｌ」レベルを書込むことができ
る。
【００７２】
【表１】
【００７３】図４からわかるように、「Ｈ」レベルが書
込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメ
モリセルＭＣとは、第１の市松模様を構成する。
込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメ
モリセルＭＣとは、第１の市松模様を構成する。
【００７４】ただし、図４の関係では、各メモリセルＭ
Ｃと、その上、下、右横、左横、右斜め上、および左斜
め下のメモリセルＭＣとの間に電界ストレスを与えるこ
とができるが、各メモリセルＭＣと、その左斜め上およ
び右斜め下のメモリセルＭＣとの間に電界ストレスを与
えることはできない。
Ｃと、その上、下、右横、左横、右斜め上、および左斜
め下のメモリセルＭＣとの間に電界ストレスを与えるこ
とができるが、各メモリセルＭＣと、その左斜め上およ
び右斜め下のメモリセルＭＣとの間に電界ストレスを与
えることはできない。
【００７５】そこで、表２に示すように、ビット線電位
ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルにして奇数番
のワード線ＷＬ１，ＷＬ３，…を選択し、次いでビット
線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルにして
偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれば、図
５において斜線を施したメモリセルＭＣのストレージノ
ードＳＮに「Ｈ」レベルを書込み、それ以外のメモリセ
ルＭＣのストレージノードＳＮに「Ｌ」レベルを書込む
ことができる。
ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルにして奇数番
のワード線ＷＬ１，ＷＬ３，…を選択し、次いでビット
線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルにして
偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれば、図
５において斜線を施したメモリセルＭＣのストレージノ
ードＳＮに「Ｈ」レベルを書込み、それ以外のメモリセ
ルＭＣのストレージノードＳＮに「Ｌ」レベルを書込む
ことができる。
【００７６】
【表２】
【００７７】図４からわかるように、「Ｈ」レベルが書
込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメ
モリセルＭＣとは、前記第１の市松模様と異なる第２の
市松模様を構成する。これにより、各メモリセルＭＣ
と、その左斜め上および右斜め下のメモリセルＭＣとの
間にも電界ストレスを与えることができる。なお、ビッ
ト線電位ＶＢＬ１とＶＢＬ２のレベルを反転させれば、
逆方向の電界ストレスを与えることもできる。
込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメ
モリセルＭＣとは、前記第１の市松模様と異なる第２の
市松模様を構成する。これにより、各メモリセルＭＣ
と、その左斜め上および右斜め下のメモリセルＭＣとの
間にも電界ストレスを与えることができる。なお、ビッ
ト線電位ＶＢＬ１とＶＢＬ２のレベルを反転させれば、
逆方向の電界ストレスを与えることもできる。
【００７８】また、ＤＲＡＭでは、メモリセルＭＣにデ
ータ（「Ｈ」レベルまたは「Ｌ」レベル）を書込んでも
ワード線ＷＬを「Ｌ」レベルに立下げるとメモリセルＭ
Ｃのデータは徐々に失われていく。したがって、メモリ
セルＭＣ間の微小なショートを検出するには、ワード線
ＷＬを「Ｈ」レベルに立上げた状態に保持してメモリセ
ルＭＣ間にスタティックストレス（定常的なストレス）
を与えることが望ましい。
ータ（「Ｈ」レベルまたは「Ｌ」レベル）を書込んでも
ワード線ＷＬを「Ｌ」レベルに立下げるとメモリセルＭ
Ｃのデータは徐々に失われていく。したがって、メモリ
セルＭＣ間の微小なショートを検出するには、ワード線
ＷＬを「Ｈ」レベルに立上げた状態に保持してメモリセ
ルＭＣ間にスタティックストレス（定常的なストレス）
を与えることが望ましい。
【００７９】しかし、図４の状態でワード線ＷＬを
「Ｈ」レベルに立上げた状態に保持しても、奇数番また
は偶数番のワード線ＷＬしか「Ｈ」レベルに保持しない
ので、各メモリセルＭＣとそれに隣接する６つのメモリ
セルＭＣのうちの２つのメモリセルＭＣとの間にしかス
タティックストレスを与えることができない。また図５
でワード線ＷＬを「Ｈ」レベルに立上げた状態に保持し
ても、奇数番または偶数番のワード線ＷＬしか「Ｈ」レ
ベルに保持せず、かつ「Ｈ」レベルに保持したワード線
ＷＬに対応するメモリセルＭＣのデータが同じであるの
で、メモリセルＭＣ間にスタティックストレスを与える
ことはできない。
「Ｈ」レベルに立上げた状態に保持しても、奇数番また
は偶数番のワード線ＷＬしか「Ｈ」レベルに保持しない
ので、各メモリセルＭＣとそれに隣接する６つのメモリ
セルＭＣのうちの２つのメモリセルＭＣとの間にしかス
タティックストレスを与えることができない。また図５
でワード線ＷＬを「Ｈ」レベルに立上げた状態に保持し
ても、奇数番または偶数番のワード線ＷＬしか「Ｈ」レ
ベルに保持せず、かつ「Ｈ」レベルに保持したワード線
ＷＬに対応するメモリセルＭＣのデータが同じであるの
で、メモリセルＭＣ間にスタティックストレスを与える
ことはできない。
【００８０】そこで、図６に示すように、ビット線電位
ＶＢＬ１，ＶＢＬ２をそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにしてすべてのワード線ＷＬを「Ｈ」レベ
ルに保持する。図６からわかるように、「Ｈ」レベルが
与えられるメモリセルＭＣ（斜線が施されたメモリセル
ＭＣ）と「Ｌ」レベルが与えられるメモリセルＭＣと
は、第３の市松模様を構成する。これにより、各メモリ
セルＭＣと、それに隣接する４つのメモリセルＭＣとの
間にスタティックストレスを与えることができる。な
お、ビット線電位をＶＢＬ１とＶＢＬ２のレベルを反転
させれば、逆方向のスタティックストレスを与えること
ができる。
ＶＢＬ１，ＶＢＬ２をそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにしてすべてのワード線ＷＬを「Ｈ」レベ
ルに保持する。図６からわかるように、「Ｈ」レベルが
与えられるメモリセルＭＣ（斜線が施されたメモリセル
ＭＣ）と「Ｌ」レベルが与えられるメモリセルＭＣと
は、第３の市松模様を構成する。これにより、各メモリ
セルＭＣと、それに隣接する４つのメモリセルＭＣとの
間にスタティックストレスを与えることができる。な
お、ビット線電位をＶＢＬ１とＶＢＬ２のレベルを反転
させれば、逆方向のスタティックストレスを与えること
ができる。
【００８１】この実施の形態でも、実施の形態１と同
様、ＤＲＡＭチップの初期不良を十分に加速させること
ができ、不良なＤＲＡＭチップを効率よく排除すること
ができる。
様、ＤＲＡＭチップの初期不良を十分に加速させること
ができ、不良なＤＲＡＭチップを効率よく排除すること
ができる。
【００８２】
【発明の効果】以上のように、請求項１に係る発明で
は、各奇数番のビット線対に対応して設けられる第１の
イコライザのビット線電位入力用の第１のノードと、各
偶数番のビット線対に対応して設けられる第２のイコラ
イザのビット線電位入力用の第２のノードとを別個に設
け、テストモード時は第１の電位供給手段によって第１
および第２のノードにそれぞれ第１および第２のテスト
電位を与える。したがって、各隣接する２つのビット線
対間に電界ストレスを同時に与えることができ、半導体
記憶装置に初期不良が生じるのを十分に加速させること
ができる。よって、初期不良を起こす半導体記憶装置を
効率よく排除することができ、半導体記憶装置の信頼性
を確保することができる。
は、各奇数番のビット線対に対応して設けられる第１の
イコライザのビット線電位入力用の第１のノードと、各
偶数番のビット線対に対応して設けられる第２のイコラ
イザのビット線電位入力用の第２のノードとを別個に設
け、テストモード時は第１の電位供給手段によって第１
および第２のノードにそれぞれ第１および第２のテスト
電位を与える。したがって、各隣接する２つのビット線
対間に電界ストレスを同時に与えることができ、半導体
記憶装置に初期不良が生じるのを十分に加速させること
ができる。よって、初期不良を起こす半導体記憶装置を
効率よく排除することができ、半導体記憶装置の信頼性
を確保することができる。
【００８３】請求項２に係る発明では、請求項１に係る
発明のメモリアレイは、ハーフピッチセル配置構造であ
る。この場合は、２ｎ＋２番のビット線と２ｎ＋３番の
ビット線との間に電界ストレスを与えることができる。
発明のメモリアレイは、ハーフピッチセル配置構造であ
る。この場合は、２ｎ＋２番のビット線と２ｎ＋３番の
ビット線との間に電界ストレスを与えることができる。
【００８４】請求項３に係る発明では、請求項１に係る
発明のメモリアレイは、クォータピッチセル配置構造で
ある。この場合は、隣接するビット線間に電界ストレス
を与えることができる。
発明のメモリアレイは、クォータピッチセル配置構造で
ある。この場合は、隣接するビット線間に電界ストレス
を与えることができる。
【００８５】請求項４に係る発明では、請求項１から３
のいずれかに係る発明の第１の電位供給手段は、それぞ
れ第１および第２のテスト電位を受ける第１および第２
のパッドと、テストモード時に第１および第２のノード
をそれぞれ第１および第２のパッドに接続する切換手段
とを含む。この場合は、任意のテスト電位を容易に印加
できる。
のいずれかに係る発明の第１の電位供給手段は、それぞ
れ第１および第２のテスト電位を受ける第１および第２
のパッドと、テストモード時に第１および第２のノード
をそれぞれ第１および第２のパッドに接続する切換手段
とを含む。この場合は、任意のテスト電位を容易に印加
できる。
【００８６】請求項５に係る発明では、請求項１から３
のいずれかに係る発明の第１および第２のテスト電位は
それぞれ電源電位および接地電位であり、第１の電位供
給手段は、テストモード時に電源電位または接地電位を
第１のノードに選択的に与える第１の切換手段と、テス
トモード時に電源電位または接地電位を第２のノードに
選択的に与える第２の切換手段とを含む。この場合は、
電源電位および接地電位のみを半導体記憶装置に供給す
れば足り、第１および第２のテスト電位を別途与える必
要がない。
のいずれかに係る発明の第１および第２のテスト電位は
それぞれ電源電位および接地電位であり、第１の電位供
給手段は、テストモード時に電源電位または接地電位を
第１のノードに選択的に与える第１の切換手段と、テス
トモード時に電源電位または接地電位を第２のノードに
選択的に与える第２の切換手段とを含む。この場合は、
電源電位および接地電位のみを半導体記憶装置に供給す
れば足り、第１および第２のテスト電位を別途与える必
要がない。
【００８７】請求項６に係る発明では、請求項１から５
のいずれかに係る発明に、さらに、奇数番のワード線に
対して設けられ、テストモード時は対応のワード線を第
３のノードに接続する第１のワードドライバと、各偶数
番のワード線に対応して設けられ、テストモード時は対
応のワード線を第４のノードに接続する第２のワードド
ライバと、テストモード時は第３および第４のノードの
うちのいずれか一方に選択電位を与え、他方に非選択電
位を与える第２の電位供給手段とが設けられる。この場
合は、隣接する２つのメモリセルのうちの一方のメモリ
セルに第１のテスト電位を書込むとともに他方のメモリ
セルに第２のテスト電位を書込むことができ、隣接する
２つのメモリセル間に電界ストレスを与えることができ
る。
のいずれかに係る発明に、さらに、奇数番のワード線に
対して設けられ、テストモード時は対応のワード線を第
３のノードに接続する第１のワードドライバと、各偶数
番のワード線に対応して設けられ、テストモード時は対
応のワード線を第４のノードに接続する第２のワードド
ライバと、テストモード時は第３および第４のノードの
うちのいずれか一方に選択電位を与え、他方に非選択電
位を与える第２の電位供給手段とが設けられる。この場
合は、隣接する２つのメモリセルのうちの一方のメモリ
セルに第１のテスト電位を書込むとともに他方のメモリ
セルに第２のテスト電位を書込むことができ、隣接する
２つのメモリセル間に電界ストレスを与えることができ
る。
【図１】 この発明の実施の形態１によるＤＲＡＭのメ
モリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２
の構成を示す回路ブロック図である。
モリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２
の構成を示す回路ブロック図である。
【図２】 図１に示したセンスアンプ帯ＳＡ１，ＳＡ２
にビット線電位ＶＢＬ１，ＶＢＬ２を供給するための回
路の構成を示す回路ブロック図である。
にビット線電位ＶＢＬ１，ＶＢＬ２を供給するための回
路の構成を示す回路ブロック図である。
【図３】 この発明の実施の形態２によるＤＲＡＭのビ
ット線電位ＶＢＬ１，ＶＢＬ２を供給するための回路の
構成を示す回路ブロック図である。
ット線電位ＶＢＬ１，ＶＢＬ２を供給するための回路の
構成を示す回路ブロック図である。
【図４】 この発明の実施の形態３によるＤＲＡＭのメ
モリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２
の構成およびその動作を説明するための回路ブロック図
である。
モリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２
の構成およびその動作を説明するための回路ブロック図
である。
【図５】 図４に示したメモリアレイＭＡ１およびセン
スアンプ帯ＳＡ１，ＳＡ２の他の動作を説明するための
回路ブロック図である。
スアンプ帯ＳＡ１，ＳＡ２の他の動作を説明するための
回路ブロック図である。
【図６】 図４に示したメモリアレイＭＡ１およびセン
スアンプ帯ＳＡ１，ＳＡ２のさらに他の動作を説明する
ための回路ブロック図である。
スアンプ帯ＳＡ１，ＳＡ２のさらに他の動作を説明する
ための回路ブロック図である。
【図７】 従来のＤＲＡＭのチップレイアウトを示す図
である。
である。
【図８】 図７に示したＤＲＡＭのメモリアレイＭＡ１
およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路
ブロック図である。
およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路
ブロック図である。
【図９】 図８に示したメモリセル対ＭＣＰの構成を示
す図である。
す図である。
【図１０】 図８に示したセンスアンプ＋入出力制御回
路１５の構成を示す回路図である。
路１５の構成を示す回路図である。
【図１１】 従来の他のＤＲＡＭのメモリアレイＭＡ１
およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路
ブロック図である。
およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路
ブロック図である。
【図１２】 図１１に示したＤＲＡＭの改良例を示す回
路ブロック図である。
路ブロック図である。
【図１３】 従来のＤＲＡＭのバーンインテスト方法お
よびその問題点を説明するための図である。
よびその問題点を説明するための図である。
【図１４】 従来の他のバーンインテスト方法を説明す
るための回路図である。
るための回路図である。
【図１５】 図１４に示した電源電位ＶＡ，ＶＢを説明
するためのブロック図である。
するためのブロック図である。
【図１６】 図１４および図１５で示した回路の動作を
示すタイムチャートである。
示すタイムチャートである。
１〜４，６〜９，２０，４１〜４４，４７〜５３，６
２，６４ ＮチャネルＭＯＳトランジスタ、５ 中間電
位発生回路、１０ メモリマット、１１ 行デコーダ、
１２ 列デコーダ、１３ 周辺回路領域、１５ センス
アンプ＋入出力制御回路、２１ キャパシタ、２２ ｐ
型シリコン基板、２３ａ〜２３ｃ ｎ+ 型ソース／ドレ
イン領域、２４，２６ 導電層、２５ 絶縁層、３０，
３４ 転送ゲート、３１ 列選択ゲート、３２ センス
アンプ、３３ イコライザ、６１，６３ ＰチャネルＭ
ＯＳトランジスタ、６５ ＶＡ発生回路、６６ ＶＢ発
生回路、ＭＡ メモリアレイ、ＳＡ センスアンプ帯、
ＭＣＰ メモリセル対、ＭＣメモリセル、ＷＬ ワード
線、ＢＬ，／ＢＬ ビット線対、ＩＯ，／ＩＯ データ
信号入出力線対、ＷＤ ワードドライバ、Ｐ パッド。
２，６４ ＮチャネルＭＯＳトランジスタ、５ 中間電
位発生回路、１０ メモリマット、１１ 行デコーダ、
１２ 列デコーダ、１３ 周辺回路領域、１５ センス
アンプ＋入出力制御回路、２１ キャパシタ、２２ ｐ
型シリコン基板、２３ａ〜２３ｃ ｎ+ 型ソース／ドレ
イン領域、２４，２６ 導電層、２５ 絶縁層、３０，
３４ 転送ゲート、３１ 列選択ゲート、３２ センス
アンプ、３３ イコライザ、６１，６３ ＰチャネルＭ
ＯＳトランジスタ、６５ ＶＡ発生回路、６６ ＶＢ発
生回路、ＭＡ メモリアレイ、ＳＡ センスアンプ帯、
ＭＣＰ メモリセル対、ＭＣメモリセル、ＷＬ ワード
線、ＢＬ，／ＢＬ ビット線対、ＩＯ，／ＩＯ データ
信号入出力線対、ＷＤ ワードドライバ、Ｐ パッド。
Claims (6)
- 【請求項１】 テストモードを有する半導体記憶装置で
あって、 行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、 各奇数番のビット線対に対応して設けられ、ビット線イ
コライズ信号に応答して、対応のビット線対を第１のノ
ードに接続する第１のイコライザ、 各偶数番のビット線対に対応して設けられ、前記ビット
線イコライズ信号に応答して、対応のビット線対を第２
のノードに接続する第２のイコライザ、および通常動作
時は前記第１および第２のノードにプリチャージ電位を
与え、前記テストモード時は前記第１および第２のノー
ドにそれぞれ第１および第２のテスト電位を与える第１
の電位供給手段を備える、半導体記憶装置。 - 【請求項２】 前記メモリアレイの２ｎ＋１（ただし、
ｎは０以上の整数である）および２ｎ＋２番のビット線
が前記ビット線対を構成し、 前記２ｎ＋１番のビット線と４ｍ＋１（ただし、ｍは０
以上の整数である）および４ｍ＋２番のワード線との各
交差部と、前記２ｎ＋２番のビット線と４ｍ＋３および
４ｍ＋４番のワード線との各交差部とに前記メモリセル
が配置される、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記メモリアレイの４ｎ＋１および４ｎ
＋３番のビット線と、４ｎ＋２および４ｎ＋４番のビッ
ト線とがそれぞれ前記ビット線対を構成し、 前記４ｎ＋１番のビット線と４ｍ＋１および４ｍ＋２番
のワード線との各交差部と、前記４ｎ＋２番のビット線
と４ｍ＋２および４ｍ＋３番のワード線との各交差部
と、前記４ｎ＋３番のビット線と４ｍ＋３および４ｍ＋
４番のワード線との各交差部と、前記４ｎ＋４番のビッ
ト線と４ｍ＋４および４ｍ＋５番のワード線との各交差
部とに前記メモリセルが配置される、請求項１に記載の
半導体記憶装置。 - 【請求項４】 前記第１の電位供給手段は、 外部から電源電位および接地電位を受け、前記プリチャ
ージ電位を出力する電位発生手段、 それぞれが外部から前記第１および第２のテスト電位を
受ける第１および第２のパッド、および前記通常動作時
は前記第１および第２のノードを前記電位発生手段の出
力ノードに接続し、前記テストモード時は前記第１およ
び第２のノードをそれぞれ前記第１および第２のパッド
に接続する切換手段を含む、請求項１から請求項３のい
ずれかに記載の半導体記憶装置。 - 【請求項５】 前記第１および第２のテスト電位は、そ
れぞれ外部から与えられる電源電位および接地電位であ
り、 前記第１の電位供給手段は、 前記電源電位および接地電位を受け、前記プリチャージ
電位を出力する電位発生手段、 前記通常動作時に前記第１および第２のノードを前記電
位発生手段の出力ノードに接続する接続手段、 前記テストモード時に前記電源電位および接地電位のう
ちのいずれか一方を前記第１のノードに選択的に与える
第１の切換手段、および前記テストモード時に前記電源
電位および接地電位のうちのいずれか一方を前記第２の
ノードに選択的に与える第２の切換手段を含む、請求項
１から請求項３のいずれかに記載の半導体記憶装置。 - 【請求項６】 さらに、行アドレス信号に従って、前記
メモリアレイのうちのいずれかのワード線を選択する行
選択手段、 各奇数番のワード線に対応して設けられ、前記行選択手
段によって対応のワード線が選択された場合は対応のワ
ード線を選択電位のノードに接続して対応のメモリセル
を活性化させ、それ以外の場合は対応のワード線を第３
のノードに接続する第１のワードドライバ、 各偶数番のワード線に対応して設けられ、前記行選択手
段によって対応のワード線が選択された場合は対応のワ
ード線を前記選択電位のノードに接続して対応のメモリ
セルを活性化させ、それ以外の場合は対応のワード線を
第４のノードに接続する第２のワードドライバ、および
前記通常動作時は前記第３および第４のノードに非選択
電位を与え、前記テストモード時は前記第３および第４
のノードのうちの少なくとも一方に前記選択電位を与え
る第２の電位供給手段を備える、請求項１から請求項５
のいずれかに記載の半導体記憶装置。
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|---|---|---|---|
| JP15219697A JP3863968B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
| TW086113562A TW353177B (en) | 1997-06-10 | 1997-09-18 | Semiconductor memory device |
| US08/985,219 US5995427A (en) | 1997-06-10 | 1997-12-04 | Semiconductor memory device having test mode |
| KR1019970069934A KR100267828B1 (ko) | 1997-06-10 | 1997-12-17 | 반도체 기억 장치 |
| DE19757889A DE19757889A1 (de) | 1997-06-10 | 1997-12-24 | Halbleiterspeichereinrichtung mit Testmodus |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15219697A JP3863968B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10340598A true JPH10340598A (ja) | 1998-12-22 |
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ID=15535168
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|---|---|---|---|
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| JP (1) | JP3863968B2 (ja) |
| KR (1) | KR100267828B1 (ja) |
| DE (1) | DE19757889A1 (ja) |
| TW (1) | TW353177B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001143497A (ja) * | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体記憶装置 |
| US6297999B2 (en) | 2000-02-18 | 2001-10-02 | Fujitsu Limited | Semiconductor memory device and method for setting stress voltage |
| JP2002230998A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003059294A (ja) * | 2001-08-13 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6735133B1 (en) | 2002-11-14 | 2004-05-11 | Renesas Technology Corp. | Semiconductor memory circuit having normal operation mode and burn-in test mode |
| US7200059B2 (en) | 2005-06-27 | 2007-04-03 | Fujitsu Limited | Semiconductor memory and burn-in test method of semiconductor memory |
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|---|---|---|---|---|
| JP2001202796A (ja) * | 2000-01-21 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4727785B2 (ja) * | 2000-01-26 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体記憶装置及び半導体記憶装置のワード線欠陥検出方法 |
| DE10043218C2 (de) | 2000-09-01 | 2003-04-24 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Alterungsbeschleunigung bei einem MRAM |
| US6909648B2 (en) | 2002-03-19 | 2005-06-21 | Broadcom Corporation | Burn in system and method for improved memory reliability |
| JP2004178725A (ja) * | 2002-11-28 | 2004-06-24 | Renesas Technology Corp | 半導体記憶装置 |
| KR100771853B1 (ko) * | 2006-01-24 | 2007-11-01 | 삼성전자주식회사 | 번인 테스트시 동일 워드라인의 셀에 각각 다른 데이터를기록할 수 있는 반도체 메모리 장치 |
| FR2972838B1 (fr) * | 2011-03-18 | 2013-04-12 | Soitec Silicon On Insulator | Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local |
| US9865360B2 (en) * | 2015-10-22 | 2018-01-09 | Sandisk Technologies Llc | Burn-in memory testing |
| CN116564397B (zh) * | 2023-07-07 | 2023-11-14 | 长鑫存储技术有限公司 | 存储器老化测试方法 |
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|---|---|---|---|---|
| KR0127263B1 (ko) * | 1993-02-23 | 1997-12-29 | 사토 후미오 | 반도체 집적회로 |
| US5469393A (en) * | 1993-09-15 | 1995-11-21 | Micron Semiconductor, Inc. | Circuit and method for decreasing the cell margin during a test mode |
| JP3710845B2 (ja) * | 1995-06-21 | 2005-10-26 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
| JPH10106286A (ja) * | 1996-09-24 | 1998-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびそのテスト方法 |
| JP3241280B2 (ja) * | 1996-11-19 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
-
1997
- 1997-06-10 JP JP15219697A patent/JP3863968B2/ja not_active Expired - Fee Related
- 1997-09-18 TW TW086113562A patent/TW353177B/zh not_active IP Right Cessation
- 1997-12-04 US US08/985,219 patent/US5995427A/en not_active Expired - Fee Related
- 1997-12-17 KR KR1019970069934A patent/KR100267828B1/ko not_active Expired - Fee Related
- 1997-12-24 DE DE19757889A patent/DE19757889A1/de not_active Withdrawn
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