JPH07296593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 マスクＲＯＭの面積効率を上げる。 【構成】 初回アクセス時のみ共用パッド２０４から先
頭アドレスを入力し、後は内部のカウンタ２１２でアド
レスを変化させる。データ出力は共用パッド２０４にて
行う。 【効果】 アドレス入力とデータ出力のための配線を共
用することで配線数を大幅に減らす。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大容量マスクＲＯＭ等
の半導体記憶装置に関する。

【０００２】

【従来の技術】従来、最も集積度の高い第１の従来例の
半導体記憶装置としてのマスクＲＯＭ（半導体メモリ）
の場合、１６メガビットのものが量産され、３２メガビ
ットのものについてはサンプルが完成した段階であっ
て、６４メガビットのものは本願出願時点で未だ開発途
中である。なお、大容量の記憶装置としてはＣＤＲＯＭ
（第２の従来例）があるが、該ＣＤＲＯＭの場合、マス
クＲＯＭに比べてデータアクセススピードが遅いという
欠点がある。また、ＣＤＲＯＭのドライバとしてモータ
等の機構がシステム内に必要となるため、システム全体
が大型化してしまう。これに伴って、システムの価格が
高くつき、また、モータ等の精度が悪くなると、データ
アクセス自体の信頼性もマスクＲＯＭに比べて低下する
といった問題もある。かかる欠点を考慮すると、ＣＤＲ
ＯＭの代替としてマスクＲＯＭの採用を考えるのが望ま
しい。

【０００３】図１１に第１の従来例の半導体記憶装置の
メモリセルブロック構成の概略を示す。第１の従来例の
半導体記憶装置は、高速化を目的として、メモリセルア
レイ５１の内部を複数個のメモリセルアレイブロック５
２〜５５に分割している。このため、各メモリセルアレ
イブロック５２〜５５に対応するメモリセルアレイブロ
ック選択回路５６を設置している。また、第１の従来例
において１６メガビット以上の半導体記憶装置について
は、高速化を目的として、図１２の如く、複数個のメモ
リセルアレイ５１を並置し、これに伴って各メモリセル
アレイ５１についてワード線デコード回路６１を設置し
ていた。

【０００４】図１３は第１の従来例の半導体記憶装置の
ブロック構成を示す図である。図１３中の６２はワード
線プリデコード回路、６３はビット線デコード回路、６
４はビット線プリデコード回路、６５はセンス回路であ
る。また、図１４は第１の従来例の半導体記憶装置の入
出力ピンの構成を示す図である。図１４中の７１はメモ
リセルアレイ５１およびセンス回路６５等の周辺回路を
備えるチップ、Ａ０〜Ａ２１はアドレス入力ピン、Ｄ０
〜Ｄ１５はデータ出力ピン、バーＯＥはアウトプットイ
ネーブル信号入力用ピン、バーＣＥはチップイネーブル
信号入力用ピン、Ｖｃｃは電源供給ピン、ＧＮＤはグラ
ンド接続ピンである。

【０００５】第１の従来例の半導体記憶装置の動作時に
は、図１５の如く、バーＣＥへ入力されるチップイネー
ブル信号がＬになると、アドレス入力ピンＡ０〜Ａ２１
にアドレス入力信号として入力されたアドレス情報にし
たがってワード線およびビット線が選択され、メモリセ
ルアレイ中のいずれかのメモリセルがアクセスされる。
そして、アクセスされたメモリセルのデータは、バーＯ
Ｅへ入力されるアウトプットイネーブル信号がＬになっ
た少し後に、データ出力ピンＤ０〜Ｄ１５から出力され
る。

【０００６】

【発明が解決しようとする課題】上記した第１の従来例
および第２の従来例のマスクＲＯＭと、前述のＣＤＲＯ
Ｍの特質をまとめると、次のようになる。

【０００７】・マスクＲＯＭ（第１の従来例）の場合…
高速ではあるが、価格が高価となる。

【０００８】・ＣＤＲＯＭ（第２の従来例）の場合…安
価で大容量であるが、スピードが遅い。また、システム
を構成した場合にシステム全体が大型化する。さらに、
ＣＤＲＯＭのドライブシステムが高価である。

【０００９】このことから、上記のようにＣＤＲＯＭの
代替としてマスクＲＯＭの採用を考える場合、一個のメ
モリセルアレイ５１の容量がＣＤＲＯＭに比べて小さい
ため、同等の機能を有せしめるためには、図１３に示し
たように多くのメモリセルアレイ５１を要する。その結
果コストが高くつくといった問題があった。したがっ
て、ＣＤＲＯＭの欠点を補おうとしてマスクＲＯＭを採
用しようとしても、価格が高くなる。したがって、マス
クＲＯＭでＣＤＲＯＭの置き換えを実現する上では、低
価格のマスクＲＯＭ方式の半導体メモリを実現する必要
がある。言い替えると、マスクＲＯＭ方式の半導体メモ
リのチップ面積の縮小が不可欠である。

【００１０】本発明は、上記課題に鑑み、ＣＤＲＯＭの
代替として、面積効率がよく比較的安価なマスクＲＯＭ
（半導体メモリ）等の記憶素子を用いた半導体記憶装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、複数個のメモリセルが配列されるメモ
リセルアレイと、該メモリセルアレイにアクセスするた
めにアドレス指定を行うアドレス指定手段と、該アドレ
ス指定手段にてアドレス指定されたメモリセルのデータ
を外部へ出力するデータ出力手段と、外部からの前記ア
ドレス情報の入力と前記メモリセルのデータの外部への
出力とを行うための外部接続用共用パッドとを備え、前
記アドレス指定手段は、連続した複数アクセスにおける
初回アクセス時に外部からのアドレス情報を取り込むア
ドレス入力回路と、該アドレス入力回路で取り込んだア
ドレス情報を受けて該アドレス情報に対応するアドレス
指定を行う初回アドレス指定部と、連続した複数アクセ
スにおける二回目以降のアクセス時に、外部からのタイ
ミング信号を受け、該タイミング信号に同期してアドレ
スを変化させるアドレス変化部とを備え、前記データ出
力手段は、前記共用パッドから前記アドレス情報が前記
入力回路によって取り込まれた後に、前記アドレス指定
手段にて指定されたアドレスに対応する前記メモリセル
のデータを所定のタイミングで前記共用パッドに与える
機能を有する。

【００１２】本発明の請求項２に係る課題解決手段は、
前記アドレス変化部は、前記初回アドレス指定部で指定
されたアドレスを前記タイミング信号のタイミングにし
たがって“１”ずつ加算または減算しアドレス指定を行
うカウンタを含む。

【００１３】本発明の請求項３に係る課題解決手段は、
前記メモリセルアレイは、複数個の前記メモリセルが複
数列かつ複数行に配列されてなり、該メモリセルアレイ
に、前記メモリセルアレイの列方向のアドレスを特定す
る第１のデコード回路と、前記メモリセルアレイの行方
向のアドレスを特定する第２のデコード回路とが設けら
れ、前記カウンタは、加算または減算したデータのうち
の下位ビットデータを出力する下位ビット部と、加算ま
たは減算したデータのうちの上位ビットデータを出力す
る上位ビット部とからなり、前記下位ビット部は、第１
のデコード回路および第２のデコード回路のうちいずれ
か一方に接続され、前記上位ビット部は、第１のデコー
ド回路および第２のデコード回路のうち他方に接続され
る。

【００１４】本発明の請求項４に係る課題解決手段は、
前記半導体装置において、前記アドレス変化部にてアド
レスを変化させる際の前記タイミング信号と、前記デー
タ出力手段にて前記メモリセルのデータを前記共用パッ
ドに与える前記所定のタイミングの信号とを兼ね備える
制御信号が外部より入力される。

【００１５】

【作用】本発明請求項１に係る半導体記憶装置では、ア
ドレス入力用パッドとデータ出力用パッドを共用パッド
としているので、半導体記憶装置のパッド数を飛躍的に
低減できる。そうすると、当該共用パッドに接続される
ボンディングワイヤ、リードフレームおよび外部接続ピ
ン等の個数をも同様に低減でき、全体としての面積効率
を飛躍的に向上できる。

【００１６】本発明請求項２に係る半導体記憶装置で
は、アドレス変化部として、アドレスを“１”ずつ加算
または減算するカウンタを含んでいるので、簡単な構成
でアドレスを推移できる。

【００１７】本発明請求項３に係る半導体記憶装置で
は、加算または減算したデータのうち下位ビットデータ
を下位ビット部で第１のデコード回路および第２のデコ
ード回路のうちいずれか一方に出力し、上位ビットデー
タを上位ビット部で第１のデコード回路および第２のデ
コード回路のうち他方に出力しているので、比較的単純
な動作で初回アクセス時にアドレスを任意に指定でき、
その分制御が容易になり、アドレス推移時間も短縮でき
る。

【００１８】本発明請求項４に係る半導体記憶装置で
は、アドレス変化部にてアドレスを変化させる際のタイ
ミング信号と、データ出力手段にてメモリセルのデータ
を共用パッドに与える所定のタイミングとを、一個の制
御信号を用いて制御しているので、これらのタイミング
の入力を単一にすることにより端子数を軽減し小型化を
達成すると同時に、アドレスを変化した後にデータを出
力するといった動作の順序の誤りを防止できる。

【００１９】

【実施例】

［第１の実施例］ ＜構成＞図１は本発明の第１の実施例の半導体記憶装置
を示す回路ブロック図である。本実施例の半導体記憶装
置は、例えば６４メガビットのマスクＲＯＭ装置であっ
て、図１の如く、複数個のメモリセルが配列されるメモ
リセルアレイ２０１と、該メモリセルアレイ２０１にア
クセスするためにアドレス指定を行うアドレス指定手段
２０２（アドレスラッチ回路）と、該アドレス指定手段
２０２にてアドレス指定されたメモリセルのデータを外
部へ出力するデータ出力手段２０３と、初回アクセス時
に外部から前記アドレス情報（先頭アドレス）を入力し
かつその後のデータ出力時に外部へデータ出力を行うた
めの外部接続用共用パッド（ＣＡＤ）２０４と、ＡＬＥ
Ｈ信号（アドレスラッチイネーブルハイ信号）、ＡＬＥ
Ｌ信号（アドレスラッチイネーブルロー信号）およびリ
ード（バーＲＤ）信号が入力される３本の入力ピンとを
備える。このうち、リード（バーＲＤ）信号は前記アド
レスカウンタ２１２にてアドレスを変化させる際のタイ
ミング信号として機能すると同時に、前記データ出力手
段２０３にて前記メモリセルアレイ２０１のデータを前
記共用パッド２０４に与える前記所定のタイミングとし
て機能する。

【００２０】前記各メモリセルアレイ２０１は、例えば
２¹³本のワード線と、２¹³本のビット線と、これらの交
点に形成される夫々複数個のメモリセルを備えるもので
ある。図２中の２０５はワード線デコード回路（第１の
デコード回路）、２０６はワード線プリデコード回路、
２０７はビット線デコード回路（第２のデコード回
路）、２０８は出力の電位振幅を増幅するセンス回路で
ある。ここで、上記したワード線およびビット線の本数
から、前記ワード線デコード回路２０５のためのアドレ
スは１３本、前記ビット線デコード回路２０７のための
アドレスは９本となる。

【００２１】前記アドレス指定手段２０２（アドレスラ
ッチ回路）は、初回アクセス時に外部からのアドレス情
報（先頭アドレス）を受けて該アドレス情報に対応する
アドレス指定を行うアドレスレジスタ２１１（初回アド
レス指定部）と、前記先頭アドレスを受けると共に次回
以降のアクセス時に外部からのタイミング信号を受け前
記初回アクセス時に外部からのアドレス情報によってア
ドレス指定されたアドレスを前記タイミング信号のタイ
ミングにしたがって“１”ずつ加算（インクリメント）
しアドレス指定を行うアドレスカウンタ２１２（アドレ
ス変化部）と、前記アドレスレジスタ２１１へバッファ
入力する第１のバッファ回路２１３（アドレス入力回
路）と、前記アドレスカウンタ２１２へバッファ入力す
る第２のバッファ回路２１４（アドレス入力回路）とを
備える。

【００２２】前記アドレスレジスタ２１１は、例えば１
６ビット（ｂｉｔ０〜ｂｉｔ１５）構成のフリップフロ
ップであり、外部から印加されるＴＴＬレベルの前記Ａ
ＬＥＨ信号を一個のインバータ２１５を通して受信す
る。これにより、該アドレスレジスタ２１１には、前記
ＡＬＥＨ信号の立ち下がりクロックで前記共用パッド２
０４からのデータが入力される。ここで、該アドレスレ
ジスタ２１１の１６ビット出力データのうち、下位６ビ
ットは前記ワード線デコード回路２０５に入力される。
なお、本実施例では、該アドレスレジスタ２１１の上位
１０ビットの出力は使用されない。ただし、さらに大容
量のマスクＲＯＭにあってはかかる出力データを使用す
るのが望ましい。

【００２３】前記アドレスカウンタ２１２は例えば１６
ビット（ｂｉｔ０〜ｂｉｔ１５）の入力端子を有する２
進アップカウンタ（１ビット加算器）であって、該アド
レスカウンタ２１２の１６ビットのデータ入力端子は、
前記共用パッド２０４に接続されている。また、該アド
レスカウンタ２１２のクロック入力端子は、一個のイン
バータ２１６および一個のＡＮＤ回路２１７からなるク
ロック入力回路２１８に接続される。なお、前記クロッ
ク入力回路２１８の前記インバータ２１６は、外部から
印加されるＴＴＬレベルの前記ＡＬＥＬ信号を受け、該
信号を反転させて出力する。また、前記クロック入力回
路２１８の前記ＡＮＤ回路２１７は二個の入力端子を有
し、一方の入力端子には外部から印加されるリード（バ
ーＲＤ）信号が入力され、他方の入力端子には前記イン
バータ２１６からの出力信号が入力される。これによ
り、該アドレスカウンタ２１２には、前記ＡＬＥＬ信号
の立ち下がりクロックで前記共用パッド２０４からのデ
ータが入力され、前記リード（バーＲＤ）信号の立ち下
がりクロックでデータがカウントアップ（インクリメン
ト）される。該アドレスカウンタ２１２の１６ビットの
出力のうち、下位９ビットを出力する部分（下位ビット
部）からのデータ（下位９ビットデータ）は前記ビット
線デコード回路２０７に送信され、上位７ビットを出力
する部分（上位ビット部）からのデータ（上位７ビット
データ）は前記ワード線デコード回路２０５に送信され
るよう夫々接続される。ここで、インクリメントしたデ
ータの変化は、主として、前記ビット線デコード回路２
０７への下位９ビットデータの変化として反映される
が、当該９ビットデータの全ビットが“１”になると、
前記ワード線デコード回路２０５への上位７ビットデー
タが“１”だけインクリメントされ、前記下位９ビット
データの全ビットは“０”になる。このことは、あるワ
ード線に対応する行のメモリセルが最終まで読み出され
た後は、次のワード線に対応する行のメモリセルが読み
出されることを意味している。

【００２４】前記第１のバッファ回路２１３は、前記共
用パッド２０４から受信したデータを、外部から印加さ
れるＴＴＬレベルのＡＬＥＨ信号に同期したタイミング
で前記アドレスレジスタ２１１に適した信号に変換する
もので、前記アドレスレジスタ２１１のビット数に対応
した１６個のインバータから構成され、各インバータは
前記ＡＬＥＨ信号によって前記共用パッド２０４からの
信号をバッファ信号に変換して前記アドレスレジスタ２
１１に伝達する。

【００２５】前記第２のバッファ回路２１４は、前記共
用パッド２０４から受信したデータを、外部から印加さ
れるＴＴＬレベルの前記ＡＬＥＬ信号に同期したタイミ
ングで前記アドレスカウンタ２１２に適した信号に変換
するもので、前記アドレスカウンタ２１２のビット数に
対応した１６個のインバータから構成され、各インバー
タは前記ＡＬＥＬ信号によって前記共用パッド２０４か
らの信号をバッファ信号に変換して前記アドレスカウン
タ２１２に伝達する。

【００２６】前記データ出力手段２０３は、前記センス
回路２０８の各１６個の出力端子に夫々接続され前記リ
ード（バーＲＤ）信号がＨｉｇｈのときにのみ出力信号
を出力するバッファ２２１（トライステートバッファ）
と、該各バッファ２２１からの出力信号に対応してＨｉ
ｇｈとＬｏｗの間で切り換わる（すなわち、各バッファ
２２１からの出力信号をラッチする）ラッチ回路２２２
と、前記リード（バーＲＤ）信号がＬｏｗになったとき
に前記各ラッチ回路２２２からの信号を前記共用パッド
２０４へ出力する出力バッファ回路２２３と、前記出力
バッファ回路２２３のトリガとなるインバータ２２４と
を備える。かかる構成により、前記バッファ２２１がデ
ータを前記ラッチ回路２２２へ出力する動作中は前記出
力バッファ回路２２３は出力動作を停止し、逆に前記出
力バッファ回路２２３が前記ラッチ回路２２２からのデ
ータを出力する動作中は前記バッファ２２１の出力動作
は停止するよう構成される。

【００２７】前記共用パッド２０４（ＣＡＤ）は、図３
の如く、１６ビットのアドレス（ＨｉｇｈおよびＬｏｗ
の組み合わせ）の入力、および１６ビットのデータ出力
を行うためのものであり、１６個のパッド２０４ａ〜２
０４ｐを有している。該共用パッド２０４の各パッド２
０４ａ〜２０４ｐは、前記第１のバッファ回路２１３を
介して前記アドレスレジスタ２１１に接続され、前記第
２のバッファ回路２１４を介して前記アドレスカウンタ
２１２に接続されるとともに、前記データ出力手段２０
３の前記各出力バッファ回路２２３に接続される。

【００２８】なお、図１に示した回路は図４のように１
個のチップ２３１として集積される。図４中のＣＥはチ
ップイネーブル信号、Ｖｃｃは電源（例えば約３．３
Ｖ）、ＧＮＤはグランドであり、これらは図１では便宜
上省略されている。また、ＡＤ０，ＡＤ１，…，ＡＤ１
５は前記共用パッド２０４の１６個の端子としてのＩ／
Ｏピンである。図４の如く、本実施例では、共用パッド
２０４として、初回アクセス時のアドレス入力ピンと、
その後のデータ出力ピンとを共用しているので、これら
のピン配置、および当該ピンとチップ２３１とを接続す
るリードフレーム等の個数を半減でき、半導体記憶装置
全体として大幅な面積低減を実現できる。

【００２９】＜動作＞上記構成の半導体記憶装置の動作
を説明する。ここでは、所定のセクター内での連続読み
出し（アドレスインクリメント）をセクター内アクセ
ス、連続読み出しの先頭アドレスデータの読み出しをセ
クターアクセスと称す。また、図５に示すように、アド
レスセットアップ時間をｔＡＳ（最小１５ｎｓ）、アド
レスホールド時間をｔＡＨ（最小５ｎｓ）、ＡＬＥＬ信
号からリード（バーＲＤ）信号までのレイテンシー時間
（セクタ順次アクセス時間）をｔＬ（最小２μｓ）、セ
クター内リードサイクル時間をｔＣＹＣ（最小４００ｎ
ｓ）、リード（バーＲＤ）信号アクセス時間をｔＲＤ
（最大７０ｎｓ）とする。

【００３０】そして、図６に示したタイミングチャート
のように、まず初回アクセス時においてＡＬＥＨ信号を
入力し、続いてＡＬＥＬ信号を入力すると、アドレスレ
ジスタ２１１は、ＡＬＥＨ信号の立ち下がりクロックで
共用パッド２０４からの先頭アドレスデータが入力さ
れ、また、アドレスカウンタ２１２は、ＡＬＥＬ信号の
立ち下がりクロックで前記共用パッド２０４からの先頭
アドレスデータが入力される。そして、アドレスレジス
タ２１１の１６ビット出力データのうちの下位６ビット
と、アドレスカウンタ２１２の１６ビットの出力のうち
上位７ビットは、前記ワード線デコード回路２０５に送
信される。また、アドレスカウンタ２１２の下位９ビッ
トはビット線デコード回路２０７に送信される。ワード
線デコード回路２０５は、受信した合計１３ビットのア
ドレスデータからメモリセルアレイ２０１のワード線を
特定し、また、ビット線デコード回路２０７は、受信し
た９ビットのアドレスデータからメモリセルアレイ２０
１のビット線を特定する。このようにして、初回アクセ
ス時の先頭アドレスが指定される。

【００３１】そして、図６の如く、レイテンシー時間ｔ
Ｌの経過後、リード（バーＲＤ）信号がＬｏｗになる
と、メモリセルアレイ２０１内でアクセスされたメモリ
セルのデータが、センス回路２０８およびデータ出力手
段２０３を通じて共用パッド２０４へ出力される。

【００３２】かかるデータ出力手段２０３の出力動作
は、次の通りである。まず、リード（バーＲＤ）信号
が、前記出力バッファ回路２２３のトリガとなるインバ
ータ２２４とバッファ２２１に送信される。そして、リ
ード（バーＲＤ）信号がＨｉｇｈのときバッファ２２１
によってセンス回路２０８の出力データがラッチ回路２
２２にラッチされる。このとき、出力バッファ回路２２
３は、共用パッド２０４にデータを出力しない（高イン
ピーダンス状態）。逆に、リード（バーＲＤ）信号がＬ
ｏｗのときは、センス回路２０８とラッチ回路２２２は
電気的に切り離される。このとき、出力バッファ回路２
２３から共用パッド２０４にデータが出力される。

【００３３】このように、センス回路２０８の出力が直
接共用パッド２０４と電気的に接続されないので、チッ
プ内部でアドレスデータが変化して出力データが確定す
るまでの間の誤った出力データが、共用パッド２０４か
ら出力されることがなく、本実施例の半導体記憶装置で
は、特別なタイミング制御を行わなくても誤動作が発生
しない。これに対して、第１の従来例の半導体記憶装置
において本実施例と同様の機能を持たせるためには、本
実施例のラッチ回路２２２をフリップフロップ回路のよ
うな比較的複雑な回路で構成する必要があるので、回路
規模が大きくなり、したがって、チップサイズも大きく
なる。また、上述のように、センス回路２０８の出力が
直接共用パッド２０４と電気的に接続されないので、従
来の出力回路の構成で考慮しなければならないグランド
バウンズの問題が発生しないので、出力回路の構成が従
来より簡単になり、チップサイズを小さくできる。

【００３４】また、上述の出力動作のうち、リード（バ
ーＲＤ）信号の立ち下がり時に、アドレスカウンタ２１
２はリード（バーＲＤ）信号に同期してデータを“１”
だけカウントアップ（インクリメント）する。そして、
インクリメントされたアドレスについて、次にリード
（バーＲＤ）信号がＬｏｗになった時点で当該アドレス
に対応するメモリセルのデータを読み出す。以後、リー
ド（バーＲＤ）信号がＬｏｗになるたびにデータが順次
読み出される。この読みだしのサイクル（セクター内リ
ードサイクル）時間ｔＣＹＣは、図５示すように最小４
００ｎｓであり、レイテンシー時間（セクタ順次アクセ
ス時間）ｔＬに比べて極めて高速である。ここで、例え
ば２５６ワード（５１２バイト）を１セクタとする場
合、図６中のＴαのように読み出しがセクタをまたぐ場
合には、レイテンシー時間（セクタ順次アクセス時間）
ｔＬのサイクル時間が必要である。これは、アドレスカ
ウンタの上位ビットをワード線のデコードに使っている
ため、ワード線がデコードされ、立ち上がるのにかかる
時間を待たなければならないからである。これに対し
て、Ｔβのようにセクタ内で順次読み出す場合では、ビ
ット線のデコードだけしか変化しない。すなわち、ワー
ド線は固定した状態である。したがって、高速のアクセ
ス（セクター内リードサイクル時間ｔＣＹＣ）を実現で
きる。

【００３５】このようにチップサイズを可及的に小さく
抑えながら、セクター内リードサイクル時間ｔＣＹＣ＝
４００ｎｓの高速なシーケンシャルアクセスを実現でき
る。図７は、第２の従来例のＣＤＲＯＭと本実施例の半
導体記憶装置（マスクＲＯＭ）のセクターアクセス（Ｔ
α）およびセクター内アクセス（Ｔβ）の夫々のスピー
ドを比較したものである。図７中のＣＡＳＥ１は第２の
従来例のＣＤＲＯＭの場合、ＣＡＳＥ２は本実施例の半
導体記憶装置（マスクＲＯＭ）の場合を示している。本
実施例では、第２の従来例に比較して２０倍以上のアク
セスピードを達成できる。なお、本実施例では、第１の
従来例において高速化を目的としたブロック分割の分割
数、またはワード線デコード回路の配置数を軽減して
も、図７の如く、第２の従来例に比較して２０倍以上の
アクセススピードを達成できる。このことから、メモリ
セルアレイ２０１内部の面積を低減し小型化できる。

【００３６】［第２の実施例］ ＜構成＞図８は、本発明の第２の実施例の半導体記憶装
置を示す図である。本実施例の半導体記憶装置は、アク
セスすべきメモリセルのアドレスを指定するアドレス指
定手段（２０２）について、初回アクセス時にアドレス
指定を行う初回アドレス指定部としては、第１の実施例
のアドレスレジスタ２１１と同様の例えば１３ビット構
成のアドレスレジスタを用いているが、次回以降のアク
セス時にアドレスを変化させて指定するアドレス変化部
として、クロック（ＣＬＫ）信号の受信ごとにシフト動
作を行うシフトレジスタを用いている。ここで、本実施
例のメモリセルアレイ２０１の構成は、図２に示した第
１の実施例と類似しているが、図２中のビット線デコー
ド回路２０７として、前記アドレス変化部としての前記
シフトレジスタを用いている。そして、第１の実施例で
説明したアドレスカウンタ２１２および第２のバッファ
回路２１４（図１参照）は本実施例では省略されてい
る。また、第１の実施例で説明した初回アドレス指定部
（アドレスレジスタ２１１）の出力ビット数は、例えば
ワード線の個数が１３本である場合は１３ビットとさ
れ、かかる１３ビットのデータはワード線デコード回路
２０５にのみ伝送される。その他の構成は第１の実施例
と同様であり、特に初回アドレス指定部（アドレスレジ
スタ２１１）とデータ出力手段２０３のいずれもが共用
パッド２０４に接続される点は第１の実施例で説明した
通りである。図９は本実施例のチップ２３１を示す図で
ある。図９において、ＣＬＫはクロック信号、バーＲｅ
ｓｅｔはリセット信号、バーＯＥはアウトプットイネー
ブル信号であり、他は第１の実施例と同様の機能を有す
る部材であり同一の符号を付している。

【００３７】＜動作＞上記構成の半導体記憶装置の動作
を説明する。まず、初回アクセス時に、図９中の如く、
ＡＤ０〜ＡＤ１５を通じてアドレスデータを入力すると
同時にリセット（バーＲｅｓｅｔ）信号を入力する。そ
うすると、図２に示した第１の実施例と同様、初回アド
レス指定部（アドレスレジスタ２１１）にてアドレス指
定を行い、ワード線デコード回路（２０５）にて指定さ
れたワード線を特定する。このとき、前記リセット信号
によってシフトレジスタで構成されるビット線デコード
回路２０７は最下位ビットを指定する。そして、チップ
２３１にクロック（ＣＬＫ）信号が入力されると、かか
るクロック（ＣＬＫ）信号に同期して、ビット線デコー
ド回路２０７の出力が横方向にシフトする。そして、メ
モリセルアレイ２０１のビット線を横方向に順次セレク
トしてデータを読み込む。このときのタイミングチャー
トを図１０に示す。この場合、共用パッド２０４として
アドレス入力とデータ出力のパッドおよび該パッドに接
続されるリードフレーム並びにピンの個数を大幅に軽減
できる。具体的には、例えば６４メガビットのメモリの
入出力ピンを考える場合、第１の従来例では図１４のよ
うにＡ０〜Ａ２１（２２ピン），Ｄ０〜Ｄ１５（１６ピ
ン）の３８ピン（他の制御ピンを含めて４２ピン）が必
要であったのに対し、本実施例では、アドレス入力ピン
とデータ出力ピンの個数の多い方分だけピン数を設定す
ればよい。しかも、本実施例のチップ２３１として、セ
クター数８キロセクター、セクター内５１２ワードとす
ると、アドレス入力ピンは１３ピンで済む。したがっ
て、アドレス入力とデータ出力の共用ピンとしては、図
９の如く、データ出力ピンとして必要な１６ピンに対応
する分だけで足りることになる。これらのことから、第
１の従来例の半導体記憶装置（４２ピン）に比べて、半
導体記憶装置全体として大幅な面積低減を実現できる。
しかも、第１の実施例に比べて、アドレスカウンタ２１
２および第２のバッファ回路２１４を省略できる。ま
た、第１の実施例と比較してビット線デコード回路をよ
り簡単なシフトレジスタで構成できる。

【００３８】［変形例］第１の実施例のカウンタは、タ
イミング（クロック）信号のタイミングにしたがって
“１”ずつ加算するよう構成していたが、減算するよう
構成してもよい。

【００３９】

【発明の効果】本発明請求項１によると、アドレス入力
用パッドとデータ出力用パッドを共用パッドとして共用
しているので、半導体記憶装置のパッド数を飛躍的に低
減できる。そうすると、当該共用パッドに接続されるボ
ンディングワイヤ、リードフレームおよび外部接続ピン
等の個数をも同様に低減でき、全体としての面積効率を
飛躍的に向上できるという効果がある。

【００４０】本発明請求項２によると、アドレス変化部
として、アドレスを“１”ずつ加算または減算するカウ
ンタを含んでいるので、簡単な構成でアドレスを推移で
きるという効果がある。

【００４１】本発明請求項３によると、加算または減算
したデータのうち下位ビットデータを下位ビット部で第
１のデコード回路および第２のデコード回路のうちいず
れか一方に出力し、上位ビットデータを上位ビット部で
第１のデコード回路および第２のデコード回路のうち他
方に出力しているので、比較的単純な動作で初回アクセ
ス時にアドレスを任意に指定でき、その分制御が容易に
なり、アドレス推移時間も短縮できるという効果があ
る。

【００４２】本発明請求項４によると、アドレス変化部
にてアドレスを変化させる際のタイミング信号と、デー
タ出力手段にてメモリセルのデータを共用パッドに与え
る所定のタイミングとを、一個の制御信号を用いて制御
しているので、これらのタイミングの入力を単一にする
ことにより端子数を軽減し小型化を達成すると同時に、
アドレスを変化した後にデータを出力するといった動作
の順序の誤りを防止できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置を示す
図である。

【図２】本発明の第１の実施例の半導体記憶装置のメモ
リセルアレイを示す図である。

【図３】本発明の第１の実施例の半導体記憶装置のチッ
プの入出力ピンの構成を示す図である。

【図４】本発明の第１の実施例の半導体記憶装置のチッ
プの入出力ピンの構成を示す図である。

【図５】本発明の第１の実施例の半導体記憶装置の各種
動作時間の記号、具体的数値例、および単位を示す図で
ある。

【図６】本発明の第１の実施例の半導体記憶装置の動作
を示すタイミングチャートである。

【図７】第１の実施例と第２の従来例の処理速度を比較
した結果を示す図である。

【図８】本発明の第２の実施例の半導体記憶装置を示す
図である。

【図９】本発明の第２の実施例の半導体記憶装置のチッ
プの入出力ピンの構成を示す図である。

【図１０】本発明の第２の実施例の半導体記憶装置の動
作を示すタイミングチャートである。

【図１１】第１の従来例の半導体記憶装置のメモリセル
ブロックの概略を示すレイアウト図である。

【図１２】第１の従来例の半導体記憶装置のメモリセル
の概略を示すレイアウト図である。

【図１３】第１の従来例の半導体記憶装置の該略を示す
ブロック構成図である。

【図１４】第１の従来例の半導体記憶装置のチップの入
出力ピンの構成を示す図である。

【図１５】第１の従来例の各部の信号を示すタイミング
チャートである。

【符号の説明】

２０１ メモリセルアレイ ２０２ アドレス指定手段 ２０３ データ出力手段 ２０４ 共用パッド ２０５ ワード線デコード回路 ２０７ ビット線デコード回路 ２０８ センス回路 ２１１ アドレスレジスタ ２１２ アドレスカウンタ ２１３ 第１のバッファ回路 ２１４ 第２のバッファ回路 ２１５ インバータ ２１６ インバータ ２１７ ＡＮＤ回路 ２１８ クロック入力回路 ２３１ チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 肥川 哲士 大阪府吹田市江坂町１丁目12番38号 江坂 ソリトンビル 株式会社メガチップス内 (72)発明者 澤田 孝司 大阪府吹田市江坂町１丁目12番38号 江坂 ソリトンビル 株式会社メガチップス内 (72)発明者 トム ダン−シン イウ アメリカ合衆国 カリフォルニア州 ミル ピタス ロスポジトス ドライブ 793 (72)発明者 フ−ロン ニー アメリカ合衆国 カリフォルニア州 サン ノゼ カードザコート 3425

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルが配列されるメモリ
   セルアレイと、 該メモリセルアレイにアクセスするためにアドレス指定
   を行うアドレス指定手段と、 該アドレス指定手段にてアドレス指定されたメモリセル
   のデータを外部へ出力するデータ出力手段と、 外部からの前記アドレス情報の入力と前記メモリセルの
   データの外部への出力とを行うための外部接続用共用パ
   ッドとを備え、 前記アドレス指定手段は、 連続した複数アクセスにおける初回アクセス時に外部か
   らのアドレス情報を取り込むアドレス入力回路と、 該アドレス入力回路で取り込んだアドレス情報を受けて
   該アドレス情報に対応するアドレス指定を行う初回アド
   レス指定部と、 連続した複数アクセスにおける二回目以降のアクセス時
   に、外部からのタイミング信号を受け、該タイミング信
   号に同期してアドレスを変化させるアドレス変化部とを
   備え、 前記データ出力手段は、前記共用パッドから前記アドレ
   ス情報が前記入力回路によって取り込まれた後に、前記
   アドレス指定手段にて指定されたアドレスに対応する前
   記メモリセルのデータを所定のタイミングで前記共用パ
   ッドに与える機能を有する半導体記憶装置。
2. 【請求項２】 前記アドレス変化部は、前記初回アドレ
   ス指定部で指定されたアドレスを前記タイミング信号の
   タイミングにしたがって“１”ずつ加算または減算しア
   ドレス指定を行うカウンタを含む、請求項１記載の半導
   体記憶装置。
3. 【請求項３】 前記メモリセルアレイは、複数個の前記
   メモリセルが複数列かつ複数行に配列されてなり、該メ
   モリセルアレイに、前記メモリセルアレイの列方向のア
   ドレスを特定する第１のデコード回路と、前記メモリセ
   ルアレイの行方向のアドレスを特定する第２のデコード
   回路とが設けられ、 前記カウンタは、加算または減算したデータのうちの下
   位ビットデータを出力する下位ビット部と、加算または
   減算したデータのうちの上位ビットデータを出力する上
   位ビット部とからなり、 前記下位ビット部は、第１のデコード回路および第２の
   デコード回路のうちいずれか一方に接続され、 前記上位ビット部は、第１のデコード回路および第２の
   デコード回路のうち他方に接続される、請求項２記載の
   半導体記憶装置。
4. 【請求項４】 前記半導体装置において、前記アドレス
   変化部にてアドレスを変化させる際の前記タイミング信
   号と、前記データ出力手段にて前記メモリセルのデータ
   を前記共用パッドに与える前記所定のタイミングの信号
   とを兼ね備える制御信号が外部より入力される、請求項
   １記載の半導体記憶装置。