JPH07297187A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07297187A JPH07297187A JP6084228A JP8422894A JPH07297187A JP H07297187 A JPH07297187 A JP H07297187A JP 6084228 A JP6084228 A JP 6084228A JP 8422894 A JP8422894 A JP 8422894A JP H07297187 A JPH07297187 A JP H07297187A
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- nitride film
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- Drying Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜を平坦化し、かつ金属配線の腐蝕を
防止する。 【構成】下層配線２上の層間絶縁膜として、シリコン酸
化膜３とシリコン窒化膜４を形成し、次でシリコン窒化
膜４の残膜が２００ｎｍ以上残る範囲で研磨し、シリコ
ン窒化膜４を平坦化する。次で全面を洗浄し、さらにシ
リコン酸化膜とシリコン窒化膜のエッチングレートが等
しいドライエッチング条件でエッチバックしてシリコン
窒化膜４を完全に除去する。
防止する。 【構成】下層配線２上の層間絶縁膜として、シリコン酸
化膜３とシリコン窒化膜４を形成し、次でシリコン窒化
膜４の残膜が２００ｎｍ以上残る範囲で研磨し、シリコ
ン窒化膜４を平坦化する。次で全面を洗浄し、さらにシ
リコン酸化膜とシリコン窒化膜のエッチングレートが等
しいドライエッチング条件でエッチバックしてシリコン
窒化膜４を完全に除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に層間絶縁膜の平坦化方法に関する。
関し、特に層間絶縁膜の平坦化方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子間
を接続する配線は多層化が図られてきている。多層配線
を形成する場合、下層配線による段差が上層配線の断線
等に影響するため、層間絶縁膜の平坦化が重要となって
いる。層間絶縁膜を平坦化する為に下層配線上にＰＳＧ
膜やＢＰＳＧ膜を形成したのち９００〜１１００℃で加
熱し、これらの絶縁膜をリフローさせる方法が一般的に
用いられている。
を接続する配線は多層化が図られてきている。多層配線
を形成する場合、下層配線による段差が上層配線の断線
等に影響するため、層間絶縁膜の平坦化が重要となって
いる。層間絶縁膜を平坦化する為に下層配線上にＰＳＧ
膜やＢＰＳＧ膜を形成したのち９００〜１１００℃で加
熱し、これらの絶縁膜をリフローさせる方法が一般的に
用いられている。
【０００３】しかしながら、ＰＳＧ膜等をリフローさせ
て平坦化する方法でも層間絶縁膜の表面は完全に平坦化
されない為、積層される配線の数が多くなるにつれ上層
配線に段切れが発生することになる。
て平坦化する方法でも層間絶縁膜の表面は完全に平坦化
されない為、積層される配線の数が多くなるにつれ上層
配線に段切れが発生することになる。
【０００４】層間絶縁膜の表面を完全に平坦化する方法
として、機械的研磨方法（以下ＭＰ法という）を用いる
ことが、例えば特開平１−２１６５３７号公報に記載さ
れている。以下図３の断面図を用いて説明する。
として、機械的研磨方法（以下ＭＰ法という）を用いる
ことが、例えば特開平１−２１６５３７号公報に記載さ
れている。以下図３の断面図を用いて説明する。
【０００５】まず図３（ａ）に示すように、半導体基板
１０上にゲート酸化膜１１を形成したのちパターニング
したポリシリコン膜１２を形成する。次に全面に層間絶
縁膜としてＣＶＤ法により酸化膜（以下ＣＶＤ酸化膜と
いう）を１μｍの厚さに形成したのち熱処理してリフロ
ーさせ、更にＣＶＤ酸化膜１４を２μｍの厚さに形成し
てリフローさせる。
１０上にゲート酸化膜１１を形成したのちパターニング
したポリシリコン膜１２を形成する。次に全面に層間絶
縁膜としてＣＶＤ法により酸化膜（以下ＣＶＤ酸化膜と
いう）を１μｍの厚さに形成したのち熱処理してリフロ
ーさせ、更にＣＶＤ酸化膜１４を２μｍの厚さに形成し
てリフローさせる。
【０００６】次に図３（ｂ）に示すように、回転式研削
カッターを用いるＭＰ法によりＣＶＤ酸化膜１４を約
１．５μｍ削り取ることにより、表面が滑らかで完全に
平坦化された層間絶縁膜が得られる。
カッターを用いるＭＰ法によりＣＶＤ酸化膜１４を約
１．５μｍ削り取ることにより、表面が滑らかで完全に
平坦化された層間絶縁膜が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、ＭＰ法
によるこの従来の層間絶縁膜の平坦化法では層間絶縁膜
として多数のピンホールを有するＣＶＤ酸化膜を用いて
いる為、この方法を多層金属配線構造の層間絶縁膜に適
用した場合、平坦化プロセスでウェーハ表面に付着した
汚染及びパーティクルを除去する為のウェット洗浄プロ
セスで用いる薬品が極端に制約される。即ち、アルミ配
線上の層間絶縁膜にＣＶＤ酸化膜を形成した場合、汚染
及びパーティクル除去に有効な加熱したＮＨ4 ＯＨ＋Ｈ
2 Ｏ2 混合液やＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 混合液でウェーハ
を洗浄すると、アルミ配線上のＣＶＤ酸化膜の厚さが１
μｍある場合でも、アルミ配線に腐蝕が発生する。この
為、１：５０程度に希釈した希弗酸による軽い洗浄しか
行なえず、ウェーハ表面の汚染及びパーティクル除去が
不十分になるという問題点があった。
によるこの従来の層間絶縁膜の平坦化法では層間絶縁膜
として多数のピンホールを有するＣＶＤ酸化膜を用いて
いる為、この方法を多層金属配線構造の層間絶縁膜に適
用した場合、平坦化プロセスでウェーハ表面に付着した
汚染及びパーティクルを除去する為のウェット洗浄プロ
セスで用いる薬品が極端に制約される。即ち、アルミ配
線上の層間絶縁膜にＣＶＤ酸化膜を形成した場合、汚染
及びパーティクル除去に有効な加熱したＮＨ4 ＯＨ＋Ｈ
2 Ｏ2 混合液やＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 混合液でウェーハ
を洗浄すると、アルミ配線上のＣＶＤ酸化膜の厚さが１
μｍある場合でも、アルミ配線に腐蝕が発生する。この
為、１：５０程度に希釈した希弗酸による軽い洗浄しか
行なえず、ウェーハ表面の汚染及びパーティクル除去が
不十分になるという問題点があった。
【０００８】又、この問題の解決法として、アルミ配線
上の層間絶縁膜を２層構造とし、下層に薄膜でピンホー
ルフリーとなるプラズマＣＶＤによるシリコン窒化膜を
形成することで、アルミ配線を洗浄液から保護する方法
がある。しかし、この場合、層間絶縁膜中に比誘電率の
高いシリコン窒化膜がそのまま残る為、層間絶縁膜の寄
生容量が大きくなり、半導体装置の動作速度等の特性に
悪影響を与えてしまうという問題点があった。
上の層間絶縁膜を２層構造とし、下層に薄膜でピンホー
ルフリーとなるプラズマＣＶＤによるシリコン窒化膜を
形成することで、アルミ配線を洗浄液から保護する方法
がある。しかし、この場合、層間絶縁膜中に比誘電率の
高いシリコン窒化膜がそのまま残る為、層間絶縁膜の寄
生容量が大きくなり、半導体装置の動作速度等の特性に
悪影響を与えてしまうという問題点があった。
【０００９】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、半導体基板上に配線を形成したのちプラ
ズマＣＶＤ法により全面にシリコン酸化膜とシリコン窒
化膜とを順次形成する工程と、前記シリコン窒化膜を少
くとも２００ｎｍの厚さに残すように研磨を行ないその
表面を平坦化する工程と、平坦化された前記シリコン窒
化膜の表面を洗浄したのち前記シリコン窒化膜と前記シ
リコン酸化膜とのエッチングレートの等しい条件でドラ
イエッチングし前記シリコン窒化膜を除去する工程とを
含むことを特徴とするものである。
の製造方法は、半導体基板上に配線を形成したのちプラ
ズマＣＶＤ法により全面にシリコン酸化膜とシリコン窒
化膜とを順次形成する工程と、前記シリコン窒化膜を少
くとも２００ｎｍの厚さに残すように研磨を行ないその
表面を平坦化する工程と、平坦化された前記シリコン窒
化膜の表面を洗浄したのち前記シリコン窒化膜と前記シ
リコン酸化膜とのエッチングレートの等しい条件でドラ
イエッチングし前記シリコン窒化膜を除去する工程とを
含むことを特徴とするものである。
【００１０】第２の発明の半導体装置の製造方法は、半
導体基板上に配線を形成したのちプラズマＣＶＤ法によ
り全面に第１のシリコン酸化膜と少くとも２００ｎｍの
厚さを有するシリコン窒化膜と第２のシリコン酸化膜と
を順次形成する工程と、前記第２のシリコン酸化膜を化
学機械的研磨法により研磨しその表面を平坦化する工程
と、平坦化された前記第２のシリコン酸化膜の表面を洗
浄したのち前記シリコン窒化膜と前記第１及び第２のシ
リコン酸化膜とのエッチングレートの等しい条件でドラ
イエッチングし前記第２のシリコン酸化膜と前記シリコ
ン窒化膜とを除去する工程とを含むことを特徴とするも
のである。
導体基板上に配線を形成したのちプラズマＣＶＤ法によ
り全面に第１のシリコン酸化膜と少くとも２００ｎｍの
厚さを有するシリコン窒化膜と第２のシリコン酸化膜と
を順次形成する工程と、前記第２のシリコン酸化膜を化
学機械的研磨法により研磨しその表面を平坦化する工程
と、平坦化された前記第２のシリコン酸化膜の表面を洗
浄したのち前記シリコン窒化膜と前記第１及び第２のシ
リコン酸化膜とのエッチングレートの等しい条件でドラ
イエッチングし前記第２のシリコン酸化膜と前記シリコ
ン窒化膜とを除去する工程とを含むことを特徴とするも
のである。
【００１１】シリコン窒化膜は耐湿性に勝れている為、
研磨によるパーティクル等を洗浄した場合、洗浄液の浸
入を防ぐことができる。しかし成膜温度が約４００℃の
プラズマＣＶＤ法によるシリコン窒化膜は成膜温度約８
００℃の減圧ＣＶＤ法によるシリコン窒化膜よりポーラ
スである為、少くとも厚さ２００ｎｍのシリコン窒化膜
を残す必要がある。尚、減圧ＣＶＤ法によるシリコン窒
化膜の形成は成膜温度が高いため、配線工程には利用で
きない。
研磨によるパーティクル等を洗浄した場合、洗浄液の浸
入を防ぐことができる。しかし成膜温度が約４００℃の
プラズマＣＶＤ法によるシリコン窒化膜は成膜温度約８
００℃の減圧ＣＶＤ法によるシリコン窒化膜よりポーラ
スである為、少くとも厚さ２００ｎｍのシリコン窒化膜
を残す必要がある。尚、減圧ＣＶＤ法によるシリコン窒
化膜の形成は成膜温度が高いため、配線工程には利用で
きない。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための半導体チップの断面図である。
て説明する。図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための半導体チップの断面図である。
【００１３】まず図１（ａ）に示すように、シリコン基
板１上に厚さ約１μｍのアルミニウムやポリシリコン等
からなる下層配線２を形成したのち、全面にプラズマＣ
ＶＤ法により厚さ２．５μｍのシリコン酸化膜３と厚さ
２μｍのシリコン窒化膜４を形成する。
板１上に厚さ約１μｍのアルミニウムやポリシリコン等
からなる下層配線２を形成したのち、全面にプラズマＣ
ＶＤ法により厚さ２．５μｍのシリコン酸化膜３と厚さ
２μｍのシリコン窒化膜４を形成する。
【００１４】次に図１（ｂ）に示すように、シリコン窒
化膜４の最低の膜厚ｔが２００ｎｍとなるように、即
ち、化学機械的研磨法（以下ＣＭＰ法という）またはＰ
Ｍ法によりシリコン窒化膜４を最大１．８μｍ研磨して
その表面を平坦化する。次で、この表面を洗浄して研磨
により生じた汚染物やパーティクルを除去する。洗浄液
としてはＮＨ4 ＯＨ＋Ｈ2 Ｏ2 やＨ2 ＳＯ4 ＋Ｈ2 Ｏ2
等の混合液を用いる。
化膜４の最低の膜厚ｔが２００ｎｍとなるように、即
ち、化学機械的研磨法（以下ＣＭＰ法という）またはＰ
Ｍ法によりシリコン窒化膜４を最大１．８μｍ研磨して
その表面を平坦化する。次で、この表面を洗浄して研磨
により生じた汚染物やパーティクルを除去する。洗浄液
としてはＮＨ4 ＯＨ＋Ｈ2 Ｏ2 やＨ2 ＳＯ4 ＋Ｈ2 Ｏ2
等の混合液を用いる。
【００１５】次に図１（ｃ）に示すように、シリコン窒
化膜４とシリコン酸化膜３のエッチングレートがほぼ等
しい条件で一定時間エッチバックしシリコン窒化膜４を
完全に除去してシリコン酸化膜３の表面を平坦化する。
次でこのシリコン酸化膜３上に上層配線を形成する。
化膜４とシリコン酸化膜３のエッチングレートがほぼ等
しい条件で一定時間エッチバックしシリコン窒化膜４を
完全に除去してシリコン酸化膜３の表面を平坦化する。
次でこのシリコン酸化膜３上に上層配線を形成する。
【００１６】シリコン窒化膜４とシリコン酸化膜３のエ
ッチバックには、例えばバッチ式の平行平板型のＲＩＥ
装置を用い、エッチングガスとしてＣＨＦ3 ＋Ｏ2 を用
いる。ＣＨＦ3 とＯ2 の流量比を２：１〜１０：１，Ｒ
Ｆパワーを約１０００Ｗ、ガス圧力を約１０Ｐａとする
条件でエッチングすることにより、シリコン窒化膜とシ
リコン酸化膜とを４０〜６０ｎｍ／ｍｉｎの速度でエッ
チングすることができる。
ッチバックには、例えばバッチ式の平行平板型のＲＩＥ
装置を用い、エッチングガスとしてＣＨＦ3 ＋Ｏ2 を用
いる。ＣＨＦ3 とＯ2 の流量比を２：１〜１０：１，Ｒ
Ｆパワーを約１０００Ｗ、ガス圧力を約１０Ｐａとする
条件でエッチングすることにより、シリコン窒化膜とシ
リコン酸化膜とを４０〜６０ｎｍ／ｍｉｎの速度でエッ
チングすることができる。
【００１７】このように第１の実施例によれば、耐湿性
に勝れたシリコン窒化膜を２００ｎｍの厚さに残して平
坦化したのち洗浄するため、通常の洗浄液を用いても下
層配線が腐蝕することはない。更に研磨によるシリコン
窒化膜の平坦性を保ったままエッチバックしてシリコン
窒化膜を除去しているため、層間絶縁膜の寄生容量が大
きくなることもない。
に勝れたシリコン窒化膜を２００ｎｍの厚さに残して平
坦化したのち洗浄するため、通常の洗浄液を用いても下
層配線が腐蝕することはない。更に研磨によるシリコン
窒化膜の平坦性を保ったままエッチバックしてシリコン
窒化膜を除去しているため、層間絶縁膜の寄生容量が大
きくなることもない。
【００１８】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１９】まず図２（ａ）に示すように、第１の実施
例と同様にシリコン基板１上に下層配線２を形成したの
ち全面にプラズマＣＶＤ法により厚さ２．５μｍの第１
のシリコン酸化膜３Ａを形成する。次でプラズマＣＶＤ
法でシリコン窒化膜４Ａを３００ｎｍの厚さに形成し、
さらにプラズマＣＶＤ法で第２のシリコン酸化膜３Ｂを
２μｍの厚さに形成する。
例と同様にシリコン基板１上に下層配線２を形成したの
ち全面にプラズマＣＶＤ法により厚さ２．５μｍの第１
のシリコン酸化膜３Ａを形成する。次でプラズマＣＶＤ
法でシリコン窒化膜４Ａを３００ｎｍの厚さに形成し、
さらにプラズマＣＶＤ法で第２のシリコン酸化膜３Ｂを
２μｍの厚さに形成する。
【００２０】次に図２（ｂ）に示すように、第２のシリ
コン酸化膜３Ｂを約１μｍシリカ系スラリーを用いるＣ
ＭＰ法で研磨して平坦化したのち、ＣＭＰ研磨で生じた
汚染及びパーティクルを除去する為に洗浄する。なおこ
の時、シリコン窒化膜４Ａの研磨速度は、シリコン酸化
膜３Ｂの１／１０以下であるのでシリコン酸化膜に対す
る研磨時間がオーバーぎみとなり、シリコン窒化膜４Ａ
の一部が露出して若干研磨されたとしても、シリコン窒
化膜４Ａの厚さが２００ｎｍ以上であれば問題ないの
で、研磨量のコントロール精度がかなり緩和される。
又、研磨速度の遅いシリコン窒化膜４Ａを研磨するので
はなく、研磨速度が１０倍以上速い第２のシリコン酸化
膜３Ｂを研磨するので、第１の実施例に比べ研磨時間が
大幅に短縮される。
コン酸化膜３Ｂを約１μｍシリカ系スラリーを用いるＣ
ＭＰ法で研磨して平坦化したのち、ＣＭＰ研磨で生じた
汚染及びパーティクルを除去する為に洗浄する。なおこ
の時、シリコン窒化膜４Ａの研磨速度は、シリコン酸化
膜３Ｂの１／１０以下であるのでシリコン酸化膜に対す
る研磨時間がオーバーぎみとなり、シリコン窒化膜４Ａ
の一部が露出して若干研磨されたとしても、シリコン窒
化膜４Ａの厚さが２００ｎｍ以上であれば問題ないの
で、研磨量のコントロール精度がかなり緩和される。
又、研磨速度の遅いシリコン窒化膜４Ａを研磨するので
はなく、研磨速度が１０倍以上速い第２のシリコン酸化
膜３Ｂを研磨するので、第１の実施例に比べ研磨時間が
大幅に短縮される。
【００２１】次に図２（ｃ）に示すように、第１の実施
例と同様にシリコン窒化膜４Ａと第２、第１のシリコン
酸化膜３Ｂ，３Ａのエッチングレートの等しい条件でこ
れらの絶縁膜を約１．８μｍエッチバックして、シリコ
ン窒化膜４Ａを完全に除去する。次で平坦化された第１
のシリコン酸化膜３Ａ上に上層配線を形成する。
例と同様にシリコン窒化膜４Ａと第２、第１のシリコン
酸化膜３Ｂ，３Ａのエッチングレートの等しい条件でこ
れらの絶縁膜を約１．８μｍエッチバックして、シリコ
ン窒化膜４Ａを完全に除去する。次で平坦化された第１
のシリコン酸化膜３Ａ上に上層配線を形成する。
【００２２】本第２の実施例においても第１の実施例と
同様の効果がある他、上述したようにエッチバック時間
を短縮できるという利点がある。
同様の効果がある他、上述したようにエッチバック時間
を短縮できるという利点がある。
【００２３】
【発明の効果】以上説明したように本発明は、研磨法に
より平坦な層間絶縁膜を形成する為に、下層配線上にシ
リコン酸化膜とシリコン窒化膜（または第１のシリコン
酸化膜とシリコン窒化膜と第２のシリコン酸化膜）を形
成し、シリコン窒化膜（または第２のシリコン酸化膜）
を研磨したのち洗浄することにより、洗浄液の浸入を防
止できるため、洗浄方法の選択肢を大幅に拡げることが
できる。更にその後、シリコン窒化膜とシリコン酸化膜
とをエッチングレートの等しい条件のドライエッチング
法によりエッチバックしてシリコン窒化膜を除去するこ
とにより、寄生容量が小さくかつ完全に平坦化された層
間絶縁膜を有する半導体装置の製造方法が得られるとい
う効果がある
より平坦な層間絶縁膜を形成する為に、下層配線上にシ
リコン酸化膜とシリコン窒化膜（または第１のシリコン
酸化膜とシリコン窒化膜と第２のシリコン酸化膜）を形
成し、シリコン窒化膜（または第２のシリコン酸化膜）
を研磨したのち洗浄することにより、洗浄液の浸入を防
止できるため、洗浄方法の選択肢を大幅に拡げることが
できる。更にその後、シリコン窒化膜とシリコン酸化膜
とをエッチングレートの等しい条件のドライエッチング
法によりエッチバックしてシリコン窒化膜を除去するこ
とにより、寄生容量が小さくかつ完全に平坦化された層
間絶縁膜を有する半導体装置の製造方法が得られるとい
う効果がある
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
１ シリコン基板 ２ 下層配線 ３，３Ａ，３Ｂ シリコン酸化膜 ４，４Ａ，４Ｂ シリコン窒化膜 １０ 半導体基板 １１ ゲート酸化膜 １２ ポリシリコン膜 １３，１４ ＣＶＤ酸化膜
Claims (3)
- 【請求項１】 半導体基板上に配線を形成したのちプラ
ズマＣＶＤ法により全面にシリコン酸化膜とシリコン窒
化膜とを順次形成する工程と、前記シリコン窒化膜を少
くとも２００ｎｍの厚さに残すように研磨を行ないその
表面を平坦化する工程と、平坦化された前記シリコン窒
化膜の表面を洗浄したのち前記シリコン窒化膜と前記シ
リコン酸化膜とのエッチングレートの等しい条件でドラ
イエッチングし前記シリコン窒化膜を除去する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に配線を形成したのちプラ
ズマＣＶＤ法により全面に第１のシリコン酸化膜と少く
とも２００ｎｍの厚さを有するシリコン窒化膜と第２の
シリコン酸化膜とを順次形成する工程と、前記第２のシ
リコン酸化膜を化学機械的研磨法により研磨しその表面
を平坦化する工程と、平坦化された前記第２のシリコン
酸化膜の表面を洗浄したのち前記シリコン窒化膜と前記
第１及び第２のシリコン酸化膜とのエッチングレートの
等しい条件でドライエッチングし前記第２のシリコン酸
化膜と前記シリコン窒化膜とを除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン窒化膜とシリコン酸化膜のドラ
イエッチングにＣＨＦ3 とＯ2 の混合ガスを用いる請求
項１または請求項２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084228A JP2570166B2 (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の製造方法 |
| US08/427,216 US5498574A (en) | 1994-04-22 | 1995-04-24 | Process of fabricating semiconductor device having flattening stage for inter-level insulating layer without deterioration of device characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084228A JP2570166B2 (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297187A true JPH07297187A (ja) | 1995-11-10 |
| JP2570166B2 JP2570166B2 (ja) | 1997-01-08 |
Family
ID=13824624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6084228A Expired - Fee Related JP2570166B2 (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5498574A (ja) |
| JP (1) | JP2570166B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611122B1 (ko) * | 2000-01-24 | 2006-08-09 | 삼성전자주식회사 | 스크레치 제거방법 및 이를 이용한 반도체 장치의패턴형성방법 |
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| JP2014183221A (ja) * | 2013-03-19 | 2014-09-29 | Toshiba Corp | 半導体装置の製造方法 |
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