JPH07297680A - デジタルフィルタ及びデジタル信号のフィルタリング方法 - Google Patents

デジタルフィルタ及びデジタル信号のフィルタリング方法

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JPH07297680A
JPH07297680A JP7125937A JP12593795A JPH07297680A JP H07297680 A JPH07297680 A JP H07297680A JP 7125937 A JP7125937 A JP 7125937A JP 12593795 A JP12593795 A JP 12593795A JP H07297680 A JPH07297680 A JP H07297680A
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アール バン バベル ニコラス
Jeffrey W Scott
ダブリュ スコット ジェフリイ
Andrew W Krone
ダブリュ クローネ アンドリュウ
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    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 低精度のＦＩＲ（有限インパルス応答）係数
で作用する算術演算のない補間フィルタを提供する。 【構成】 低精度ＦＩＲフィルタがデジタル補間動作に
おいてフィルタリングを行うが、これは入力時系列のサ
ンプル間に０を散在させるサンプリングレート変換とこ
の変換の結果生ずる像を除去するフィルタリングステッ
プを含む。フィルタ係数は、通過帯域、遷移帯域及び遷
移帯域直後の阻止帯域部分を含むローエンド周波数応答
がはるかに高精度のＦＩＲフィルタ係数による応答と同
程度となるように選択する。僅か３つ係数から成るセッ
ト｛−１、０、＋１｝を用い、インターポレータ出力の
演算に必要な非ゼロ係数の個数を最小限にする。第２の
低域通過フィルタがＦＩＲフィルタ出力における高周波
数の像エネルギをフィルタリングする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的にはデジタルフィ
ルタ、特にＤ／Ａコンバータ用の有限パルス応答フィル
タに係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】Ｄ／Ａ
コンバータは最近オーバーサンプリング構成を採用する
ことが多くなっている。オーバーサンプリングによるＤ
／Ａ変換は入力ワードレートの４倍または８倍、場合に
よっては６４倍の速度で行われることが多く、その分だ
け多数のサンプルを入力サンプルごとに発生させねばな
らない。多くの場合、このタイプの構成ではデジタルま
たは離散時間の補間を行うことによりこの入力ワードレ
ートの増大を実現する。デジタル補間においては２つの
異なるステップを用いる。補間の第１ステップではフー
リエ変換Ｘ［ｆ］を表わす入力時系列ｘ［ｎ］をサンプ
リング速度ｆｓで受ける。この入力時系列ｘ［ｎ］を処
理することによって出力時系列ｙ［ｎ］を形成するが、
この出力時系列ｙ［ｎ］は実質的にはサンプル間にＭ−
１個の０を散在させた時系列ｘ［ｎ］に相当する。ただ
しＭは補間係数である。
【０００３】周波数領域では、０を散在させることで周
波数軸の倍率が変化する。しかし、倍率が変化した周波
数領域は元の低周波数信号の像を含んでいる。この像は
補間プロセスの第２ステップである簡単なデジタル低域
フィルタリングによって除くことができる。従って、デ
ジタル低域フィルタリングステップの出力はフーリエ変
換Ｚ［ｆ］を表わす時系列ｚ［ｎ］となる。時系列ｚ
［ｎ］は０を“間に詰め込んだ”ｙ［ｎ］時系列であ
る。最終的に得られるインターポレータの出力時系列は
入力サンプリング速度よりもＭ倍速いレートを有する。
【０００４】第１の補間ステップは良く知られており、
入力サンプル間に０を散在させる比較的簡単なプロセス
である。しかしながら、第２のステップであるデジタル
低域フィルタリングはハードウエア設計者に問題を投げ
かけるステップである。位相特性及び帯域外像排除特性
にすぐれていることから長さＮの有限パルス応答（ＦＩ
Ｒ）フィルタを利用するのが普通である。ＦＩＲフィル
タへの入力は時系列ｙ［ｎ］であり、係数入力である第
２入力が係数ｈ［０］、ｈ［１］、ｈ［２］．．．ｈ
［Ｎ−１］を記憶している記憶場所から供給される。こ
の一組のフィルタ係数がＦＩＲフィルタの周波数応答を
完全に決定する。各係数を正確に表わすのに必要な２進
ビットの数はフィルタの性能を表わすパラメータにより
決まるが、その中で最も敏感なパラメータは帯域阻止パ
ラメーターである。補間の場合、フィルタの帯域阻止パ
ラメータは帯域外の像をどの程度減衰できるかを直接決
定する。経験に照らしてフィルタ係数を表わすのに利用
される２進ビットごとの帯域阻止または像除去レベルは
約６ｄＢである。従来のフィルタは複数の遅延ブロック
を有し、各遅延ブロックは入力に関連のフィルタ係数を
乗算して、それら出力が合計される。ＦＩＲフィルタの
出力レートは入力時系列ｘ［ｎ］のワードレートのＭ倍
である。従って、このフィルタは出力ワードごとにＮ／
Ｍ回の乗算と加算を行わねばならない。入力データがｋ
個の２進ビットで表わされ、ＦＩＲフィルタ係数がｍ個
の２進ビットで表わされるとすれば、出力時系列ｚ
［ｎ］のワードレートでＮ／Ｍ（ｋ・ｍ）回の乗算／加
算を、または入力時系列ｘ［ｎ］のワードレートでＮ
（ｋ・ｍ）回の乗算／加算を行わねばならない。例え
ば、もし１６ビットのデジタルオーディオデータ入力を
４８ｋＨｚのワードレートから補間によりその４倍のレ
ートにすればワードレートは１９２ｋＨｚとなる。４倍
のレートで動作するオーディオ品質のデジタルＦＩＲフ
ィルタならば長さＮは１２８であり、１４ビット係数を
含む。従って、４８ｋＨｚで１２８（１６ビットｘ１４
ビット）回の乗算／加算が必要となる。なお、ステレオ
方式なら計算レートを２倍にする必要があるから、単一
の１６ビットｘ１４ビットハードウエア乗算器はデジタ
ルオーディオ品質のための４倍の補間を行うには２ｘ２
８ｘ４８ｋＨｚ＝１２．２８ＭＨｚで動作しなければな
らない。
【０００５】この計算レートは現在のＣＭＯＳ技術の限
界に近く、高速並列乗算器を２つ以上利用するとなると
シリコンの使用領域の点でコストが大きすぎるから、段
階的に比較的高い補間比（Ｍ＞４）を得るようにするこ
とが多い。例えば、Ｐｈｉｌｌｉｐｓ社の従来型製品、
部品番号ＳＡＡ７３２２、は補間係数２５６を３段階即
ち４ｘ、３２ｘ及び２ｘに分けて実現するコンパクトデ
ィスク・デジタルオーディオステレオ用ＣＭＯＳ ＤＡ
Ｃである。第１段階の４ｘは乗算器をベースとする１２
８タップのＦＩＲを利用して行う。第２段階の３２ｘは
簡単な線形インターポレータにより、また最終段階の２
ｘは零次ホールドにより行う。多段階補間プロセスにお
ける最終段階は全く初歩的なものであるが、それでも従
来のデジタルオーディオ品質補間構成においてｋビット
入力データにｍビットのフィルタ係数を乗算する高速
（並列）デジタル乗算器が必要とされていることに変り
はない。
【０００６】上記制約にかんがみ、高価で複雑な従来型
乗算器を使用しなくてもすぐれた帯域阻止効果が得られ
る比較的精度の高いＦＩＲフィルタを提供する補間方式
の実現が望まれる。
【０００７】
【課題を解決するための手段】本発明はサンプリング周
波数でサンプルされたデジタル入力信号をフィルタリン
グしてデジタル補間出力信号を形成する補間フィルタを
開示する。デジタル入力信号を記憶する第１記憶装置を
設け、有限パルス応答（ＦＩＲ）フィルタ機能に関連す
るフィルタ係数を記憶する第２記憶装置を設ける。フィ
ルタ係数は離散値に限られ、各補間デジタル出力に関連
するフィルタ係数はＦＩＲフィルタ機能に従う所定回数
の算術演算を必要とする。各出力に関連する少なくとも
１回の算術演算の結果は０である。その少なくとも１回
の算術演算を除くすべての算術演算を行う演算装置を設
ける。演算装置から出力される結果はアキュムレータに
入力されて積算される。所与のデジタル入力に関してす
べての算術演算が完了すると、アキュムレータがデジタ
ル出力値を与える。
【０００８】本発明の他の特徴として、各デジタル出力
信号に対応する特定個数のフィルタ係数を“０”に設定
し、実行される一連の算術演算から特定個数のフィルタ
係数“０”と関連する算術演算を除外する。特定個数の
フィルタ係数“０”に含まれない残りの算術演算フィル
タ係数はセット｛−１、０、＋１｝に限られ、アキュム
レータに入力される前に係数が“−１”ならば演算装置
は第１記憶装置から選択された値の符号を変えるだけで
よく、フィルタ係数が“＋１”なら第１記憶装置から選
択された値をそのままアキュムレータに入力し、フィル
タ係数が“０”ならアキュムレータに“０”値を入力し
なければならない。また、演算は乗算器やさらに別の加
算器を必要としないように逐次的に行われる。
【０００９】本発明のさらに他の特徴として、第１記憶
装置はアドレス可能な複数の記憶場所を有するＲＡＭか
ら成る。ＦＩＲフィルタ係数は所定の時系列でＲＯＭに
記憶される。その時系列はそれぞれがデジタル出力値の
１つと関連する複数の副時系列から成る。フィルタ係数
の各副時系列にはＲＡＭに記憶されている対応の入力サ
ンプルのアドレスが関連する。ＲＯＭを副時系列ごとに
たどると、ＲＡＭがアドレスされ、ＲＡＭからの出力値
が演算装置へ入力され、演算装置はＲＯＭから出力され
るフィルタ係数の制御下にＲＡＭからの出力値の符号を
変えるか、または０値を、または出力値をそのままアキ
ュムレータに入力する。
【００１０】本発明のもう１つの特徴として、低域通過
機能を有する出力フィルタを設ける。
【００１１】この出力フィルタは通過帯域垂下特性を有
する所定の周波数応答を有する。この通過帯域の垂下は
ＦＩＲフィルタ係数を設定することによって補償され
る。また、低域通過出力フィルタ機能の一部はアキュム
レータによって実行される。この特徴は出力フィルタの
位相等化にも利用でき、この場合、出力フィルタに現わ
れる位相の不安定を補償するようにＦＩＲフィルタ係数
を設定する。
【００１２】本発明の詳細と利点を添付図面に沿って以
下に説明する。
【００１３】
【実施例】図１に示すように、インターポレータ１０は
入力時系列ｘ［ｎ］のサンプル間に０を散在させる補間
ブロックと、通過帯域応答が設定され、像が一部除去さ
れるフィルタリングステップとから成る。後述するよう
に、これによって高品質インターポレータに必要な低周
波数応答が得られる。その結果、係数Ｍにより補間され
たフィルタリング済み出力である出力時系列ｚ［ｎ］が
得られる。これがｆs/2に等しい遮断周波数ｆcを有する
低域通過フィルタブロック１２に入力される。その結
果、サンプリング周波数Ｍ・ｆsの出力ｚ′［ｎ］が形
成される。なお、ＦＩＲインターポレータ１０はブロッ
ク１３に記憶されている低精度ＦＩＲ係数で動作する
が、これらの係数は低周波数のＦＩＲインターポレータ
１０のフィルタ部分の周波数応答を設定するのに利用さ
れる。しかし、後述するように、低精度係数では所要の
高周波数阻止帯域応答は得られない。これは低域通過フ
ィルタブロック１２により実現する。
【００１４】図２に全補間プロセスに対応する総合周波
数応答を示す。入力時系列ｘ［ｎ］のサンプル間に０を
散在させたら、このタイプの総合応答をＤ／Ａコンバー
タなどに利用できるようにする必要がある。好ましい実
施例では、補間演算はＦＩＲフィルタ係数がセット｛−
１、０、＋１｝に限られた１４０８個のタップを有する
ＦＩＲフィルタによる単一ステップ６４倍の補間であ
る。通過帯域が＋０．２０ｄＢ、−０．５０ｄＢで、フ
ィルタ応答の通過帯域リップルは±０．１０ｄＢであ
る。遷移帯域は通過帯域と阻止帯域の間、即ち、０．４
４２−０．５６７Ｆsの間に存在する帯域である。帯域
阻止は７０ｄＢ以上であることが望ましい。従って、Ｆ
ＩＲデジタルフィルタ用としては極めてシャープなフィ
ルタが要求される。
【００１５】図３には本発明に使用されるＦＩＲ補間フ
ィルタの周波数プロットを示す。このフィルタは、通過
帯域及び遷移帯域が高精度ＦＩＲフィルタ係数を有する
ように設計されたＦＩＲフィルタとしての総合的な設計
条件を満たし、遷移帯域の近傍で阻止帯域が所要の減衰
量を有するように設計されている。しかしながら、グラ
フから明らかなように、遷移帯域に近い点よりも上方で
阻止帯域の減衰が次第に劣化するから許容できない。こ
れについては詳しく後述する。
【００１６】図４には、図３の周波数応答において許容
できない阻止帯域劣化部分のフィルルタリングを行う低
域通過フィルタ１２の低域フィルタ機能の周波数応答を
示した。図３の応答と図４の応答を組み合わせれば図２
に示す所要の応答となる。しかし、図３の応答は極めて
精度の低いＦＩＲフィルタ係数で得られたものであり、
図４の応答は比較的簡単なフィルタ構成で得られたもの
である。好ましい実施例では、低域通過フィルタ１２は
Ｄ／Ａコンバータのアナログ領域で動作する出力用スイ
ッチトキャパシタ・フィルタから成る。しかしながら、
デジタルフィルタ機能は比較的高いサンプリング周波数
でデジタル領域において実現することもできる。
【００１７】図５には本発明の好ましい実施例の機能ブ
ロックダイヤグラムを示した。入力時系列ｘ［ｎ］は多
ビット、典型例として１６ビット入力であり、サンプリ
ングレートを入力時系列ｘ［ｎ］のサンプリング周波数
の６４倍にするサンプリングレートコンバータ１６に入
力される。その結果として、これも多ビット信号である
出力時系列ｙ［ｎ］が得られる。出力時系列ｙ［ｎ］は
上述したようにフィルタの各段ごとにＦＩＲフィルタ係
数がセット｛−１、０、＋１｝に限られているＦＩＲ低
域通過フィルタ１８に入力される。ＦＩＲ低域通過フィ
ルタ１８はサンプリングレートコンバータ１６において
０を散在させた結果現われる像をフィルタリングにより
除去する。フィルタリング済みの時系列ｚ［ｎ］も多ビ
ット時系列であり、そのレートはサンプリング周波数の
６４倍である。この時系列ｚ［ｎ］はサンプリング周波
数の６４倍のレートで１ビットの出力を形成する従来型
デルタ−シグマ変調器２０に入力され、この変調器２０
からの出力はアナログ低域通過フィルタ／１ビットＤ／
Ａコンバータ（ＤＡＣ）２２に入力される。こうしてＤ
／Ａコンバータ全体のアナログ出力が得られる。後述す
るように、サンプリングレートコンバータ１６及びフィ
ルタ１８は単一のＲＡＭ、最終のアキュムレータ及びＲ
ＯＭに記憶されている係数で実現される。
【００１８】図６−１０には変換プロセスの各ステップ
ごとの周波数プロットを示した。図６は入力データの周
波数応答である周波数応答Ｘ［ｆ］を示す。予期した通
り、これは周波数スペクトル中に単一の周波数成分２４
を有するシヌソイドであり、グラフからも明らかなよう
にｆs/2よりもはるかに小さい。図７はサンプリング速
度コンバータ１６の出力における図６のシヌソイドに対
応する周波数応答であり、入力時系列ｘ［ｎ］のサンプ
ル間に０を散在させた結果得られるシヌソイドの像を示
している。図８は低精度ＦＩＲ係数のＦＩＲ低域通過フ
ィルタ１８の出力を示す。周波数成分２６で明らかなよ
うにシヌソイドは通過帯域を通り抜けるが、残りの像は
遷移帯域近傍且つ通過帯域の直ぐ外側で急激に減衰し、
その他の部分では少しずつ減衰する。図１０はアナログ
低域通過フィルタ／ＤＡＣ２２の出力を示し、阻止帯域
における像はすべて著しく減衰している。従って、通過
帯域内及び遷移帯域付近で所要の低周波数応答を示す低
精度ＦＩＲ低域通過フィルタを低域通過フィルタと併用
することによって多ビットＦＩＲ係数を用いる高精度Ｆ
ＩＲ低域通過フィルタの周波数応答と等価の総合周波数
応答を得ることができる。例えば、高精度ＦＩＲ低域通
過フィルタは各係数につき１４ビット以上必要とする可
能性があり、その場合にはＦＩＲ低域通過フィルタを構
成するため回路中に比較的複雑な乗算部を組み込むこと
が必要となる。
【００１９】図６には低精度ＦＩＲ低域通過フィルタを
用いるＤ／Ａコンバータの好ましい実施例を示した。Ｆ
ＩＲ低域通過フィルタ１８の出力は通過帯域のシヌソイ
ドの大きさに近似の、またはそれを越える高周波数像と
なる。従って、デジタルデルタ−シグマ変調器２０の動
作がこの変調器２０に入力される阻止帯域の高周波数端
部における像エネルギのため劣化するおそれがある。こ
れを防ぐため、低精度係数のＦＩＲ低域通過フィルタ１
８の後方に比較的簡単な像減衰デジタルフィルタ４０を
設けることによって阻止帯域像を減少させる。このよう
な高周波数像を減衰させるには、低精度係数の低域通過
フィルタ１８の使用に伴なう像エネルギの漸増部分を抑
えるだけでよい。本発明に使用されるフィルタは零次ホ
ールドまたはＳＩＮＣフィルタである。このフィルタは
参考のため本願明細書中にその内容を引用したE.B. Hog
enauerの論文“An Economical Classof Digital Filter
sfor Decimation and Interpolation”、IEEE Trans. A
coust. Speech, Signal Processing, Vol.ASSP-29, pp.
155-162, April 1981に記載されている。零次ホールド
フィルタは下記の伝達関数によって定義されるインパル
ス応答を示す：
【数１】 零次ホールド伝達関数中のＮがオーバーサンプリングま
たは補間比Ｍに等しければ、このフィルタは比較的構成
し易い。このフィルタは伝達関数“１−ｚ-1”を与え、
入力サンプリング周波数で動作する低速差分ブロック３
０を用いる。入力時系列ｘ［ｎ］はバス３２を介してブ
ロック３０に入力される１６ビットのワードである。ブ
ロック３０のバス３４を介する出力はレートがサンプリ
ング周波数ｆｓの１７ビット出力である。これがサンプ
リングレートコンバータ１６に入力される。サンプリン
グレートコンバータ１６はサンプリングレートを６４倍
にしてバス３６を介して１７ビット出力を与える。この
１７ビット出力は係数メモリー１４に記憶されている低
精度ＦＩＲフィルタ係数を用いるＦＩＲ低域通過フィル
タ１８に入力される。フィルタ１８は、デジタルフィル
タリングされレートがサンプリングレートｆsの６４倍
の２１ビット出力をバス３８を介して出力する。これが
下式に等しい伝達関数を有する高速アキュムレータ４０
に入力される。
【００２０】
【数２】 この高速アキュムレータ４０は入力サンプリング周波数
の６４倍のレートで動作するが、差分ブロック３０はも
っと低速のサンプリング周波数で動作する。アキュムレ
ータ４０と差分ブロック３０を組み合わせることで、零
次ホールドフィルタが得られが、このようなフィルタは
Comb-Integrate-Cascadeフィルタ（ＣＩＣ）と呼称され
ることがある。補間係数比に等しいインパルス応答長さ
を有する零次ホールドフィルタを利用する場合の難点は
約４ｄＢの通過帯域垂下を伴なうことにある。ただし、
この通過帯域垂下をオフセットするようにＦＩＲフィル
タを設計することによって補償することができる。
【００２１】アキュムレータ４０の出力はレートがサン
プリング周波数ｆｓの６４倍の２３ビット出力であり、
バス４２を介してデジタルデルタ−シグマ変調器２０に
出力される。デルタ−シグマ変調器２０の１ビット出力
は１ビットＤ／Ａコンバータ４４に入力され、次いでス
イッチトキャパシタ低域通過フィルタ４６に入力され
る。ＦＩＲフィルタ１８及び無限インパルス応答フィル
タ（ＩＩＲ）であるスイッチトキャパシタ・フィルタ４
６の総合的な位相及び周波数応答は互いに補完し、一方
のフィルタの位相欠陥が他方のフィルタの設計によって
補償される。
【００２２】図１２にはフィルタ長Ｎの従来型ＦＩＲフ
ィルタのブロックダイヤグラムを示す。入力時系列ｙ
［ｎ］を入力４８で受けて、それぞれが遅延量“ｚ-1”
を発生させる遅延ブロック列５０に入力される。入力時
系列ｙ［ｎ］は乗算器５２の１つにも入力され、ＦＩＲ
フィルタ係数ｈ［ｎ］を乗算される。この乗算器５２の
出力は加算ブロック５４に入力されて加算される。後続
の遅延ブロック５０のそれぞれの出力も連携する乗算器
５２にそれぞれ入力され、一連のフィルタ係数の１つを
乗算される。各乗算器の出力は加算ブロック５４に入力
されて加算される。加算ブロック５４の出力は出力時系
列ｚ［ｎ］を形成する。
【００２３】ＦＩＲ係数が高精度ＦＩＲフィルタの設計
基準に合致すれば１４ビット以上のワード長を持つこと
になる。多ビットＦＩＲ係数を利用する限り、比較的複
雑な乗算ブロックが必要となる。これは従来のデジタル
乗算方法に従い多くの桁送りと加算が必要となるからで
ある。このような複雑さを解消するとまではゆかなくて
も軽減することが本発明の重要な特徴の１つである。本
発明の好ましい実施例では、第１の帯域外像を充分減衰
させるためのインターポレータ出力における低域通過フ
ィルタリングに用いるＦＩＲフィルタは、セット｛−
１、０、＋１｝に限られた極めてありふれた(trivial)
係数を利用するように設計されている。ただし、係数を
セット｛−１、＋１｝または｛−２、−１、０、＋１、
＋２｝に制限するように設計することもできる。
【００２４】６４倍の補間を行う従来型２０４８タップ
付きＦＩＲフィルタの場合、フィルタは常に遅延タップ
に非ゼロ入力データから成る３２（＝２０４８／６４）
ワードを持つことになる。ｈ［ｎ］セット中のいくつか
の係数が±１ではなく０であるという事実を無視すれ
ば、各インターポレータの出力は３２個入力データワー
ドを選択的に加算しなければならない。必要な加算を行
うための最大クロックレートが２５６ｆsであるとすれ
ば、ｆsの６４倍の各インターポレータ出力に対する総
クロックサイクル数は４である。従って、ハードウエア
加算器の必要数は８となり、インターポレータ出力ごと
の各３２回の加算は４クロックサイクルで行われること
になる。等価の２０４８タップ付きＦＩＲを実現するた
めｆsの５１２倍のクロックがあれば、必要なハードウ
エアは１チャンネルにつき４個の加算器に減少する。
【００２５】必要な加算器の数を極力減らすとともに、
特別な(non-trivial)係数セットを最小限に抑えること
により乗算器の必要性を軽減するために高速クロックを
利用すれば必要とされるハードウエアは減るが、それで
もアキュムレータへの適当な入力を発生させるには加算
器のようななんらかのハードウエアが必要である。詳し
くは後述するように、ｈ［ｎ］係数セットはこれと関連
する多数の０を含む。多数の０を用いることによって加
算器の数をゼロに減らすことができる。
【００２６】本発明の重要な特徴は、インターポレータ
からの各出力にランダムアクセスできるようにインター
ポレータのデータをＲＡＭに記憶させることにある。演
算ごとにデータにアクセスし、アキュムレータに入力す
る前にその符号を変えるだけでよいから、演算回数は最
小限に抑えられる。しかも、ＦＩＲフィルタの“非ゼ
ロ”係数に対応する入力データワードだけにアクセスす
る。０を乗算するだけなら入力データワードをアクセス
する必要はない。
【００２７】背景として、単一クレームではインターポ
レータ出力ｚ［ｎ］を下記の表１に示すように表現でき
る：
【表１】 ただし、ｙ［ｋ］は入力データ、ｈ［ｎ］はありふれた
セット｛−１、０、＋１｝に属するＦＩＲ係数セットで
ある。通常の畳込み演算なら０か否かに関係なくすべて
のｙ［ｋ］にアクセスし、対応のｈ［ｎ］を乗算する。
本発明では“非ゼロ”のｈ［ｎ］を乗算されるｙ［ｋ］
だけにアクセスする。ＦＩＲフィルタ係数のセット｛−
１、０、＋１｝に対しては大多数のｈ［ｎ］が０である
から、ｚ［ｎ］出力の計算に要する加算回数を著しく減
らすことができる。
【００２８】図１３には長さが１６の４倍補間フィルタ
を示した。入力データ流からの４つのデータワードｙ
［ｋ＋１］、ｙ［ｋ＋２］、ｙ［ｋ＋３］及びｙ［ｋ＋
４］が複数の遅延ブロック５６から成る遅延線を介して
入力され、シフトされる。特別なセット｛＋１、０、−
１｝には１６の係数ｈ［０］〜ｈ［１５］がある。遅延
線のデータ位置には計算を必要とする非ゼロ入力が４個
だけあり、係数ｈ［３］、ｈ［７］、ｈ［１１］及びｈ
［１５］とそれぞれ連携する。ただし、係数ｈ［１５］
及び係数ｈ［１１］は０に等しく、係数ｈ［７］＝＋
１、係数ｈ［３］＝−１である。この係数セットに関し
て実際に必要な加算は２回に過ぎない。ただし、次のイ
ンターポレータ出力についてはデータが１遅延線だけシ
フトされて入力値ｙ［ｋ］がｈ［０］係数ブロックに入
力され、以下同様のシフトが行われる。係数セットによ
っては４回の加算すべてを必要とする出力もあれば１回
だけでよい出力もある。加算はアキュムレータ５８にお
いて行われ、４ｆsのサンプリングレートでアキュムレ
ータからの出力がデルタ−シグマコンバータに入力され
る。なお、長さ１６のフィルタでは低精度係数を用いて
データ変換するには不充分であり、従って、以上の説明
はあくまでも図解を容易にするための説明である。
【００２９】図１４にはＦＩＲフィルタの好ましい実施
例のブロックダイヤグラムを示した。
【００３０】サンプリング周波数ｆsの入力データ流は
入力データバス６０が受け、加算器６２に入力する。入
力データバス６０で受けた入力データは遅延ブロック
（ｚ-1）６４を介して処理され、その出力は加算器６２
の負入力に入力されて、この加算器６２が減算を行う。
その結果、バス６０の入力データとバス６６の遅延ブロ
ック６４の出力との差が１７ビットデータワードとして
得られる。このデータはＲＡＭ６８に入力される。ＲＡ
Ｍ６８は１７ビットデータの３２ワードを記憶すること
ができ、これによって２０４８タップ付きフィルタの実
現が可能となる。ただし、後述するように、好ましい実
施例は１４０８個のタップ付きフィルタを用いる。
【００３１】図には入力バス６６及び出力バス７０を有
するデュアルポートＲＡＭ６８を図示した。ＲＡＭ６８
は出力に際してＲＯＭ７２によってアドレスされるが、
このＲＯＭ７２はその出力にアドレスバス７４を介して
ＲＡＭ６８へアドレスするための入力を形成する。デュ
アルポートＲＡＭ６８では、図示しないが、バス６６と
連携する入力にもアドレス信号が供給される。ただし、
図１４に示すＲＡＭ６８はこのＲＡＭへのアドレスバス
が入出力に兼用に多重化された単一の従来型ＲＡＭであ
ってもよい。その場合、同じアドレスバス、同じデータ
バスを使用してデータが先ず１つのサイクルでＲＡＭ６
８に入力され、次のサイクルでアクセスされ、アドレス
及びデータバスが多重化される。これも従来の動作であ
る。
【００３２】出力動作ではＲＡＭ６８からの出力が出力
データバス７０を介して符号変更ブロック７６に入力さ
れる。このブロック７６は必要に応じてデータの符号を
変化させ、その出力を２入力マルチプレクサ７８の一方
の入力に印加する。マルチプレクサ７８の他方の入力は
“０”デジタル値と接続している。従って、マルチプレ
クサ７８は“０”値または符号変更ブロック７６の出力
から選択し、その出力からデータバス８０を介して１７
ビットワードを出力する。しかし、後述するように、こ
の出力のレートははるかに高く、サンプリング周波数ｆ
sの５１２倍である。これが出力アキュムレータ８２に
入力される。この出力アキュムレータ８２は事実上下記
関数を有する：
【数３】 出力アキュムレータ８２の出力はデルタ−シグマコンバ
ータによりｆsの６４倍のレートでサンプリングされ
る。
【００３３】ＲＡＭ６８中のデータは６４ｆs×８のク
ロックレートでアクセスされるが、ｆsのサンプリング
レートで入力される。従って，ｆsの５１２倍のクロッ
ク８４が存在しなければならない。このクロックはＲＯ
Ｍ７２及び出力アキュムレータ８２を制御するのに用い
る。ＲＯＭは“非ゼロ”係数で乗算されるデータワード
を選択的にアドレスし、係数セットはありふれたセット
｛−１、０、＋１｝に限られるから、もし負の係数なら
出力データの符号を変えるだけでよい。
【００３４】係数セットは、８個のデータワードだけが
“非ゼロ”係数によって乗算され、各インターポレータ
出力が３２回の加算よりもはるかに少ない８回の加算を
必要とするように選択されている。もっと高速のクロッ
クがあればもっと多くの加算を行うことができることは
いうまでもない。また、もしインターポレータ出力のい
ずれかに対応する係数セットのひとつが“非ゼロ”係数
との８回以下の乗算という結果を生むとすれば、この出
力は当然“０”値であり、出力としての“０”値を選択
するのにマルチプレクサー７８が利用される。
【００３５】ＲＯＭ７２はこのＲＯＭ中のワード記憶場
所を順次アドレスするＲＯＭシーケンサ７３で制御され
る。各フレームごとにＲＯＭ７２の記憶場所がＲＯＭ７
２のアドレスを順次走査することによって完全に時系列
的にアドレスされる。この時系列の終りに、即ち、フレ
ームの端部で、ＲＯＭシーケンサ７３がリセットされ、
次いでＲＡＭ６８に記憶されているデータが歩進され、
最も古いデータサンプルが捨てられ、新しいデータサン
プルが先入先出（ＦＩＦＯ）方式で記憶される。これに
より次のフレームが開始される。
【００３６】図１５にはＲＯＭアドレス空間を概略的に
示した。ＲＯＭのアドレス空間は各インターポレータ出
力ｚ［ｎ］がこれと連携の８個のアドレスを持つように
配列されている。８個のアドレスのそれぞれは３つのフ
ィールド、即ち、ＲＡＭアドレスフィールド９２、符号
変更ビットフィールド９４及び“０”フィールド９６か
ら成る。ＲＡＭアドレスフィールド９２はバス７４を介
して入力されるＲＡＭのアドレスを決定し、符号変更ビ
ットフィールド９４はライン９８を介して符号変更ブロ
ック７６へ出力されて符号を変えるべきか否かを指示す
る単一ビットから成る。もしビットが“高”にセットさ
れると、このビットは負の演算を指示し、もしビットが
“低”にセットされると、このビットは正の演算を指示
し、符号は変更されない。“０”フィールド９６中のビ
ットが“高”にセットされると、このビットはマルチプ
レクサ７８を“０”値が通過することを指示する。この
フィールド９６の出力はライン１００を介してマルチプ
レクサ７８の入力と接続し、マルチプレクサ７８の動作
を制御する。
【００３７】ＲＯＭのアドレス空間は最初の８個のＲＯ
Ｍアドレスが最初のインターポレータ出力ｚ［０］と連
携し、最後の８個のアドレスが出力ｚ［６３］と連携す
るように配列されている。ＲＯＭ７２は入力アドレスカ
ウンタ（図示しない）を用いるクロック８４の制御下に
ｆsの５１２倍のレートで順次データを出力する。これ
によってＲＯＭ７２は極めて効率的に動作することがで
きる。従って、最初のアドレスから５１２サイクルに亘
ってＲＯＭ７２を順次アドレスしたのちＲＯＭシーケン
サ７３をリセットするだけでよい。
【００３８】図１６は全プロセスを示すフローチャート
である。このフローチャートはスタートブロック１０１
で開始され、次いで機能ブロック１０２に進み、そこで
サンプリング周波数ｆsでデータがロードされる。次い
でプログラムは機能ブロック１０４に進み、関数（１−
ｚ-1）がロードされるのと並行してデータを処理する。
次いでプログラムは機能ブロック１０６に進んで任意の
デジグネータ“ｎ”を０にセットしたのち機能ブロック
１０８に進む。機能ブロック１０８はサンプリングレー
ト６４・ｆｓで第１インターポレータ出力ｚ［ｎ］に対
するアクセスを開始する。ｚ［ｎ］出力のそれぞれと連
携するアドレスは５１２・ｆsのレートでアクセスされ
る。プログラムは次いで機能ブロック１１０に進み、Ｒ
ＡＭ６８をアドレスし、次いで機能ブロック１１２に進
んでＲＡＭ６８から出力されるデータの符号を変える。
プログラムは機能ブロック１１４に進み、ここでも５１
２・ｆsのレートでデータをアキュムレータ８２に入力
する。次いでプログラムは判定ブロック１１６に進み、
アドレス番号８に達したかどうかを判定する。もしＮＯ
なら、プログラムは“Ｎ”パスに沿って機能ブロック１
１８に進んで次のアドレスを選択し、機能ブロック１１
０の入力に戻る。所与の出力ｚ［ｎ］に関して８個のア
ドレスがすべてアクセスされ、ＲＡＭ６８がアドレスさ
れ、必要に応じて出力値の符号が変更されるまでこのプ
ログラムが実行される。この時点でプログラムは“Ｙ”
パスに沿って機能ブロック１２０に進み、６４・ｆsの
レートでアキュムレータ８２から積算値を出力する。次
にプログラムは判定ブロック１２２に進んで“ｎ”の値
が最大値に等しいかどうかを判定する。もしＮＯなら、
プログラムは“Ｎ”パスに沿って機能ブロック１２４に
進んで“ｎ”の値を１だけ増分し、機能ブロック１０８
の入力に戻って次のインターポレータ出力に関する演算
を開始する。“ｎ”の値が最大値なら、ロードされたデ
ータに関する演算の完了を意味し、プログラムは機能１
０２に戻って新しいフレームの開始と同時に次のデータ
ワードをロードする。
【００３９】好ましい実施例では、ＦＩＲフィルタの長
さのどのように設定すべきかまた各インターポレータ出
力が入力データの非ゼロ加算がせいぜい８回で済むよう
に係数をいかにありふれたものにすべきかを決定しなけ
ればならない。現在のところ、最長の従来型ＦＩＲフィ
ルタは１４０８個のタップを有し、このようなフィルタ
では、非ゼロ要素の少なさを無視すれば各インターポレ
ータ出力ごとに２２（＝１４０８／６４）回の演算が必
要となる。このようなフィルタでは、算術演算のない補
間構成を使用すれば必要な加算回数を６４％減らすこと
になる。この構成では、２０４８タップ付きフィルタの
場合が３２ワードであるのに対して僅か２２ワードのデ
ータをＲＡＭにロードすればよい。
【００４０】図１７はスイッチトキャパシタ・フィルタ
４６及び１ビットＤＡＣの詳細な論理図である。１ビッ
トＤＡＣはキャパシタ１２１、キャパシタ１２３及び電
圧基準Ｖrefから成る。一方がＶrefと接続し、他方が接
地している２つの極を有する２つのスイッチ１２５，１
２６を設ける。スイッチ１２５，１２６のそれぞれはキ
ャパシタ１２３，１２１の一方の側とそれぞれ接続する
スイッチアームを有する。キャパシタ１２３，１２１の
他方の側はスイッチ１２８，１３０のスイッチアームと
接続する。スイッチ１２８，１３０は２つの極を有し、
その一方は接地し、他方はスイッチトキャパシタ・フィ
ルタの入力と接続している。動作について説明すると、
キャパシタ１２３はその極板の一方が正電圧と接続し、
他方が接地しており、次に一方の極板を接地に切換え、
他方の極板をスイッチトキャパシタ・フィルタの入力に
接続する。一方の極板が接地しているスイッチ１２８と
連携し、他方の極板が正電圧と接続しているスイッチ１
２５と連携するようにキャパシタ１２２を構成した場合
には、キャパシタ１２１の両極板を接地する。電荷がス
イッチトキャパシタ・フィルタの入力に移行すると、ス
イッチ１２６と連携するキャパシタ１２１の一方の極板
が正電圧と接続し、スイッチ１３０と連携するキャパシ
タ１２１の一方の極板がスイッチトキャパシタ・フィル
タの入力と接続する。これは従来型１ビットＤＡＣであ
る。
【００４１】スイッチトキャパシタ・フィルタは３つの
スイッチトキャパシタ段から成る３次バターワース低域
通過フィルタである。第１段はスイッチ１２８，１３０
の一方の極と接続する負入力と接地している正入力を有
する増幅器１３２から成る。増幅器１３２の出力と入力
の間にキャパシタ１３４が接続されている。スイッチ１
３３，１３５のスイッチアームにキャパシタ１３６の極
板を接続する。キャパシタ１３６はスイッチトキャパシ
タとして動作し、一方の極板が接地し、他方の極板が非
接地極と接続する。スイッチ１３３はキャパシタ１３６
の一方の極板を増幅器１３２の出力とアースの間で切換
え、スイッチ１３５はキャパシタ１３６の他方の極板を
第２段と連携する第２の増幅器１３８の負入力とアース
の間で切換える。増幅器１３８の正入力は接地してい
る。増幅器１３８の負入力と出力の間にキャパシタ１４
０を接続し、増幅器１３８の負入力と出力の間にスイッ
チトキャパシタ１４２が挿入され、スイッチ１３９及び
１４１によって入出力とアースの間で切換えられ、１つ
のモードではキャパシタ１４０と並列に接続し、他のモ
ードでは両極板が接地する。
【００４２】スイッチトキャパシタ１４４はスイッチ１
４３及び１４５を介して増幅器１３８の出力と増幅器１
３２の負入力との間に、またはアースとの間に接続さ
れ、両極板が接地されるか、またはキャパシタが増幅器
１３８の出力と増幅器１３２の負入力の間に挿入され
る。第３の増幅段１４７では、スイッチ１４９及び１５
１を介してスイッチトキャパシタ１４８が増幅器１３８
の出力と増幅段１４７の負入力の間で切換え自在に接続
されている。スイッチ１４９，１５１はキャパシタの一
方の側を接地し、他方の側を非接地極に接続する。増幅
段１４７の入出力間にキャパシタ１５３を並列に接続
し、スイッチ１５７，１５９によってスイッチトキャパ
シタ１５５をキャパシタ１５３と並列に接続する。スイ
ッチ１５７，１５９はキャパシタ１５５の両極板を接地
するか、またはキャパシタ１５３と並列に接続する。増
幅段１４７の出力は３次フィルタの出力である。
【００４３】好ましい実施例では、データはデジタルデ
ルタ−シグマ変調器から出力される１ビットデータであ
り、スイッチ１２８はクロックψ2とＡＮＤ演算された
データ入力に応じて閉じ、スイッチ１３０は反転データ
とクロック信号ψ2をＡＮＤ演算することによって制御
される。これは公知の動作である。スイッチトキャパシ
タ・フィルタは６４・ｆsに相当するサンプリングレー
ト及びｆs/2に等しい−３ｄＢ周波数で動作する。好ま
しい実施例に用いるキャパシタの比率は下記の通りであ
る： キャパシタ 比率 １３６ １ １４０ １９．８８４ １４４ １ １３４ ２０．３７２ １４２ １ １５５ １ １５３ １９．８７２ １４８ １ １２０ １ １２２ １ 本発明では初期低精度フィルタ係数を決定するために先
ず浮動小数点精度ＦＩＲ低域通過フィルタ係数を用いて
フィルタを設計する必要がある。そのため極めて一般的
なパークス・マクレラン(Parkes-McClellan)設計法を用
い、前記係数をソフトウエアによるデルタ−シグマ変調
器または量子化回路によって処理する。浮動小数点係数
を有する周波数応答は下記のように表現することができ
る。
【００４４】
【数４】 ソフトウエアによるデルタ−シグマ変調器で処理すると
下記のような周波数応答が得られる：
【数５】 これにより図３に示すような応答が得られる。従って、
ソフトウエアによるデルタ−シグマ変調器を利用するこ
とにより、浮動小数点精度ＦＩＲ係数を切捨てにより周
波数を限定した形で極めて低いまたはありふれた(trivi
al)レベルとすることにより、切捨てに起因する周波数
応答エラーを高い周波数に集中させる。このことは図３
に示す周波数ひずみの漸増から明らかである。
【００４５】好ましい実施例ではソフトウエアによる４
次デルタ−シグマ変調器を用いることによってＦＩＲ係
数を量子化する。これを図１８に示した。図１８におい
て、浮動小数点精度ＦＩＲ係数ｈ［ｎ］が加算ブロック
１５０に入力され、その出力がアキュムレータ１５２に
入力される。アキュムレータ１５２の出力はスケーリン
グブロック１５４を介して加算ブロック１５６に入力さ
れ、第２のアキュムレータ１５８の入力にも入力され
る。アキュムレータ１５８の出力はスケーリングブロッ
ク１６０を介して加算ブロック１５６に入力され、第３
のアキュムレータ１６２の入力にも入力される。アキュ
ムレータ１６２の出力はスケーリングブロック１６４を
介して加算ブロック１５６に入力され、第４のアキュム
レータ１６６の入力にも入力される。第４のアキュムレ
ータ１６６の出力はスケーリングブロック１６８を介し
て加算ブロック１５６に入力される。加算ブロック１５
６はスケーリングブロック１５４，１６０，１６４及び
１６８の出力を加算し、これを量子化回路１７０に入力
する。量子化回路１７０は加算ブロック１５６の出力を
特定個数の係数に量子化するが、好ましい実施例ではこ
れらの係数はセット｛−１、０、＋１｝に限られる。量
子化回路１７０の出力は加算ブロック１５０に入力され
るが、低精度フィルタ係数をも表わす。
【００４６】各アキュムレータブロック１５２，１５
８，，１６２，１６６の出力に現われる状態変数は初期
値０にセットされる。このことはＷｏｎｇ及びＧｒａｙ
の引用文献に記載されている。ただし、状態変数の最終
値が０に等しくなければ、量子化ノイズによるスミヤリ
ング(smearing)が生じる。これは有限長のＦＩＲ係数を
周期的時系列の１周期と解釈することによって理解する
ことができる。デルタ−シグマエンコーダは非線形性で
あるから、周期的な入力時系列を符号化する際に現われ
る量子化エラーは一般に周期的ではない。１周期に等し
い長さの矩形の窓をデルタ−シグマ出力に適用すること
によって１セットの低精度ＦＩＲ係数を隔離しなければ
ならない。
【００４７】この矩形窓の存在により生ずるスミヤリン
グの結果として低精度ＦＩＲ係数の阻止帯域減衰が制限
される。これは高周波数量子化ノイズが遷移帯域の直ぐ
後の敏感な阻止帯域を必然的に不鮮明にするからであ
る。この問題の解決方法はデルタ−シグマ状態変数の最
終値を強制的に０に等しくすることによってデルタ−シ
グマ出力時系列に強制的に周期性を導入することであ
り、その結果、周期的な低精度ＦＩＲ係数シーケンスが
得られる。状態変数の初期及び最終値を強制的に同値と
することにより矩形窓のノイズスミヤリング効果が解消
される。どの演算にも８個以上の非ゼロ係数が存在しな
いようにするためいくつかの繰り返し演算を行う。これ
には係数セットを計算後に操作する、またはブロック１
７０において量子化回路のしきい値を調整することが含
まれる。
【００４８】１つの例として、乗算器のないＦＩＲ長さ
が１４０８タップの６４倍補間フィルタを設計した。Ｆ
ＩＲ係数は−１、０及び＋１であった。この設計から得
られた係数を付録Ａとして本願明細書に添付する。図１
９はＦＩＲフィルタ１８の応答であり、遷移帯域の直後
に顕著な阻止帯域が現われている。通過帯域の終端部に
ピーキングらしきものが現われているがこれは零次ホー
ルドフィルタに起因する通過帯域の垂下を補償すると共
にスイッチトキャパシタ・フィルタにおける減衰を補償
している。図２０は高周波数の像の減衰を説明するアキ
ュムレータ８２の出力をプロットしたものである。該図
から明らかなように、零次ホールド回路は多数の０をそ
れらの像のところに配置する。低域通過フィルタのアナ
ログ低域通過フィルタリング後の総合的な応答曲線は周
波数が高ければ高いほど減衰を強める結果となる。
【００４９】既に指摘したようにありふれた係数セット
はセット｛−１、０、＋１｝に限られるが、そうでない
(non-trivial)係数セットの一部として整数値のその他
の係数も用いることができる。例えば、係数をセット
｛−２、−１、０、＋１、＋２｝または｛−３、−２、
−１、０、＋１、＋２、＋３｝に限定することもでき
る。“１”以上の整数値を使用し易くするためにはこの
ような係数を用いて算術演算を行う必要がある。以上に
述べた本方式の利点の１つは積算以外の算術演算を全く
必要としないことである。即ち、係数＋１または−１だ
けを用い、係数“０”が無視する。“１”よりも大きい
係数ではこの係数で乗算を行う必要がある。しかし、好
ましい実施例では、積算回数を増やすだけでよい。例え
ば、合計８回の乗算を行う代りに係数＋１または−１を
用いて８回の算術演算を行うか、または係数＋１または
−１を用いる６回の算術演算と係数＋２または−２を用
いる１回の算術演算を行えばよい。
【００５０】係数＋１，＋２または−２による演算を行
う場合には対応の入力データ値について積算を２回行う
だけでよい。即ち、係数“２”を掛けるのではなくデー
タ値を２回加算するだけでよい。値“３”についてはこ
れを３回加算することになる。即ち、出力ごとに非０の
係数が限られたクロックサイクル数ですべての算術演算
が完了するように係数セットを形成することができる。
従って、係数の１つが値“２”ならば係数０を１個補足
する必要があり、係数の１つが値“３”ならば係数０を
２個補足する必要がある。“１”よりも大きい値の係数
を用いる場合、係数セットを形成するステップを通して
程度の異なる融通性が得られる。
【００５１】要約すれば、本発明は最低精度のＦＩＲ係
数で作用する算術演算のない補間フィルタを提供する。
好ましい実施例では乗算器のないフィルタを設計できる
ように僅か３つ係数から成るセット｛−１、０、＋１｝
を用いる。また、インターポレータ出力の演算に必要な
非ゼロ係数の個数を最小限にして所定の個数にする。イ
ンターポレータ出力に対する非ゼロ係数をこのように制
限することにより加算及び／または減算の回数を設定す
ることができる。好ましい実施例では、データがＲＡＭ
に記憶され、所与のインターポレータ出力に対応する係
数に従ってアドレスされ、符号を変えられたのちアキュ
ムレータに入力される。各インターポレータ出力ごとの
演算回数は既知であるから、所与のインターポレータ出
力に関して所定回数の演算が行われて所定回数ＲＡＭが
アクセスされ、出力されると共に所与の動作サイクル時
にアキュムレータに入力されるように積算のクロックレ
ート及びＲＡＭアドレスを増加させるだけでよい。
【００５２】
【図面の簡単な説明】
【図１】低精度ＦＩＲ係数を用いる補間フィルタのブロ
ックダイヤグラムである。
【図２】補間フィルタ全体に必要な補間周波数応答を示
すグラフである。
【図３】低精度係数ＦＩＲフィルタの周波数応答を示す
グラフである。
【図４】低域通過フィルタの周波数応答を示すグラフで
ある。
【図５】Ｄ／Ａコンバータを用いる本発明のＦＩＲ補間
フィルタのブロックダイヤグラムである。
【図６】図５の実施例における入力データの周波数応答
を示すグラフである。
【図７】図５の実施例におけるサンプルレートコンバー
タ出力の周波数応答を示すグラフである。
【図８】図５の実施例におけるＦＩＲ低域通過フィルタ
出力の周波数応答を示すグラフである。
【図９】図５の実施例におけるデルタ−シグマ変調器出
力の周波数応答を示すグラフである。
【図１０】図５の実施例におけるアナログ低域通過フィ
ルタ出力の周波数応答を示すグラフである。
【図１１】本発明の好ましい実施例のブロックダイヤグ
ラムである。
【図１２】ＦＩＲ補間フィルタのブロックダイヤグラム
である。
【図１３】本発明のインターポレータの詳細なブロック
ダイヤグラムである。
【図１４】本発明の好ましい実施例のブロックダイヤグ
ラムである。
【図１５】ＲＯＭアドレススペースの説明図である。
【図１６】プロセスの全体的な流れを示すフローチャー
トである。
【図１７】出力部に用いられるスイッチトキャパシタ・
アナログ低域通過フィルタ及び１ビットＤＡＣのブロッ
クダイヤグラムである。
【図１８】低精度係数の形成に用いるソフトウエアデル
タ−シグマ変調器のブロックダイヤグラムである。
【図１９】ＦＩＲフィルタ係数セット｛−１、０、＋
１｝を用いる実施例に関するプロットであり、ＦＩＲフ
ィルタの周波数応答を示す。
【図２０】ＦＩＲフィルタ係数セット｛−１、０、＋
１｝を用いる実施例に関するプロットであり、アキュム
レータ出力の周波数応答を示す。
【符号の説明】
１０ インターポレータ １２ 低域通過フィルタ １３ 係数ブロック １６ サンプルレートコンバータ １８ ＦＩＲ低域通過フィルタ ２０ デルタ−シグマ変調器 ２２ アナログ低域通過フィルタ／１ビットＤＡＣ ３０ 低速差分ブロック ４０ 高速アキュムレータ ４４ １ビットＤＡＣ ４６ スイッチトキャパシタ低域通過フィルタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリイ ダブリュ スコット アメリカ合衆国 テキサス州 オースティ ン ビーチャム コート 10904 (72)発明者 アンドリュウ ダブリュ クローネ アメリカ合衆国 テキサス州 オースティ ン ストーニイ リッジ ロード 11205

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 デジタル入力値の時系列から成る第１の
    サンプリング周波数のデジタル入力信号をフィルタリン
    グし、各デジタル入力値に１つの対応する複数のデジタ
    ル出力から成るデジタルフィルタ出力信号を発生するデ
    ジタルフィルタにおいて、 デジタル入力値の時系列の一部を記憶する第１の記憶装
    置と、 有限インパルス応答フィルタ機能に関連し離散値だけに
    限られるフィルタ係数を記憶する第２の記憶装置とを含
    み、 各デジタル出力を発生させるためには所定のデジタル入
    力値と第２の記憶装置に記憶されたフィルタ係数のうち
    の所定のフィルタ係数とに対して所定回数の算術演算を
    行うことが必要であり、 さらに、各デジタル出力に対して関連の算術演算を少な
    くとも１回の算術演算を除いて行う演算装置と；各デジ
    タル出力に対して演算装置によって行われるすべての算
    術演算の結果を積算し、すべての算術演算の結果が積算
    されたらその結果をデジタル出力するアキュムレータと
    から成ることを特徴とするデジタルフィルタ。
  2. 【請求項２】 フィルタ係数が複数のフィルタ係数
    “０”を含むことを特徴とする請求項１に記載のデジタ
    ルフィルタ。
  3. 【請求項３】 各デジタル出力に対して行われる算術演
    算のうち少なくとも１回の算術演算の結果が“０”値で
    あり、少なくとも１回の算術演算がフィルタ係数“０”
    に関連することを特徴とする請求項１に記載のデジタル
    フィルタ。
  4. 【請求項４】 所定回数の算術演算のうちの特定回数が
    フィルタ係数“０”値と関連し、演算装置が所定回数の
    算術演算のうち特定回数以外の算術演算だけを行うこと
    を特徴とする請求項１に記載のデジタルフィルタ。
  5. 【請求項５】 演算装置が算術演算を順次行うことを特
    徴とする請求項１に記載のデジタルフィルタ。
  6. 【請求項６】 非“０”のフィルタ係数が“−１”また
    は“＋１”値に限られ、関連のフィルタ係数が“−１”
    値ならば演算装置が第１の記憶装置からの関連の記憶サ
    ンプルの符号を変えてアキュムレータに入力し、関連の
    フィルタ係数が“＋１”値ならば演算装置が第１の記憶
    装置からの関連の記憶サンプルをそのままアキュムレー
    タに入力することを特徴とする請求項１に記載のデジタ
    ルフィルタ。
  7. 【請求項７】 第１の記憶装置が外部アドレスによって
    アドレス可能な複数の記憶場所を有するＲＡＭから成
    り；第２の記憶装置が各デジタル出力に対応するＲＡＭ
    の一連のアドレスと、各アドレスに対応してフィルタ係
    数のうちの関連するフィルタ係数に従って行うべき算術
    演算を表わす算術演算指令とを記憶するための複数の記
    憶場所を有するアドレス／指令メモリーから成り；演算
    装置がＲＡＭ出力にアドレスしてこれを受信し算術演算
    指令によって指示される算術演算を行う算術装置から成
    り；演算装置がアドレス／指令メモリーを順次操作して
    記憶アドレスと記憶算術演算指令を出力し、ＲＡＭに記
    憶されているサンプルのうち算術装置に入力すべきサン
    プルを選択して関連の算術演算指令を実行させ、所与の
    デジタル出力についてアドレス／指令メモリーに記憶さ
    れているアドレスを順次操作しながら算術装置の結果を
    アキュムレータに出力して積算することを特徴とする請
    求項１に記載のデジタルフィルタ。
  8. 【請求項８】 フィルタ係数がセット｛−１、０、＋
    １｝に限られ、関連のフィルタ係数が“１”ならば、Ｒ
    ＡＭからのアドレスされたサンプルの符号を変えてアキ
    ュムレータに入力し、関連のフィルタ係数が“＋１”な
    らばアドレスされたサンプルをそのままアキュムレータ
    に入力し、関連のフィルタ係数が“０”ならば“０”を
    アキュムレータに入力することを特徴とする請求項７に
    記載のデジタルフィルタ。
  9. 【請求項９】 各デジタル出力に対する所定回数の算術
    演算のうちの特定回数がフィルタ係数“０”と関連する
    ものであり、アドレス／指令メモリーに記憶された各デ
    ジタル出力に対する一連のアドレスが所定回数の算術演
    算のうち前記特定回数の算術演算を含まない算術演算に
    関連があり、このため演算装置が実行する算術演算の回
    数が前記特定回数だけ減少することを特徴とする請求項
    ７に記載のデジタルフィルタ。
  10. 【請求項１０】 アキュムレータの出力をフィルタリン
    グするため低域通過フィルタ機能を有する出力フィルタ
    をも含むことを特徴とする請求項１に記載のデジタルフ
    ィルタ。
  11. 【請求項１１】 低域通過フィルタが所定の通過帯域垂
    下特性を有し、有限インパルス応答フィルタ機能に関連
    する前記フィルタ係数が通過帯域垂下を補償することを
    特徴とする請求項１０に記載のデジタルフィルタ。
  12. 【請求項１２】 低域通過フィルタが所定の位相応答を
    有し、有限インパルス応答フィルタ機能に関連する前記
    フィルタ係数が位相応答を補償することを特徴とするこ
    とを特徴とする請求項１０に記載のデジタルフィルタ。
  13. 【請求項１３】 アキュムレータが低域通過フィルタ機
    能の一部を構成することを特徴とする請求項１０に記載
    のデジタルフィルタ。
  14. 【請求項１４】 デジタル値の時系列を補間してさらに
    高いサンプリング周波数にする補間装置をも含むことを
    特徴とする請求項１に記載のデジタルフィルタ。
  15. 【請求項１５】 補間装置がフィルタリング前にデジタ
    ル入力値時系列の間に０値を散在させ、演算装置が散在
    させた０値に関連する算術演算を除外することを特徴と
    する請求項１４に記載のデジタルフィルタ。
  16. 【請求項１６】 デジタル入力信号のデジタル値を記憶
    する複数の記憶場所を有し、各記憶場所を外部アドレス
    によってランダムにアドレスして出力させることのでき
    るＲＡＭを含み；第１の記憶装置がフィルタ係数の複数
    の系列をフィルタ係数列として記憶し、各フィルタ係数
    列がデジタル出力の１つと関連しかつ関連のデジタル出
    力の計算に必要な有限インパルス応答フィルタ機能のフ
    ィルタ係数を含み；第２の記憶装置がＲＡＭのアドレス
    の複数の系列をアドレス列として記憶し、各アドレス列
    が第１の記憶装置に記憶されているフィルタ係数列の１
    つと関連し、各アドレス列中の各アドレスが第１の記憶
    装置に記憶されているフィルタ係数列のうちの対応列中
    のフィルタ係数のうちの対応する係数と関連し；演算装
    置がＲＡＭのアドレスされた出力に第１の記憶装置の出
    力で表わされる値を乗算する算術装置を含み；各アドレ
    ス列中のアドレスを順次操作してＲＡＭをアドレスし、
    ＲＡＭから記憶サンプルのうち関連するサンプルを算術
    装置へ出力するように第２の記憶装置を制御するととも
    に、第２の記憶装置から出力されるアドレスの１つに対
    応するフィルタ係数を算術装置へ出力するように第１の
    記憶装置を制御する制御装置を具備して成ることを特徴
    とする請求項１に記載のデジタルフィルタ。
  17. 【請求項１７】 フィルタ係数がセット｛＋１、０、−
    １｝に限られ、算術装置がフィルタ係数のうち出力され
    た係数が“−１”ならばＲＡＭからの出力サンプルの符
    号を変え、フィルタ係数の値が“＋１”ならばＲＡＭの
    出力をそのまま、また、第１の記憶装置から出力される
    フィルタ係数が“０”ならば“０”をそれぞれアキュム
    レータに入力することを特徴とする請求項１６に記載の
    デジタルフィルタ。
  18. 【請求項１８】 第１の記憶装置及び第２の記憶装置の
    それぞれが複数のアドレス可能記憶場所を有するＲＯＭ
    から成り、各アドレス可能記憶場所が第２の記憶装置に
    記憶されたアドレスの１つを、また第１の記憶装置に記
    憶されたこのアドレスと関連するフィルタ係数の１つを
    記憶しており、制御装置がＲＯＭのアドレス可能記憶場
    所を順次操作することを特徴とする請求項１に記載のデ
    ジタルフィルタ。
  19. 【請求項１９】 すべてのデジタル出力に所定回数の算
    術演算がそれぞれ関連し、特定個数のフィルタ係数を各
    デジタル出力に対して“０”に設定することにより、ア
    ドレス列が算術演算のうち特定個数のフィルタ係数
    “０”と関連しない算術演算のためのアドレスだけを含
    むようにしたことを特徴とする請求項１に記載のデジタ
    ルフィルタ。
  20. 【請求項２０】 デジタル値の時系列を補間してさらに
    高いサンプリング周波数にする補間装置をも含むことを
    特徴とする請求項１６に記載のデジタルフィルタ。
  21. 【請求項２１】 補間装置がフィルタリングが行われる
    前にデジタル値時系列中の値の間に０を補間し、算術装
    置が補間０値と関連する算術演算を除外することを特徴
    とする請求項２０に記載のデジタルフィルタ。
  22. 【請求項２２】 サンプリング周波数よりも高い周波数
    で動作するプロセッサクロックと；各デジタル出力に対
    して関連する算術演算を行う算術プロセッサとをさらに
    具備し、 各算術演算がプロセッサクロックの所定数のクロックサ
    イクルを必要とし、各デジタル出力に対してすべての算
    術演算を行うのに必要な総クロックサイクル数がサンプ
    リング周波数と関連する１サンプリング周期以下または
    これと等しいことを特徴とする請求項１に記載のデジタ
    ルフィルタ。
  23. 【請求項２３】 各デジタル出力に対する少なくとも１
    つの算術演算が０値であり、算術プロセッサがこの少な
    くとも１つの算術演算を処理しないことを特徴とする請
    求項２２に記載のデジタルフィルタ。
  24. 【請求項２４】 各デジタル出力に対する少なくとも１
    つの算術演算が他のデジタル出力と比較して異なること
    を特徴とする請求項２２に記載のデジタルフィルタ。
  25. 【請求項２５】 デジタル入力値の時系列から成る第１
    サンプリング周波数のデジタル出力信号をフィルタリン
    グし、各デジタル入力値に対して１つが対応する複数の
    デジタル出力から成るデジタル出力信号を形成する方法
    において、 デジタル入力値時系列の一部を第１の記憶装置に記憶さ
    せ；有限インパルス応答フィルタ機能に関連し離散値だ
    けに限られるフィルタ係数を第２の記憶装置に記憶さ
    せ、 所定のデジタル入力値と第２の記憶装置に記憶されてい
    る所定のフィルタ係数との間で各デジタル出力につき必
    要な所定回数の算術演算のうち少なくとも１つの算術演
    算の結果が“０”となるようにし；各デジタル出力に対
    して少なくとも１つの算術演算は除外して関連の各算術
    演算を行い；各デジタル出力に対する算術演算すべての
    結果を積算して積算結果のデジタル値を出力するステッ
    プから成ることを特徴とするデジタル出力信号を形成す
    る方法。
  26. 【請求項２６】 フィルタ係数が複数の係数“０”を含
    むことを特徴とする請求項２５に記載の方法。
  27. 【請求項２７】 結果が“０”となる少なくとも１つの
    算術演算がフィルタ係数“０”と関連する算術演算の１
    つであることを特徴とする請求項２５に記載の方法。
  28. 【請求項２８】 所定回数の算術演算のうち特定回数が
    フィルタ係数“０”と関連し、算術演算を行うステップ
    が算術演算のうち特定回数の算術演算を含まない算術演
    算だけを行うことを特徴とする請求項２５に記載の方
    法。
  29. 【請求項２９】 算術演算を順次行うことを特徴とする
    請求項２５に記載の方法。
  30. 【請求項３０】 非“０”のフィルタ係数が“−１”ま
    たは“＋１”に限られ、算術演算を行うステップが関連
    のフィルタ係数が“−１”ならば積算ステップで用いる
    第１の記憶装置に記憶されている関連の入力値の符号を
    変え、関連のフィルタ係数が“＋１”ならば積算ステッ
    プで用いる第１の記憶装置からの関連の入力値をそのま
    ま入力することを特徴とする請求項２５に記載の方法。
  31. 【請求項３１】 デジタル入力値時系列の一部を第１の
    記憶装置に記憶させるステップとして、デジタル入力値
    時系列の一部を外部アドレスによってアドレス可能な複
    数の記憶場所を有するＲＡＭに記憶させ、 第２の記憶装置が各デジタル出力に対応するＲＡＭのア
    ドレス列と、それらのアドレスに対応してフィルタ係数
    のうち関連するフィルタ係数に従って行うべき算術演算
    を表わす算術演算指令とを記憶するため複数の記憶場所
    を有するアドレス／指令メモリーから成り；算術演算を
    行うステップがＲＡＭの出力をアドレスして受信し、算
    術演算指令によって指示される算術演算をこの出力に対
    して行うステップを含み；算術演算を行うステップがＲ
    ＡＭに記憶されているサンプルのうち関連の算術演算指
    令の実行に使用すべきサンプルを選択するためアドレス
    ／指令メモリーを順次操作することによってアドレス及
    び関連の算術演算指令を出力させ、所与のデジタル出力
    についてアドレス／指令メモリーに記憶されているアド
    レスを順次操作しながら積算ステップに使用すべき関連
    の算術演算指令の実行結果を出力することを特徴とする
    請求項２５に記載の方法。
  32. 【請求項３２】 フィルタ係数がセット｛−１、０、＋
    １｝に限られ、関連の算術演算指令を実行するステップ
    が関連のフィルタ係数が“−１”ならばＲＡＭからアド
    レスされたサンプルの符号を変えて積算ステップに使用
    し、関連のフィルタ係数が“＋１”ならばアドレスされ
    たサンプルをそのまま積算ステップに使用し、関連のフ
    ィルタ係数が“０”ならば積算ステップに“０”を用い
    ることを特徴とする請求項３１に記載の方法。
  33. 【請求項３３】 各デジタル出力に対する所定回数の算
    術演算のうち特定回数の算術演算がフィルタ係数“０”
    と関連があり、アドレス／指令メモリーに記憶されてい
    る各デジタル出力に対応する一連のアドレスが所定回数
    の算術演算のうち特定回数の算術演算を含まない算術演
    算と関連があるため、算術指令実行ステップにおいて行
    われる算術演算の回数が特定回数の算術演算だけ少ない
    ことを特徴とする請求項３１に記載の方法。
  34. 【請求項３４】 積算ステップからの出力を、低域通過
    フィルタ機能を用いてフィルタリングするステップをも
    含むことを特徴とする請求項２５に記載の方法。
  35. 【請求項３５】 フィルタリングステップにおいて所定
    の通過帯域垂下特性を有する低域通過フィルタでデジタ
    ル出力信号を処理し、有限インパルス応答フィルタ機能
    に関連するフィルタ係数が通過帯域を補償することを特
    徴とする請求項３４に記載の方法。
  36. 【請求項３６】 フィルタステップが積算ステップの一
    部であることを特徴とする請求項３４に記載の方法。
  37. 【請求項３７】 デジタル値時系列を補間してさらに高
    いサンプリング周波数にするステップをも含むことを特
    徴とする請求項３４に記載の方法。
  38. 【請求項３８】 補間ステップにおいてフィルタリング
    前にデジタル入力値時系列中の値の間に“０”を散在さ
    せ、算術演算実行ステップにおいて散在させた“０”に
    関連する算術演算を除外することを特徴とする請求項３
    ７に記載の方法。
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