JPH07297720A - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH07297720A JPH07297720A JP8616794A JP8616794A JPH07297720A JP H07297720 A JPH07297720 A JP H07297720A JP 8616794 A JP8616794 A JP 8616794A JP 8616794 A JP8616794 A JP 8616794A JP H07297720 A JPH07297720 A JP H07297720A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- inverter
- circuit
- latch
- vref
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】集積回路の低電圧電源化に対応するため、デジ
タル回路と同一の回路構成即ち、デジタルロジックゲー
トで構成したコンパレータを提供する。 【構成】デジタルロジックゲートのインバータ５を一対
配置し、各インバータの入力端に印加された電圧に応答
する出力を一対の入力端をもつラッチ３、あるいはフリ
ップフロップで差動増幅し、比較結果を出力する。 【効果】デジタル集積回路の低電圧化に適応した、アナ
ログ／デジタル混在大規模集積回路の設計，製造が容易
となる。
タル回路と同一の回路構成即ち、デジタルロジックゲー
トで構成したコンパレータを提供する。 【構成】デジタルロジックゲートのインバータ５を一対
配置し、各インバータの入力端に印加された電圧に応答
する出力を一対の入力端をもつラッチ３、あるいはフリ
ップフロップで差動増幅し、比較結果を出力する。 【効果】デジタル集積回路の低電圧化に適応した、アナ
ログ／デジタル混在大規模集積回路の設計，製造が容易
となる。
Description
【０００１】
【産業上の利用分野】本発明はコンパレータに係り、特
に、集積回路（ＩＣ）における低電圧動作に適し、また
アナログ／デジタル混在の大規模集積回路（ＬＳＩ）に
向いたＭＯＳコンパレータに関する。
に、集積回路（ＩＣ）における低電圧動作に適し、また
アナログ／デジタル混在の大規模集積回路（ＬＳＩ）に
向いたＭＯＳコンパレータに関する。
【０００２】
【従来の技術】ＭＯＳコンパレータとして、図１に示す
ような差動対あるいは差動増幅段からなる差動型コンパ
レータがアナログ／デジタル変換器（ＡＤＣ）等のアナ
ログ／デジタル混在回路に従来から用いられてきた。
（例えば、１９８７年のＩＥＥＥ国際固体素子会議の予
稿集、ISSCC Digest of Technical papers, Feb. 1987,
pp. 220−221，に記載）図１の差動アンプ１と差動アン
プ２の回路は、例えば図２の（ａ）（ｂ）に示すよう
に、ＭＯＳ電界効果トランジスタ（ＦＥＴ）を用いて構
成される。
ような差動対あるいは差動増幅段からなる差動型コンパ
レータがアナログ／デジタル変換器（ＡＤＣ）等のアナ
ログ／デジタル混在回路に従来から用いられてきた。
（例えば、１９８７年のＩＥＥＥ国際固体素子会議の予
稿集、ISSCC Digest of Technical papers, Feb. 1987,
pp. 220−221，に記載）図１の差動アンプ１と差動アン
プ２の回路は、例えば図２の（ａ）（ｂ）に示すよう
に、ＭＯＳ電界効果トランジスタ（ＦＥＴ）を用いて構
成される。
【０００３】この差動型コンパレータの比較動作は図３
のタイムチャートに従って行われる。まず参照電圧Ｖｒ
ｅｆ（直流電圧）を一対のキャパシタＣ１の双方に印加
しつつ、差動アンプ１を初期ゼロ状態に自動バイアス、
即ちオートゼロ（ＡＺ）し、ラッチ３（あるいはフリッ
プフロップ３）を初期状態にリセットする。ここで差動
アンプ１のオートゼロはスイッチＳＷ０１をオンして入
出力端を電気的に短絡することにより実行される。
のタイムチャートに従って行われる。まず参照電圧Ｖｒ
ｅｆ（直流電圧）を一対のキャパシタＣ１の双方に印加
しつつ、差動アンプ１を初期ゼロ状態に自動バイアス、
即ちオートゼロ（ＡＺ）し、ラッチ３（あるいはフリッ
プフロップ３）を初期状態にリセットする。ここで差動
アンプ１のオートゼロはスイッチＳＷ０１をオンして入
出力端を電気的に短絡することにより実行される。
【０００４】また図６（ａ)，(ｂ）に示すようなクロッ
クドインバータ４を用いて構成されたラッチ３はクロッ
クφをロー（Ｌｏｗ）レベルとしてクロックドインバー
タ４を非動作状態（ＯＦＦ）としたうえで、スイッチＳ
Ｗ０２をＯＮしてバイアス電圧ＶＢＮをクロックドイン
バータ４の入力端に印加し、初期状態にリセットする。
ここで、ＶＢＮはクロックドインバータ４の論理しきい
電圧ＶＴＨになるべく近いことがラッチ３の動作上好ま
しい。
クドインバータ４を用いて構成されたラッチ３はクロッ
クφをロー（Ｌｏｗ）レベルとしてクロックドインバー
タ４を非動作状態（ＯＦＦ）としたうえで、スイッチＳ
Ｗ０２をＯＮしてバイアス電圧ＶＢＮをクロックドイン
バータ４の入力端に印加し、初期状態にリセットする。
ここで、ＶＢＮはクロックドインバータ４の論理しきい
電圧ＶＴＨになるべく近いことがラッチ３の動作上好ま
しい。
【０００５】つぎにＳＷ０１およびＳＷ０２をＯＦＦし
て、差動アンプ１およびラッチ３の初期状態を解除し、
一対のキャパシタＣ１の一方にはＶｒｅｆを、他方には
入力電圧Ｖｉｎを印加する。この結果、差電圧Ｖｉｎ−
Ｖｒｅｆが差動アンプ１および２を通して増幅され、後
段のラッチ３に伝達されるので、クロックφをハイ（Ｈ
ｉｇｈ）レべルにしてラッチ３を動作状態（ＨＯＬＤ）
にすると、Ｖｉｎ−Ｖｒｅｆ、すなわち、ＶｉｎとＶｒ
ｅｆの比較結果がラッチ３に格納される。またラッチ３
の出力端には、１，０レベルの信号Ｑ，Ｑ′が出力され
る。例えば、Ｖｉｎ＞Ｖｒｅｆの場合はＱ＝１レベル
（Ｈｉｇｈ）、Ｖｉｎ＜Ｖｒｅｆの場合はＱ＝０レベル
（Ｌｏｗ）となる。
て、差動アンプ１およびラッチ３の初期状態を解除し、
一対のキャパシタＣ１の一方にはＶｒｅｆを、他方には
入力電圧Ｖｉｎを印加する。この結果、差電圧Ｖｉｎ−
Ｖｒｅｆが差動アンプ１および２を通して増幅され、後
段のラッチ３に伝達されるので、クロックφをハイ（Ｈ
ｉｇｈ）レべルにしてラッチ３を動作状態（ＨＯＬＤ）
にすると、Ｖｉｎ−Ｖｒｅｆ、すなわち、ＶｉｎとＶｒ
ｅｆの比較結果がラッチ３に格納される。またラッチ３
の出力端には、１，０レベルの信号Ｑ，Ｑ′が出力され
る。例えば、Ｖｉｎ＞Ｖｒｅｆの場合はＱ＝１レベル
（Ｈｉｇｈ）、Ｖｉｎ＜Ｖｒｅｆの場合はＱ＝０レベル
（Ｌｏｗ）となる。
【０００６】
【発明が解決しようとする課題】５Ｖから３Ｖへと低い
電源電圧が今後普及すると、従来の差動型コンパレータ
は動作電圧範囲が狭くなり、設計マージンがなくなるば
かりでなく、バイアス電圧ＶＢＰ，ＶＢＮの発生回路も
設計が困難になる。メモリ，ロジックなどのデジタル回
路はすでに低電圧化が進んでおり、これらにＡ／Ｄ変換
器等のアナログ回路を混在させたワンチップＬＳＩの開
発には、コンパレータなどアナログ回路の低電圧設計が
不可欠になる。
電源電圧が今後普及すると、従来の差動型コンパレータ
は動作電圧範囲が狭くなり、設計マージンがなくなるば
かりでなく、バイアス電圧ＶＢＰ，ＶＢＮの発生回路も
設計が困難になる。メモリ，ロジックなどのデジタル回
路はすでに低電圧化が進んでおり、これらにＡ／Ｄ変換
器等のアナログ回路を混在させたワンチップＬＳＩの開
発には、コンパレータなどアナログ回路の低電圧設計が
不可欠になる。
【０００７】本発明の目的は、デジタルロジックと同様
に低電圧電源で動作するコンパレータを提供することに
ある。
に低電圧電源で動作するコンパレータを提供することに
ある。
【０００８】
【課題を解決するための手段】低電圧電源で動作するコ
ンパレータを実現するため、従来の差動アンプ１または
差動アンプ２の代わりに、デジタルロジックに用いる最
も簡単な構成のインバータ２個を対で配置する回路手段
を用いた。
ンパレータを実現するため、従来の差動アンプ１または
差動アンプ２の代わりに、デジタルロジックに用いる最
も簡単な構成のインバータ２個を対で配置する回路手段
を用いた。
【０００９】
【作用】並置されたインバータ２個からなる一対の回路
を差動回路とみなし、一対の入力の各端にはキャパシタ
を介して参照電圧Ｖｒｅｆあるいは入力電圧Ｖｉｎを選
択的に印加する。差動電圧Ｖｉｎ−Ｖｒｅｆに対応した
出力電圧は一対の出力端に得られ、これを後段のラッチ
に接続して、比較結果（Ｖｉｎ−Ｖｒｅｆ）を１，０レ
ベルで格納する。
を差動回路とみなし、一対の入力の各端にはキャパシタ
を介して参照電圧Ｖｒｅｆあるいは入力電圧Ｖｉｎを選
択的に印加する。差動電圧Ｖｉｎ−Ｖｒｅｆに対応した
出力電圧は一対の出力端に得られ、これを後段のラッチ
に接続して、比較結果（Ｖｉｎ−Ｖｒｅｆ）を１，０レ
ベルで格納する。
【００１０】比較動作は従来の差動型コンパレータと同
様に行われる。一対のインバータはまず参照電圧Ｖｒｅ
ｆ（直流電圧）を一対のキャパシタの双方に印加しつ
つ、各インバータの入出力端を電気的に短絡することに
より初期ゼロ状態に自動バイアス、即ち、オートゼロ
（ＡＺ）できる。つぎに各インバータの入出力端を開放
して動作状態としつつ、一対のキャパシタの一方にはＶ
ｒｅｆを、他方にはＶｉｎを印加する。これにより、一
方のインバータは差電圧Ｖｒｅｆ−Ｖｒｅｆを、他方の
インバータは差電圧Ｖｉｎ−Ｖｒｅｆを増幅して、後段
のラッチに伝達する。この結果、ラッチには（Ｖｒｅｆ
−Ｖｒｅｆ）と（Ｖｉｎ−Ｖｒｅｆ）の差電圧（Ｖｒｅ
ｆ−Ｖｉｎ）が取り込まれ、増幅される。この結果Ｖｉ
ｎとＶｒｅｆの比較結果がラッチに格納される。
様に行われる。一対のインバータはまず参照電圧Ｖｒｅ
ｆ（直流電圧）を一対のキャパシタの双方に印加しつ
つ、各インバータの入出力端を電気的に短絡することに
より初期ゼロ状態に自動バイアス、即ち、オートゼロ
（ＡＺ）できる。つぎに各インバータの入出力端を開放
して動作状態としつつ、一対のキャパシタの一方にはＶ
ｒｅｆを、他方にはＶｉｎを印加する。これにより、一
方のインバータは差電圧Ｖｒｅｆ−Ｖｒｅｆを、他方の
インバータは差電圧Ｖｉｎ−Ｖｒｅｆを増幅して、後段
のラッチに伝達する。この結果、ラッチには（Ｖｒｅｆ
−Ｖｒｅｆ）と（Ｖｉｎ−Ｖｒｅｆ）の差電圧（Ｖｒｅ
ｆ−Ｖｉｎ）が取り込まれ、増幅される。この結果Ｖｉ
ｎとＶｒｅｆの比較結果がラッチに格納される。
【００１１】以上により、差動アンプを用いずに一対の
インバータの出力を比較することによってコンパレータ
が実現され、低電圧電源での動作が可能となる。
インバータの出力を比較することによってコンパレータ
が実現され、低電圧電源での動作が可能となる。
【００１２】
【実施例】図４は本発明のコンパレータの回路構成を示
す図である。一対のキャパシタＣ１０の入力端にはスイ
ッチＳＷが接続され、参照電圧Ｖｒｅｆあるいは入力電
圧Ｖｉｎが選択的に印加される。キャパシタＣ１０の他
端は二つのインバータ５が縦続接続され、２段目のイン
バータ５の出力端はそれぞれキャパシタＣ２０を介して
ラッチ（ＬＡＴＣＨ）あるいはフリップフロップ３に接
続される。
す図である。一対のキャパシタＣ１０の入力端にはスイ
ッチＳＷが接続され、参照電圧Ｖｒｅｆあるいは入力電
圧Ｖｉｎが選択的に印加される。キャパシタＣ１０の他
端は二つのインバータ５が縦続接続され、２段目のイン
バータ５の出力端はそれぞれキャパシタＣ２０を介して
ラッチ（ＬＡＴＣＨ）あるいはフリップフロップ３に接
続される。
【００１３】インバータ５には図５（ａ）に示すような
簡単な構成のＣＭＯＳインバータや、図５（ｂ)，(ｃ）
に示すようなエンハンスメント形ＭＯＳおよびデプレッ
ション形ＭＯＳをそれぞれ負荷に用いた単一チャネルの
ＮＭＯＳインバータを用いることができる。ＰＭＯＳイ
ンバータについても図５（ｂ)，(ｃ）と同様の回路を用
いることができる。単一チャネルのＭＯＳインバータは
集積回路ではウェル内に分離独立して形成できるため、
他の回路からの干渉や雑音に対して強いコンパレータを
実現できる。また、入力端をＭＯＳトランジスタで構成
したBiCMOS（バイポーラＣＭＯＳ）インバータなど、高
い入力インピーダンスを持つインバータを一般に用いる
ことができる。
簡単な構成のＣＭＯＳインバータや、図５（ｂ)，(ｃ）
に示すようなエンハンスメント形ＭＯＳおよびデプレッ
ション形ＭＯＳをそれぞれ負荷に用いた単一チャネルの
ＮＭＯＳインバータを用いることができる。ＰＭＯＳイ
ンバータについても図５（ｂ)，(ｃ）と同様の回路を用
いることができる。単一チャネルのＭＯＳインバータは
集積回路ではウェル内に分離独立して形成できるため、
他の回路からの干渉や雑音に対して強いコンパレータを
実現できる。また、入力端をＭＯＳトランジスタで構成
したBiCMOS（バイポーラＣＭＯＳ）インバータなど、高
い入力インピーダンスを持つインバータを一般に用いる
ことができる。
【００１４】縦続接続された二つのインバータ５のうち
１段目はスイッチＳＷ０１によって、入出力端が電気的
に短絡され、オートゼロ（ＡＺ）にリセットできる。ま
た、ラッチ３の入力端はスイッチＳＷ０２により、一定
のバイアス電位ＶＢＮにリセットすることができる。
１段目はスイッチＳＷ０１によって、入出力端が電気的
に短絡され、オートゼロ（ＡＺ）にリセットできる。ま
た、ラッチ３の入力端はスイッチＳＷ０２により、一定
のバイアス電位ＶＢＮにリセットすることができる。
【００１５】本コンパレータの動作は、図３に示す従来
のコンパレータのタイミングチャートに従って行われ
る。まず、オートゼロ期間（ＡＺ）においてスイッチＳ
Ｗ０１，ＳＷ０２がＯＮとなりインバータ５，ラッチ３
が初期ゼロ状態にそれぞれリセットされる。ラッチ３は
図６（ａ)，(ｂ）に示すような通常のクロックドインバ
ータ４のほか図６（ｃ）のようなインバータの出力部に
スイッチを接続した構成のインバータ４を用いて構成さ
れる。クロックφがＬＯＷレベルのときは出力（ＯＵ
Ｔ）がオープン状態（ＯＦＦ）になるためバイアス電位
ＶＢＮへのリセットが達成される。またキャパシタＣ１
０には選択スイッチＳＷによって基準電圧Ｖｒｅｆが印
加される。
のコンパレータのタイミングチャートに従って行われ
る。まず、オートゼロ期間（ＡＺ）においてスイッチＳ
Ｗ０１，ＳＷ０２がＯＮとなりインバータ５，ラッチ３
が初期ゼロ状態にそれぞれリセットされる。ラッチ３は
図６（ａ)，(ｂ）に示すような通常のクロックドインバ
ータ４のほか図６（ｃ）のようなインバータの出力部に
スイッチを接続した構成のインバータ４を用いて構成さ
れる。クロックφがＬＯＷレベルのときは出力（ＯＵ
Ｔ）がオープン状態（ＯＦＦ）になるためバイアス電位
ＶＢＮへのリセットが達成される。またキャパシタＣ１
０には選択スイッチＳＷによって基準電圧Ｖｒｅｆが印
加される。
【００１６】次の比較期間（ＣＯＭＰ）ではスイッチＳ
Ｗ０１，ＳＷ０２がＯＦＦとなりインバータ５およびラ
ッチ３はリセット状態から開放され、コンパレータは比
較動作を行うことが可能になる。このとき、一方の入力
端には参照電圧Ｖｒｅｆが、他方には入力電圧Ｖｉｎが
選択スイッチＳＷによって印加されると、ＡＺ期間との
差電圧Ｖｒｅｆ−ＶｒｅｆおよびＶｉｎ−Ｖｒｅｆが増
幅され、ラッチ３の両入力端にそれぞれ伝達される。比
較期間ＣＯＭＰの前半はラッチ３が非ホールド状態（Ｏ
ＦＦ）であるが、φがＨＩＧＨレベルに変化するとホー
ルド状態(HOLD)に変化し、（Ｖｉｎ−Ｖｒｅｆ）と（Ｖ
ｒｅｆ−Ｖｒｅｆ）の差、すなわち、ＶｉｎとＶｒｅｆ
の比較結果がホールドされる。
Ｗ０１，ＳＷ０２がＯＦＦとなりインバータ５およびラ
ッチ３はリセット状態から開放され、コンパレータは比
較動作を行うことが可能になる。このとき、一方の入力
端には参照電圧Ｖｒｅｆが、他方には入力電圧Ｖｉｎが
選択スイッチＳＷによって印加されると、ＡＺ期間との
差電圧Ｖｒｅｆ−ＶｒｅｆおよびＶｉｎ−Ｖｒｅｆが増
幅され、ラッチ３の両入力端にそれぞれ伝達される。比
較期間ＣＯＭＰの前半はラッチ３が非ホールド状態（Ｏ
ＦＦ）であるが、φがＨＩＧＨレベルに変化するとホー
ルド状態(HOLD)に変化し、（Ｖｉｎ−Ｖｒｅｆ）と（Ｖ
ｒｅｆ−Ｖｒｅｆ）の差、すなわち、ＶｉｎとＶｒｅｆ
の比較結果がホールドされる。
【００１７】この場合、ラッチ３の出力Ｑ，Ｑ′は、 Ｖｉｎ＞Ｖｒｅｆ ならば Ｑ＝ＨＩＧＨ，Ｑ′＝ＬＯＷ Ｖｉｎ＜Ｖｒｅｆ ならば Ｑ＝ＬＯＷ， Ｑ′＝ＨＩＧＨ となる。ここでＱ，Ｑ′は高い入力インピーダンスもつ
ＭＯＳゲートに接続されるとする。本コンパレータはア
ナログ回路の差動アンプを用いず、通常のデジタルロジ
ック回路のみで構成できる。このため回路設計が容易で
あるほか、デジタルロジックと同様に低電圧電源で動作
するコンパレータを提供することができる。
ＭＯＳゲートに接続されるとする。本コンパレータはア
ナログ回路の差動アンプを用いず、通常のデジタルロジ
ック回路のみで構成できる。このため回路設計が容易で
あるほか、デジタルロジックと同様に低電圧電源で動作
するコンパレータを提供することができる。
【００１８】図７は本発明のコンパレータの他の回路図
である。図４における２段接続のインバータ５のうち後
段のインバータをクロックドインバータ４を用いて構成
した。また、クロックドインバータ４の出力はキャパシ
タを介さずにラッチ３の入力に直結する。ラッチ３の初
期リセットは特に行わず、初段のインバータ５のみ初期
ゼロ状態にリセットして比較動作を実行する。
である。図４における２段接続のインバータ５のうち後
段のインバータをクロックドインバータ４を用いて構成
した。また、クロックドインバータ４の出力はキャパシ
タを介さずにラッチ３の入力に直結する。ラッチ３の初
期リセットは特に行わず、初段のインバータ５のみ初期
ゼロ状態にリセットして比較動作を実行する。
【００１９】図８にそのタイミングチャートを示す。オ
ートゼロ期間（ＡＺ）に出力がオープン状態（ＯＦＦ）
であった後段クロックドインバータ４は、続く比較期間
（ＣＯＭＰ）で通常のインバータ動作モード（ＯＮ）に
なり、差電圧Ｖｒｅｆ−ＶｒｅｆおよびＶｉｎ−Ｖｒｅ
ｆが増幅されて次段のラッチ３の各入力端キャパシタＣ
ｓに保持される。このときラッチ３は出力がオープン状
態（ＯＦＦ）であり、Ｃｓへ保持が可能である。次の期
間でクロックφが変化すると、Ｃｓは前段インバータか
ら切り離され、ラッチ３は増幅動作モード（ＨＯＬＤ）
となる。
ートゼロ期間（ＡＺ）に出力がオープン状態（ＯＦＦ）
であった後段クロックドインバータ４は、続く比較期間
（ＣＯＭＰ）で通常のインバータ動作モード（ＯＮ）に
なり、差電圧Ｖｒｅｆ−ＶｒｅｆおよびＶｉｎ−Ｖｒｅ
ｆが増幅されて次段のラッチ３の各入力端キャパシタＣ
ｓに保持される。このときラッチ３は出力がオープン状
態（ＯＦＦ）であり、Ｃｓへ保持が可能である。次の期
間でクロックφが変化すると、Ｃｓは前段インバータか
ら切り離され、ラッチ３は増幅動作モード（ＨＯＬＤ）
となる。
【００２０】Ｃｓに保持された増幅差電圧によってラッ
チの出力Ｑ，Ｑ′が確定する。ここで、ＶｉｎとＶｒｅ
ｆの大小と出力Ｑ，Ｑ′の関係は図４のコンパレータの
場合と同じである。
チの出力Ｑ，Ｑ′が確定する。ここで、ＶｉｎとＶｒｅ
ｆの大小と出力Ｑ，Ｑ′の関係は図４のコンパレータの
場合と同じである。
【００２１】図９は本発明のコンパレータの他の回路図
である。図７に示すコンパレータ回路において、ラッチ
３の直前にインバータ５を一段挿入した構成になってい
る。動作は図７のコンパレータと同様に行われ、図８の
タイミングチャートに従って比較動作が行われる。この
とき、ラッチ３の出力Ｑ，Ｑ′は、 Ｖｉｎ＞Ｖｒｅｆ ならば Ｑ＝ＬＯＷ，Ｑ′＝ＨＩＧＨ Ｖｉｎ＜Ｖｒｅｆ ならば Ｑ＝ＨＩＧＨ， Ｑ′＝ＬＯＷ となる。
である。図７に示すコンパレータ回路において、ラッチ
３の直前にインバータ５を一段挿入した構成になってい
る。動作は図７のコンパレータと同様に行われ、図８の
タイミングチャートに従って比較動作が行われる。この
とき、ラッチ３の出力Ｑ，Ｑ′は、 Ｖｉｎ＞Ｖｒｅｆ ならば Ｑ＝ＬＯＷ，Ｑ′＝ＨＩＧＨ Ｖｉｎ＜Ｖｒｅｆ ならば Ｑ＝ＨＩＧＨ， Ｑ′＝ＬＯＷ となる。
【００２２】図１０は本発明のコンパレータの他の回路
構成を示す図である。図７に示すコンパレータ回路にお
いて、オートゼロ(ＡＺ)にリセットできるインバータ５
を２段縦続接続した構成となっている。２段のインバー
タ５は同時に同一動作を行い、入力電圧の比較結果を後
段のラッチ３に伝達する。比較動作のタイミングは図７
のコンパレータと同様、図８のタイミングチャートに従
う。入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの大小と、コン
パレータ出力Ｑ，Ｑ′の関係は図９あるいは図７のコン
パレータと同じである。
構成を示す図である。図７に示すコンパレータ回路にお
いて、オートゼロ(ＡＺ)にリセットできるインバータ５
を２段縦続接続した構成となっている。２段のインバー
タ５は同時に同一動作を行い、入力電圧の比較結果を後
段のラッチ３に伝達する。比較動作のタイミングは図７
のコンパレータと同様、図８のタイミングチャートに従
う。入力電圧Ｖｉｎと参照電圧Ｖｒｅｆの大小と、コン
パレータ出力Ｑ，Ｑ′の関係は図９あるいは図７のコン
パレータと同じである。
【００２３】図１１は本発明のコンパレータを用いて、
Ａ／Ｄ変換器を構成した実施例である。本発明のコンパ
レータ６を８ビット分、すなわち、２５６個用いて入力
電圧Ｖｉｎと各参照電圧Ｖｒｅｆを比較し、Ｖｉｎをデ
ジタルコード（Ｄ０，Ｄ１，．．．Ｄ７）に変換するも
のである。外部クロック信号ＣＬＯＣＫから内部クロッ
ク発生回路７によってコンパレータ６の制御に必要なク
ロックφ，φ′を作り、供給する。
Ａ／Ｄ変換器を構成した実施例である。本発明のコンパ
レータ６を８ビット分、すなわち、２５６個用いて入力
電圧Ｖｉｎと各参照電圧Ｖｒｅｆを比較し、Ｖｉｎをデ
ジタルコード（Ｄ０，Ｄ１，．．．Ｄ７）に変換するも
のである。外部クロック信号ＣＬＯＣＫから内部クロッ
ク発生回路７によってコンパレータ６の制御に必要なク
ロックφ，φ′を作り、供給する。
【００２４】各参照電圧Ｖｒｅｆは外部基準電圧ＶＨと
ＶＬの間を抵抗ラダー回路（Ｒ，Ｒ／２）によって分割
された電圧が供給される。この場合ＶＨ＞ＶＬとすると
入力電圧Ｖｉｎと同じ分割参照電圧となるコンパレータ
を境にしてＶＨ側のコンパレータ群（．．．，２５６）
とＶＬ側のコンパレータ群（１，２，．．．）の比較結
果（Ｑ，Ｑ′）が異なる。エンコーダ回路８はこれらの
コンパレータの比較結果から入力電圧Ｖｉｎの値に対応
するデジタルコードを出力する。
ＶＬの間を抵抗ラダー回路（Ｒ，Ｒ／２）によって分割
された電圧が供給される。この場合ＶＨ＞ＶＬとすると
入力電圧Ｖｉｎと同じ分割参照電圧となるコンパレータ
を境にしてＶＨ側のコンパレータ群（．．．，２５６）
とＶＬ側のコンパレータ群（１，２，．．．）の比較結
果（Ｑ，Ｑ′）が異なる。エンコーダ回路８はこれらの
コンパレータの比較結果から入力電圧Ｖｉｎの値に対応
するデジタルコードを出力する。
【００２５】Ａ／Ｄ変換器の動作はコンパレータ６の動
作に従って行われ、コンパレータ６の出力Ｑ，Ｑ′が確
定後にエンコーダを介してデジタルコードが出力され
る。コンパレータ群は差動アンプを用いずに構成された
本発明のコンパレータによって構成されているため、低
電圧で動作できる。他の回路は通常のデジタル回路で構
成できるため最近の低電圧化集積回路で容易に実現でき
る。従って本発明のコンパレータにより低電圧電源で動
作するＡ／Ｄ変換器を提供することができる。
作に従って行われ、コンパレータ６の出力Ｑ，Ｑ′が確
定後にエンコーダを介してデジタルコードが出力され
る。コンパレータ群は差動アンプを用いずに構成された
本発明のコンパレータによって構成されているため、低
電圧で動作できる。他の回路は通常のデジタル回路で構
成できるため最近の低電圧化集積回路で容易に実現でき
る。従って本発明のコンパレータにより低電圧電源で動
作するＡ／Ｄ変換器を提供することができる。
【００２６】
【発明の効果】本発明のコンパレータはデジタルロジッ
クと同様の回路構成で実現されるため、最近のデジタル
集積回路の低電圧化に適応でき、またＡ／Ｄ変換器をは
じめとするアナログ／デジタル混在大規模集積回路への
応用に適すなど、低電圧集積回路による経済化および設
計，製造が容易となる。
クと同様の回路構成で実現されるため、最近のデジタル
集積回路の低電圧化に適応でき、またＡ／Ｄ変換器をは
じめとするアナログ／デジタル混在大規模集積回路への
応用に適すなど、低電圧集積回路による経済化および設
計，製造が容易となる。
【図１】従来の差動型コンパレータの回路図。
【図２】従来の差動型コンパレータに用いられる差動ア
ンプの回路図。
ンプの回路図。
【図３】従来の差動型コンパレータのタイムチャート。
【図４】本発明のコンパレータの一実施例の回路図。
【図５】本発明のコンパレータに用いたＭＯＳインバー
タの回路図。
タの回路図。
【図６】本発明のコンパレータに用いたＭＯＳクロック
ドインバータの回路図。
ドインバータの回路図。
【図７】本発明のコンパレータの第二実施例の回路図。
【図８】図７に示す本発明のコンパレータのタイムチャ
ート。
ート。
【図９】本発明のコンパレータの第三実施例の回路図。
【図１０】本発明のコンパレータの第四実施例の回路
図。
図。
【図１１】本発明のコンパレータを用いたＡ／Ｄ変換器
のブロック図。
のブロック図。
１，２…差動アンプ、３…ラッチ、４…クロックドイン
バータ、５…インバータ、６…コンパレータ、７…内部
クロック発生回路、８…エンコーダ回路。
バータ、５…インバータ、６…コンパレータ、７…内部
クロック発生回路、８…エンコーダ回路。
Claims (4)
- 【請求項１】一対の入力電圧差を差動増幅する増幅回路
と、前記増幅回路の一対の出力を差動増幅するラッチ回
路からなるコンパレータにおいて、前記増幅回路を一対
のインバータ回路で構成したことを特徴とするコンパレ
ータ。 - 【請求項２】請求項１において、前記増幅回路を、入力
端にキャパシタを接続し、入出力端間にはクロックに従
って動作するスイッチを接続した一対のインバータ回路
で構成したコンパレータ。 - 【請求項３】請求項２において、前記インバータ回路の
次段にクロックに従って動作するクロックドインバータ
を接続したコンパレータ。 - 【請求項４】請求項２において、前記インバータ回路の
次段にインバータを接続し、前記インバータの出力端に
はスイッチを接続したコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8616794A JPH07297720A (ja) | 1994-04-25 | 1994-04-25 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8616794A JPH07297720A (ja) | 1994-04-25 | 1994-04-25 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297720A true JPH07297720A (ja) | 1995-11-10 |
Family
ID=13879203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8616794A Pending JPH07297720A (ja) | 1994-04-25 | 1994-04-25 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297720A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| WO2010128637A1 (ja) * | 2009-05-03 | 2010-11-11 | 国立大学法人豊橋技術科学大学 | 加算器、比較器、及び、δς型アナログデジタル変換器 |
| JP2012095349A (ja) * | 2004-02-23 | 2012-05-17 | Sony Corp | Ａｄ変換方法およびａｄ変換装置 |
| KR20130034621A (ko) * | 2011-09-28 | 2013-04-05 | 오베르뛰르 테크놀로지스 | 한 클럭 주기 내의 하드웨어 디싱크로니세이션을 나타내는 전자 회로 |
| US20240120936A1 (en) * | 2022-10-06 | 2024-04-11 | Socionext Inc. | Comparison circuit, analog-to-digital converter circuit, and semiconductor integrated circuit |
| WO2026004322A1 (ja) * | 2024-06-26 | 2026-01-02 | 日清紡マイクロデバイス株式会社 | 増幅装置及び増幅方法、増幅システム、比較装置並びにａｄ変換装置 |
-
1994
- 1994-04-25 JP JP8616794A patent/JPH07297720A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012095349A (ja) * | 2004-02-23 | 2012-05-17 | Sony Corp | Ａｄ変換方法およびａｄ変換装置 |
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| WO2010128637A1 (ja) * | 2009-05-03 | 2010-11-11 | 国立大学法人豊橋技術科学大学 | 加算器、比較器、及び、δς型アナログデジタル変換器 |
| KR20130034621A (ko) * | 2011-09-28 | 2013-04-05 | 오베르뛰르 테크놀로지스 | 한 클럭 주기 내의 하드웨어 디싱크로니세이션을 나타내는 전자 회로 |
| US20240120936A1 (en) * | 2022-10-06 | 2024-04-11 | Socionext Inc. | Comparison circuit, analog-to-digital converter circuit, and semiconductor integrated circuit |
| US12483263B2 (en) * | 2022-10-06 | 2025-11-25 | Socionext Inc. | Comparison circuit, analog-to-digital converter circuit, and semiconductor integrated circuit |
| WO2026004322A1 (ja) * | 2024-06-26 | 2026-01-02 | 日清紡マイクロデバイス株式会社 | 増幅装置及び増幅方法、増幅システム、比較装置並びにａｄ変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0101571B1 (en) | Differential voltage amplifier | |
| US7649486B2 (en) | Flash A/D converter | |
| US7551116B2 (en) | Semiconductor integrated circuit performing a voltage comparison and preventing deterioration of a voltage comparison accuracy | |
| US20070035434A1 (en) | Successive approximation A/D converter | |
| US20070279130A1 (en) | High speed amplifier with controllable amplification and output impedance and comparator using the same | |
| US6046612A (en) | Self-resetting comparator circuit and method | |
| US20110205099A1 (en) | Successive approximation type a/d converter circuit | |
| JPH10256884A5 (ja) | ||
| US6304206B1 (en) | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same | |
| US7683652B2 (en) | Low-voltage detection circuit | |
| JP2523998B2 (ja) | コンパレ―タ | |
| JP3222276B2 (ja) | コンパレータ回路およびコンパレータ回路の制御方法 | |
| JP4255733B2 (ja) | コンパレータ、差動増幅器、２段増幅器及びアナログ／ディジタル変換器 | |
| US5684485A (en) | Multi-comparison analog-to-digital converters using the interpolation principle | |
| JPH07297720A (ja) | コンパレータ | |
| JP2001016079A (ja) | チョッパ型電圧比較回路 | |
| US9013344B2 (en) | High speed dynamic comparator | |
| US20060017598A1 (en) | Current mode analog-to-digital converter | |
| US8471753B1 (en) | Pipelined analog-to-digital converter and method for converting analog signal to digital signal | |
| JP3113031B2 (ja) | 並列型ａ／ｄ変換装置 | |
| US6985030B2 (en) | Differential amplifier, two-stage amplifier including the differential amplifier, and analog-to-digital converter including the differential amplifier | |
| Moreland | An 8b 150 MSample/s serial ADC | |
| Rivoir et al. | A 1 mV resolution 10 MS/s rail-to-rail comparator in 0.5/spl mu/m low-voltage CMOS digital process | |
| JP3454689B2 (ja) | 電圧比較器、演算増幅器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 | |
| JP2004080581A (ja) | 電圧比較器、アナログ−デジタル変換器およびアナログ−デジタル変換回路 |