JPH10256884A5

JPH10256884A5 -

Info

Publication number: JPH10256884A5
Application number: JP1997057588A
Authority: JP
Filing date: 1997-03-12
Publication date: 2004-07-22

Description

【０００４】
また、ラッチ回路１１は、スイッチＳＬ１，ＳＬ２及びインバータＩＮＶ４及びＩＮＶ５から構成され、インバータＩＮＶ４及びＩＮＶ５は直列に接続され、インバータＩＮＶ４の入力部とインバータＩＮＶ３の出力部との間にスイッチＳＬ１が設けられ、インバータＩＮＶ５の出力部とインバータＩＮＶ４の入力部との間にスイッチＳＬ２が設けられる。インバータＩＮＶ４及びインバータＩＮＶ５はそれぞれＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとからなるＣＭＯＳインバータ構成であり、スイッチＳＬ１及びＳＬ２はそれぞれＰＭＯＳトランジスタＱＰ及びＮＭＯＳトランジスタＱＮの並列接続で構成され、スイッチＳＬ１のＮＭＯＳトランジスタＱＮ及びスイッチＳＬ２のＰＭＯＳトランジスタＱＰのゲートには反転制御信号バーφが印加され、スイッチＳＬ１のＰＭＯＳトランジスタＱＰ及びスイッチＳＬ２のＮＭＯＳトランジスタＱＮのゲートには制御信号φが印加される。

【００１５】
ＡＺ期間にインバータＩＮＶ３の出力が（Ｖｂ＋ＶＢＥＲＲ）に収束している状態から、ＣＯＭＰ期間に移行し比較動作が始まると、インバータＩＮＶ３“Ｈ”の結果は出しやすいが“Ｌ”の結果は出しにくいという状況になる。その結果、図３８に示すように、ラッチ出力ＬＯＵＴは変化して、本来、“Ｌ”を出力すべきＡＺ期間に“Ｈ”を出力する誤動作が生じる危険性がある。これは入力側から見た場合、オフセット電圧（ＶＢＥＲＲ）が発生していることを意味する。なお、図３０及び図３１で示した構成の場合、インバータＩＮＶ２とインバータＩＮＶ３との入出力特性がズレていた場合も同様な誤動作が生じる危険性がある。

【００２５】
このような構成の差動アンプＡＭＰ１は、ＮＭＯＳトランジスタＱ１３のゲートが第１入力部、ノードＮ１１が第１出力部、ＮＭＯＳトランジスタＱ１４のゲートが第２入力部、ノードＮ１２が第２出力部となる。

【００２６】
図４２は差動アンプＡＭＰ１（ＡＭＰ２，ＡＭＰ２）をＰＭＯＳトランジスタの差動対で構成した場合の内部構成を示す回路図である。同図に示すように、ソースが共に接地され、ゲートが共に定電圧ＶＮＢを受けるＮＭＯＳトランジスタＱ２１及びＱ２２はそれぞれノードＮ２１及びＮ２２を介してＰＭＯＳトランジスタＱ２３及びＱ２４のドレインに接続される。ＰＭＯＳトランジスタＱ２３とＰＭＯＳトランジスタＱ２４とは差動対となり、ＰＭＯＳトランジスタＱ２３のゲートに第１電圧Ｖ１を受け、ＰＭＯＳトランジスタＱ２４のゲートに第２電圧Ｖ２を受ける。ＰＭＯＳトランジスタＱ２３及びＱ２４のソースは、ゲートに定電圧ＶＰＢを受けるＰＭＯＳトランジスタＱ２５を介して電源電圧ＶＤＤに接続される。そして、ＰＭＯＳトランジスタＱ２３のドレイン（ノードＮ２１），ゲート間がスイッチＳ１３を介して接続され、ＰＭＯＳトランジスタＱ２４のドレイン（ノードＮ２２），ゲート間がスイッチＳ２３を介して接続される。

【００２７】
このような構成の差動アンプＡＭＰ１は、ＰＭＯＳトランジスタＱ２３のゲートが第１入力部、ノードＮ２１が第１出力部、ＰＭＯＳトランジスタＱ２４のゲートが第２入力部、ノードＮ２２が第２出力部となる。

【００２８】
なお、スイッチＳ１１〜Ｓ１４及びスイッチＳ２１〜Ｓ２４の内部構成は、図３１で示したスイッチＳ１〜Ｓ４と同様であり、スイッチＳ１１、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２３及びＳ２４は制御信号φが“Ｈ”のときオン状態となり、スイッチＳ１２及びＳ２２は制御信号φが“Ｌ”のときオン状態となる。

【００３０】
なお、図３９に示すように、並列型Ａ／Ｄコンバータを構成する場合、アナログ入力、基準電圧共に差動信号であることが理想であるが、片側すなわち、第２入力部に接続される、入力電圧ＶＩＮ及び基準電圧ＶＲＥＦそれぞれと逆相の反転入力電圧バーＶＩＮ及び反転基準電圧バーＶＲＥＦの代わりに固定電圧を与えるようにしてもよい。

【００３４】
ＡＺ期間中のインバータＩＮＶ１の入力電圧ＶＮ１が入力電圧ＶＩＮによって変動しないようにするには、インバータＩＮＶｌのサイズを大きくすることが必要となり、それに応じて２段目以降のインバータＩＮＶ２及びＩＮＶ３も同じように大きいインバータを使用する必要が生じ、その結果、消費電力の増大を招いてしまうという問題点があった。

【００３５】
（２）キャパシタＣ１が電圧依存性を持つとき、ＡＺ期間中の容量値に対してＣＯＭＰ期間の容量値が小さくなると、キャパシタＣ１に一方電極側（入力側）の電圧変化が、他方電極側（インバータＩＮＶ１側）に正しく伝わらず、電圧比較器の分解能が損なわれ、また、入力される入力電圧ＶＩＮに応じて容量値が変わってしまうため歪みとなる危険があるという問題点があった。

【００３８】
図４６において、Ｐ^＋半導体基板３７の表面に、Ｎ^＋拡散領域３８が形成され、半導体基板３７上に第１層ポリシリコン３３が形成され、入力端子３１がＮ^＋拡散領域３８に接続され、出力端子３２が第１層ポリシリコン３３に接続される。なお、Ｐ^＋半導体基板３７上の図示しない部分に酸化膜が形成される。したがって、Ｎ^＋拡散領域３８と第１層ポリシリコン３３との間にキャパシタ形成部分３９ができる。

【００４１】
例えば、図４９に示すように、期間Ｔ２３のＡＺ期間中に、“Ｈ”のラッチ出力ＬＯＵＴを出力していたため、続く期間Ｔ２４のＣＯＭＰ期間中に、インバータＩＮＶ３の出力ＶＯＵＴが十分低くならず、期間Ｔ２４のＡＺ期間に示すように、ラッチ出力ＬＯＵＴが“Ｈ”と誤動作してしまう危険性がある。

【００５３】
また、請求項１０記載の電圧比較器において、前記キャパシタ用バイアス電圧供給手段は、固定の第１の比較電圧を発生する第１の比較電圧発生手段と、前記キャパシタ用バイアス電圧をレベル変換して第２の比較電圧を付与する第２のレベル変換手段と、前記第１及び第２の比較電圧を比較して、その比較結果に基づき前記キャパシタ用バイアス電圧を出力する電圧比較手段とを含み、前記第１の比較電圧は前記第１のバイアス電圧に等しく、前記第２のレベル変換手段の変換特性は前記第１のレベル変換手段の変換特性と同じである。

【００５６】
また、請求項１３記載の電圧比較器において、前記第２のキャパシタ電圧制御手段は、前記第１の増幅信号をレベル変換して、第１のレベル変換電圧を前記第２のキャパシタの第１の電極に付与する第１のレベル変換手段を含み、前記第１のレベル変換電圧は前記第２のキャパシタの第２の電極の電圧が前記第２のバイアス電圧のとき、前記第２のキャパシタの容量値の電圧依存性が小さい動作領域となるレベルである。

【００６１】
この発明に係る請求項１８記載のＡ／Ｄコンバータは、請求項１、請求項７あるいは請求項１６記載の電圧比較器を備え、前記電圧比較器は複数の電圧比較器を有し、アナログ信号である入力電圧を前記第１の電圧として前記複数の電圧比較器に共通に付与する入力電圧付与手段と、互いに異なる複数の基準電圧をそれぞれ前記第２の電圧として前記複数の電圧比較器に付与する基準電圧付与手段と、前記複数の電圧比較器それぞれの前記増幅出力信号に関連する信号をエンコードしてデジタル信号を出力するエンコード手段とをさらに備えている。

【００６４】
なお、反転増幅器であるインバータＩＮＶ１、ＩＮＶ３及びＩＮＶ１１並びにスイッチＳ１〜Ｓ３の内部構成は図３１で示したインバータ（ＩＮＶ１等）、スイッチ（Ｓ１等）と同様である。また、スイッチＳ１はスイッチＳ２と逆相でオン／オフが駆動され、スイッチＳ１及びスイッチＳ３は同相でオン／オフが駆動される。

【００６９】
そして、第２の態様は第１の態様と同様、インバータＩＮＶ１に対して並列にインバータＩＮＶ１１が接続される。したがって、インバータＩＮＶ１１の入力はキャパシタＣ１の他方電極に接続され、出力部はキャパシタＣ２の一方電極に接続されるとともにスイッチＳ３を介して入力に帰還する。

【００９９】
＜＜実施の形態４＞＞
図８はこの発明の実施の形態４であるチョッパ型電圧比較器の構成を示す回路図である。同図に示すように、バイアス電圧発生回路２の出力部がスイッチＳ１３及びＳ２３を介して差動アンプＡＭＰ１の第１入力部及び第２入力部にそれぞれ接続される。バイアス電圧発生回路２は低インピーダンスの出力部からバイアス電圧Ｖｂを発生する。なお、他の構成は図７で示した実施の形態３と同様である。

【０１０３】
また、実施の形態４はキャパシタＣ１２及びＣ２２を介して更に差動アンプＡＭＰ２が設けられているため、素子のバラツキのよって初段の差動アンプＡＭＰ１の入出力特性がバイアス電圧Ｖｂに合致しない場合でも、差動アンプＡＭＰ２自体が比較的ゲインの高いところでバイアスされておれば、差動アンプＡＭＰ１の素子バラツキによって生じるオフセット電圧はキャパシタＣ２で解消され電圧比較器の精度を損なう要因にならない。

【０１１２】
また、ｎ個の電圧比較器ＣＭＰ１〜ＣＭＰｎにおいて、電圧比較器ＣＭＰｉ（ｉ＝１〜ｎ）の一方入力に入力電圧ＶＩＮがレベル変換された変換入力電圧ＶＣＩＮが印加され、他方入力はラダー抵抗ＬＲｉとＬＲ（ｉ＋１）との間のノードより得られる基準タップ電圧ＶＲｉが印加される。電圧比較器ＣＭＰ１〜ＣＭＰｎの出力はそれぞれ図示しないエンコーダに与えられ、エンコーダは電圧比較器ＣＭＰ１〜ＣＭＰｎの出力に基づきエンコード結果を出力する。

【０１１６】
なお、図１１のキャパシタＣ１が、Ｐ^＋拡散領域を半導体電極をしたＭＯＳキャパシタの場合も、同様の原理でキャパシタＣ１の一方電極（半導体電極）に付与される電圧ＶＣ（基準電圧ＶＲｉ及び変換入力電圧ＶＣＩＮ）をＶＤＤ／２以上に設定すればよい。

【０１１９】
このように、実施の形態６のチョッパ型電圧比較器は、レベルシフト回路４によってキャパシタＣ１の一方電極に付与される電圧ＶＣ（基準電圧ＶＲＥＦ及び入力電圧ＶＩＮ）を低く抑えることにより、キャパシタＣ１の半導体電極の電位はインバータアンプのバイアス電圧Ｖｂより低くなり、図１２に示すように、比較的電圧依存性が小さい動作領域Ａ１でキャパシタＣ１が動作させることができる。

【０１２２】
バイアス電圧発生回路６は、キャパシタＣ１の一方電極に付与される電圧ＶＣ（基準電圧ＶＲＥＦ及び入力電圧ＶＩＮ）より十分大きいバイアス電圧ＶＢを発生する。また、スイッチＳ６はスイッチＳ１と同相で駆動される。

【０１３４】
このように、実施の形態８のチョッパ型電圧比較器は、レベルシフト回路４によってキャパシタＣ１の一方電極に付与される電圧ＶＣ（基準電圧ＶＲＥＦ及び入力電圧ＶＩＮ）を低く抑えることにより、電圧比較器内のキャパシタＣ１を電圧依存性が小さい動作領域で動作させている。

【０１４６】
さらに、レベルシフト回路２２及び２４によってキャパシタＣ１２及びＣ２２の一方電極に付与される電圧を低く抑えることにより、電圧比較器内のキャパシタＣ１２及びＣ２２を電圧依存性が小さい動作領域で動作させている。

【０１５３】
このように、実施の形態１０のチョッパ型電圧比較器は、バイアス電圧発生回路８によってキャパシタＣ１１及びＣ２１の他方電極に付与されるバイアス電圧ＶＢを、一方電極に付与される電圧ＶＣ（基準電圧ＶＲＥＦ及び入力電圧ＶＩＮ）より高く設定することにより、キャパシタＣ１１及びＣ２１を電圧依存性が小さい動作領域で動作させている。また、レベルシフト回路３１及び３２によって差動アンプＡＭＰ１の第１及び第２入力部をバイアス電圧Ｖｂにレベルシフトさせることによって、差動アンプＡＭＰ１の正常動作が可能となる。

【０１５７】
＜バイアス電圧発生回路＞
図２０はバイアス電圧発生回路８の一構成例を示す回路図である。差動アンプＡＭＰ１２の第１出力部はスイッチＳ１５を介して第１入力に帰還され、差動アンプＡＭＰ１２の第２出力部はスイッチＳ１６を介して第２入力に帰還される。電圧比較器１７の正入力に差動アンプＡＭＰ１２の第２入力部が接続され、電圧比較器１７の出力であるバイアス電圧ＶＢはレベルシフト回路２６を介して負入力に帰還する。また、電圧比較器１７の出力と接地レベルとの間にキャパシタＣ３６が設けられる。

【０１５８】
なお、差動アンプＡＭＰ１２は差動アンプＡＭＰ１と同一の入出力特性を有し、レベルシフト回路２６はレベルシフト回路３１及び３２と同一のレベルシフト量ΔＶ３２を有する。また、スイッチＳ１５及びＳ１６はスイッチＳ１１及びＳ２１と同相で駆動される。また、キャパシタＣ３６はバイアス電圧ＶＢを安定化させるとともに電圧比較器１７の帰還系の発振防止を行っている。

【０１６０】
図２１はバイアス電圧発生回路８の他の構成例を示す回路図である。差動アンプＡＭＰ１２の第１及び第２の入力部は共通に接続され、第１及び第２の出力部は共通に接続される。また、レベルシフト回路２５及び２６の入力部が共通に接続され、出力部が共通に接続される。なお、図２０と同様の部分については同一の参照符号を付しその説明を適宜省略する。

【０１６３】
一方、変換入力電圧ＶＣＩＮ及び基準電圧ＶＲｉそれぞれと逆相の反転変換入力電圧バーＶＩＣＮ及び反転基準電圧バーＶＲｉはそれぞれスイッチＳ２１及びＳ２２を介してキャパシタＣ２１の一方電極に接続される。キャパシタＣ２１の他方電極は差動アンプＡＭＰ１の第２入力部に接続され、差動アンプＡＭＰ１の第２出力部はレベルシフト回路２４の入力部に接続されるとともにスイッチＳ２３を介して第２入力に帰還する。なお、基準電圧ＶＲｉ及び変換入力電圧ＶＣＩＮは図１０で示した外部入力変換部と等価な変換回路により付与される電圧である。また、図１８と同様の部分については同一の参照符号を付しその説明を適宜省略する。

【０１６４】
このように、実施の形態１１のチョッパ型電圧比較器は、キャパシタＣ１１及びＣ２１の一方電極に付与される電圧ＶＣ（基準電圧ＶＲｉ及び変換入力電圧ＶＣＩＮ）をＶＤＤ／２以下に抑えることにより、比較的電圧依存性が小さい動作領域でキャパシタＣ１１及びＣ２１が動作させることができる。

【０１７２】
Ｐ型の差動アンプＡＭＰ２２は図４２で示すように、差動対をなすＰＭＯＳトランジスタＱ２３及びＱ２４がＮ型の差動アンプであり、ＰＭＯＳトランジスタＱ２３のゲートが第１入力部、ノードＮ２１が第１出力部、ＰＭＯＳトランジスタＱ２４のゲートが第２入力部、ノードＮ２２が第２出力部となる。

【０１７８】
＜インバータアンプへの応用＞
なお、図２４に示すように、差動アンプＡＭＰ２１の代わりにＡＺレベルがＶＤＤ／２より高いインバータＩＮＶ４１を用い、差動アンプＡＭＰ２２の代わりにＡＺレベルがＶＤＤ／２より低いインバータＩＮＶ４２を用いてもよい。なお、図２と同様の部分については同一の参照符号を付しその説明を適宜省略する。

【０１７９】
ＡＺレベルがＶＤＤ／２より高いインバータＩＮＶ４１は、例えばＣＭＯＳインバータを構成するＰＭＯＳトランジスタがＮＭＯＳトランジスタに比べてチャネル長が小さくチャネル幅が大きくすることで実現でき、ＡＺレベルがＶＤＤ／２より低いインバータＩＮＶ４２は、例えば、ＣＭＯＳインバータを構成するＮＭＯＳトランジスタがＰＭＯＳトランジスタに比べてチャネル長が小さくチャネル幅が大きくすることで実現できる。

【０１８０】
＜＜実施の形態１３＞＞
図２５はこの発明の実施の形態１３であるチョッパ型電圧比較器の構成を示す回路図である。同図に示すように、変換入力電圧ＶＣＩＮ及び基準電圧ＶＲｉはそれぞれスイッチＳ１１及びＳ１２を介してキャパシタＣ１１の一方電極に接続される。キャパシタＣ１１の他方電極はＮ型の差動アンプＡＭＰ３１の第１入力部に接続され、差動アンプＡＭＰ３１の外部第１出力部はキャパシタＣ１２の一方電極に接続され、内部第１出力はスイッチＳ１３を介して第１入力に帰還する。

【０１８７】
このように、実施の形態１３のチョッパ型電圧比較器は、キャパシタＣ１１及びＣ２１の一方電極（半導体電極）に付与される電圧ＶＣ（基準電圧ＶＲｉ及び変換入力電圧ＶＣＩＮ）をＶＤＤ／２以下に抑えることにより、比較的電圧依存性が小さい動作領域でキャパシタＣ１１及びＣ２１を動作させることができる。

【０１９８】
一方、インバータＩＮＶ２の入力部からインバータＩＮＶ３の出力部にかけて、インバータＩＮＶ２１及びインバータＩＮＶ３１が並列に接続される。すなわち、インバータＩＮＶ２１の入力部はインバータＩＮＶ２の入力部に接続され、インバータＩＮＶ３１の出力部はインバータＩＮＶ３の出力部に接続される。また、インバータＩＮＶ２１の出力部はインバータＩＮＶ２の出力部にも接続される。

【０２００】
このように、実施の形態１４のチョッパ型電圧比較器は、インバータＩＮＶ２１及びインバータＩＮＶ３１を設け、ラッチ回路１１への出力電圧ＶＯＵＴの駆動能力を大きくすることにより、ラッチ回路１１の入力部に付随する寄生容量の影響を微小にして、前回の保持データが次に取り込まれる入力データの“Ｈ”あるいは“Ｌ”に向かう電圧変化を妨げないようし、誤動作を確実に防止している。

【０２２４】
したがって、各々が第１及び第２の電極の電圧状態によっては容量値が変化する可能性の高い第１及び第２のキャパシタに対し、それに適合した入出力特性を有する第１及び第２の反転増幅器を用いることにより、精度の高い比較動作を行うことができる。

【０２２６】
したがって、各第１及び第２の電極の電圧状態によっては容量値が変化する可能性の高い第２のキャパシタに対し、それに適合した第１の増幅信号を出力する第１の反転増幅器を用いることにより、精度の高い比較動作を行うことができる。

Claims

前記キャパシタ用バイアス電圧供給手段は、
固定の第１の比較電圧を発生する第１の比較電圧発生手段と、
前記キャパシタ用バイアス電圧をレベル変換して第２の比較電圧を付与する第２のレベル変換手段と、
前記第１及び第２の比較電圧を比較して、その比較結果に基づき前記キャパシタ用バイアス電圧を出力する電圧比較手段とを含み、
前記第１の比較電圧は前記第１のバイアス電圧に等しく、前記第２のレベル変換手段の変換特性は前記第１のレベル変換手段の変換特性と同じである、
請求項９記載の電圧比較器。
前記第２のキャパシタ電圧制御手段は、
前記第１の増幅信号をレベル変換して、第１のレベル変換電圧を前記第２のキャパシタの第１の電極に付与する第１のレベル変換手段を含み、前記第１のレベル変換電圧は前記第２のキャパシタの第２の電極の電圧が前記第２のバイアス電圧のとき、前記第２のキャパシタの容量値の電圧依存性が小さい動作領域となるレベルである、
請求項１２記載の電圧比較器。
請求項１、請求項７あるいは請求項１６記載の電圧比較器を備え、前記電圧比較器は複数の電圧比較器を有し、
アナログ信号である入力電圧を前記第１の電圧として前記複数の電圧比較器に共通に付与する入力電圧付与手段と、
互いに異なる複数の基準電圧をそれぞれ前記第２の電圧として前記複数の電圧比較器に付与する基準電圧付与手段と、
前記複数の電圧比較器それぞれの前記増幅出力信号に関連する信号をエンコードしてデジタル信号を出力するエンコード手段と、
をさらに備えるＡ／Ｄコンバータ。