JPH07297724A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH07297724A JPH07297724A JP6091147A JP9114794A JPH07297724A JP H07297724 A JPH07297724 A JP H07297724A JP 6091147 A JP6091147 A JP 6091147A JP 9114794 A JP9114794 A JP 9114794A JP H07297724 A JPH07297724 A JP H07297724A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/74—Simultaneous conversion
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【目的】セトリング時間の短縮を図り、逐次比較型Ａ／
Ｄ変換器に組み込んだ場合にＡ／Ｄ変換の高速化が実現
できるＤ／Ａ変換回路である。 【構成】複数の基準電圧を発生する直列接続された複数
個の抵抗Ｒ１と、各抵抗Ｒ１の両端間の電位差を分割す
る複数個の抵抗Ｒ２からなる複数の直列回路と、信号線
Ｌ１〜Ｌ32と、上位桁のディジタル信号に基づき、第１
の期間では複数の基準電圧のうちの１つを選択して信号
線Ｌ１に供給し、第１の期間が終了した後の第２の期間
では上記複数の直列回路のうちの１つで発生される複数
の参照電圧を同時に選択して信号線Ｌ２〜Ｌ32に供給す
るための上位デコーダ31と、第１の期間では信号線Ｌ１
の電圧をアナログ信号出力端に供給し、第２の期間では
信号線Ｌ２〜Ｌ32の電圧を下位桁のディジタル信号に基
づき選択してアナログ信号出力端に供給するための下位
デコーダ32とから構成されている。
Ｄ変換器に組み込んだ場合にＡ／Ｄ変換の高速化が実現
できるＤ／Ａ変換回路である。 【構成】複数の基準電圧を発生する直列接続された複数
個の抵抗Ｒ１と、各抵抗Ｒ１の両端間の電位差を分割す
る複数個の抵抗Ｒ２からなる複数の直列回路と、信号線
Ｌ１〜Ｌ32と、上位桁のディジタル信号に基づき、第１
の期間では複数の基準電圧のうちの１つを選択して信号
線Ｌ１に供給し、第１の期間が終了した後の第２の期間
では上記複数の直列回路のうちの１つで発生される複数
の参照電圧を同時に選択して信号線Ｌ２〜Ｌ32に供給す
るための上位デコーダ31と、第１の期間では信号線Ｌ１
の電圧をアナログ信号出力端に供給し、第２の期間では
信号線Ｌ２〜Ｌ32の電圧を下位桁のディジタル信号に基
づき選択してアナログ信号出力端に供給するための下位
デコーダ32とから構成されている。
Description
【０００１】
【産業上の利用分野】この発明はディジタル信号に応じ
たアナログ信号を発生するＤ／Ａ変換回路に係り、特に
逐次比較型Ａ／Ｄ変換器で用いられるＤ／Ａ変換回路に
関する。
たアナログ信号を発生するＤ／Ａ変換回路に係り、特に
逐次比較型Ａ／Ｄ変換器で用いられるＤ／Ａ変換回路に
関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
るＡ／Ｄ変換器として種々の方式のものが知られてお
り、図５はこのうちの逐次比較型Ａ／Ｄ変換器のブロッ
ク構成を示している。逐次比較型Ａ／Ｄ変換器では、抵
抗分圧型Ｄ／Ａ変換回路（抵抗分圧型ＤＡＣ）11で参照
電圧が発生され、比較器（COMP）12でアナログ信号と比
較される。比較器12における比較結果はロジック回路13
に供給され、ここで上記Ｄ／Ａ変換回路11を制御するた
めの制御信号が発生される。この制御信号を受けたＤ／
Ａ変換回路11では以前とは異なる値の参照電圧が発生さ
れ、再び比較器12に供給される。このように比較器12に
おける前回の比較結果に応じてＤ／Ａ変換回路11で新た
な参照電圧が発生され、その都度、比較器12でアナログ
信号との比較が行われ、比較精度の範囲内でアナログ信
号と参照電圧との値が一致するとロジック回路13からア
ナログ信号に対応したディジタル信号が出力される。
るＡ／Ｄ変換器として種々の方式のものが知られてお
り、図５はこのうちの逐次比較型Ａ／Ｄ変換器のブロッ
ク構成を示している。逐次比較型Ａ／Ｄ変換器では、抵
抗分圧型Ｄ／Ａ変換回路（抵抗分圧型ＤＡＣ）11で参照
電圧が発生され、比較器（COMP）12でアナログ信号と比
較される。比較器12における比較結果はロジック回路13
に供給され、ここで上記Ｄ／Ａ変換回路11を制御するた
めの制御信号が発生される。この制御信号を受けたＤ／
Ａ変換回路11では以前とは異なる値の参照電圧が発生さ
れ、再び比較器12に供給される。このように比較器12に
おける前回の比較結果に応じてＤ／Ａ変換回路11で新た
な参照電圧が発生され、その都度、比較器12でアナログ
信号との比較が行われ、比較精度の範囲内でアナログ信
号と参照電圧との値が一致するとロジック回路13からア
ナログ信号に対応したディジタル信号が出力される。
【０００３】図６は上記逐次比較型Ａ／Ｄ変換器で使用
される構成を示している。この例は上記ロジック回路13
で発生される制御信号が10ビットのディジタル信号の場
合であり、このうち上位５ビットのディジタル信号は上
位デコーダ21に、下位５ビットのディジタル信号は下位
デコーダ22にそれぞれ供給される。また、一定電圧VREF
のノードとアナロググランドAGNDのノードとの間には複
数の基準電圧を得るために複数個の抵抗Ｒ１が直列に接
続されている。このＤ／Ａ変換回路には２10個の抵抗Ｒ
２が設けられており、これらの抵抗は２5 個（32個）毎
に２5 個の抵抗セクションに分割されている。各抵抗セ
クション内に設けられた２5 個の抵抗Ｒ２は、上記各抵
抗Ｒ１の両端間に発生する電位差を分割するために各抵
抗Ｒ１の両端間に直列接続されている。また、各抵抗セ
クション内には複数個のスイッチSUがそれぞれ設けられ
ている。各抵抗セクション内において、上記複数個のス
イッチSUはそれぞれ２5 個の抵抗Ｒ２によって形成され
る32通りの値を持つ電圧を選択するように上位デコーダ
21のデコード出力で導通制御される。このとき、これら
スイッチSUは抵抗セクション単位で同時に導通状態とな
るような制御され、いずれか一つの抵抗セクション内の
各スイッチSUを介して32通りの電圧が２5 本の信号線Ｌ
１〜Ｌ32に伝えられる。この２5 本の各信号線Ｌ１〜Ｌ
32と参照電圧出力端との間には２5 個のスイッチSL１〜
SL32が接続されており、これらのスイッチSL１〜SL32が
下位デコーダ22のデコード出力で選択的に導通制御され
ることにより、32通りの電圧のうちから１つが選択され
て参照電圧VDACとして出力される。
される構成を示している。この例は上記ロジック回路13
で発生される制御信号が10ビットのディジタル信号の場
合であり、このうち上位５ビットのディジタル信号は上
位デコーダ21に、下位５ビットのディジタル信号は下位
デコーダ22にそれぞれ供給される。また、一定電圧VREF
のノードとアナロググランドAGNDのノードとの間には複
数の基準電圧を得るために複数個の抵抗Ｒ１が直列に接
続されている。このＤ／Ａ変換回路には２10個の抵抗Ｒ
２が設けられており、これらの抵抗は２5 個（32個）毎
に２5 個の抵抗セクションに分割されている。各抵抗セ
クション内に設けられた２5 個の抵抗Ｒ２は、上記各抵
抗Ｒ１の両端間に発生する電位差を分割するために各抵
抗Ｒ１の両端間に直列接続されている。また、各抵抗セ
クション内には複数個のスイッチSUがそれぞれ設けられ
ている。各抵抗セクション内において、上記複数個のス
イッチSUはそれぞれ２5 個の抵抗Ｒ２によって形成され
る32通りの値を持つ電圧を選択するように上位デコーダ
21のデコード出力で導通制御される。このとき、これら
スイッチSUは抵抗セクション単位で同時に導通状態とな
るような制御され、いずれか一つの抵抗セクション内の
各スイッチSUを介して32通りの電圧が２5 本の信号線Ｌ
１〜Ｌ32に伝えられる。この２5 本の各信号線Ｌ１〜Ｌ
32と参照電圧出力端との間には２5 個のスイッチSL１〜
SL32が接続されており、これらのスイッチSL１〜SL32が
下位デコーダ22のデコード出力で選択的に導通制御され
ることにより、32通りの電圧のうちから１つが選択され
て参照電圧VDACとして出力される。
【０００４】図６に示すようなＤ／Ａ変換回路を用いた
図５のＡ／Ｄ変換器において、Ａ／Ｄ変換が開始される
と、ロジック回路13から出力されるディジタル信号はま
ず上位桁（上位ビット）からレベルが順次変化してい
き、上位桁のディジタル信号のレベルが決定した後に下
位桁のレベルが変化する。すなわち、Ａ／Ｄ変換の開始
直後では、Ｄ／Ａ変換回路で発生される参照電圧VDACの
値は大まかに変化する。上記のように上位５ビットのデ
ィジタル信号のレベルがＴ１〜Ｔ５の各変換期間で順次
変化することにより、参照電圧VDACの値は図７に示すよ
うに１／２・VREFを初期値として例えば１／４・VREF、
１／８・VREF、１／16・VREF、１／32・VREFの如く変化
していく。このように、上位比較時は参照電圧VDACの値
の変化が大きくなり、所定の比較時間内に所定の電圧値
までに精度範囲内で到達するのは高速動作時には厳しく
なる。逐次比較型の場合、Ｄ／Ａ変換回路では全ビット
に渡って同じ精度の参照電圧が要求されるため、値の変
化が大きな上位側で特に厳しくなる。
図５のＡ／Ｄ変換器において、Ａ／Ｄ変換が開始される
と、ロジック回路13から出力されるディジタル信号はま
ず上位桁（上位ビット）からレベルが順次変化してい
き、上位桁のディジタル信号のレベルが決定した後に下
位桁のレベルが変化する。すなわち、Ａ／Ｄ変換の開始
直後では、Ｄ／Ａ変換回路で発生される参照電圧VDACの
値は大まかに変化する。上記のように上位５ビットのデ
ィジタル信号のレベルがＴ１〜Ｔ５の各変換期間で順次
変化することにより、参照電圧VDACの値は図７に示すよ
うに１／２・VREFを初期値として例えば１／４・VREF、
１／８・VREF、１／16・VREF、１／32・VREFの如く変化
していく。このように、上位比較時は参照電圧VDACの値
の変化が大きくなり、所定の比較時間内に所定の電圧値
までに精度範囲内で到達するのは高速動作時には厳しく
なる。逐次比較型の場合、Ｄ／Ａ変換回路では全ビット
に渡って同じ精度の参照電圧が要求されるため、値の変
化が大きな上位側で特に厳しくなる。
【０００５】
【発明が解決しようとする課題】ところで、図６に示し
た従来のＤ／Ａ変換回路において、上位５ビットのディ
ジタル信号のレベルのみが変化する上位比較時では、上
位デコーダ21のデコード信号によって１つの抵抗セクシ
ョン内の２5 個のスイッチＳＵが同時に導通状態にされ
る。このため、上位比較時は２5 本の信号線Ｌ１〜Ｌ32
が２5 個のスイッチＳＵを介して基準電圧のノードに並
列に接続され、基準電圧によって充放電される。上記信
号線Ｌ１〜Ｌ32や上記各スイッチＳＵには寄生容量が存
在しており、基準電圧によってこの寄生容量を充放電す
る必要がある。これにより上記抵抗Ｒ１からなる抵抗列
に負荷がかかり、各信号線Ｌ１〜Ｌ32の電位設定に時間
がかかってしまう。図８に示すように最も電圧変化が大
きくなる変換期間Ｔ１からＴ２の遷移時に、電圧が１／
２・VREFから例えば１／４・VREFに変化する場合を考え
ると、変換期間Ｔ２の間に基準値に達しなくなる事態が
発生する。
た従来のＤ／Ａ変換回路において、上位５ビットのディ
ジタル信号のレベルのみが変化する上位比較時では、上
位デコーダ21のデコード信号によって１つの抵抗セクシ
ョン内の２5 個のスイッチＳＵが同時に導通状態にされ
る。このため、上位比較時は２5 本の信号線Ｌ１〜Ｌ32
が２5 個のスイッチＳＵを介して基準電圧のノードに並
列に接続され、基準電圧によって充放電される。上記信
号線Ｌ１〜Ｌ32や上記各スイッチＳＵには寄生容量が存
在しており、基準電圧によってこの寄生容量を充放電す
る必要がある。これにより上記抵抗Ｒ１からなる抵抗列
に負荷がかかり、各信号線Ｌ１〜Ｌ32の電位設定に時間
がかかってしまう。図８に示すように最も電圧変化が大
きくなる変換期間Ｔ１からＴ２の遷移時に、電圧が１／
２・VREFから例えば１／４・VREFに変化する場合を考え
ると、変換期間Ｔ２の間に基準値に達しなくなる事態が
発生する。
【０００６】このように逐次比較型Ａ／Ｄ変換器内のＤ
／Ａ変換回路では、上位から下位にわたって一定の精度
が要求されるので、特に電圧変化幅が大きい上位桁の比
較時にＤ／Ａ変換回路のセトリング時間が長くなること
によって、高速動作が達成できないという欠点がある。
／Ａ変換回路では、上位から下位にわたって一定の精度
が要求されるので、特に電圧変化幅が大きい上位桁の比
較時にＤ／Ａ変換回路のセトリング時間が長くなること
によって、高速動作が達成できないという欠点がある。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、セトリング時間の短縮
を図ることができ、もって逐次比較型Ａ／Ｄ変換器に組
み込んだ場合にＡ／Ｄ変換の高速化を実現できるＤ／Ａ
変換回路を提供することである。
されたものであり、その目的は、セトリング時間の短縮
を図ることができ、もって逐次比較型Ａ／Ｄ変換器に組
み込んだ場合にＡ／Ｄ変換の高速化を実現できるＤ／Ａ
変換回路を提供することである。
【０００８】
【課題を解決するための手段】第１の発明のＤ／Ａ変換
回路は、複数の基準電圧を発生する基準電圧発生手段
と、それぞれ上記複数の基準電圧のうち値が隣り合った
２つの基準電圧間の電位差を分割して複数の参照電圧を
発生する複数の参照電圧発生手段と、複数の信号線と、
上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生手段のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給手段と、アナログ信号出力端と、上記第１の
期間では上記特定の信号線の電圧を上記アナログ信号出
力端に供給し、上記第２の期間では上記特定の信号線を
除く上記複数の信号線の電圧を下位桁のディジタル信号
に基づき選択して上記アナログ信号出力端に供給する第
２の選択供給手段とを具備したことを特徴とする。
回路は、複数の基準電圧を発生する基準電圧発生手段
と、それぞれ上記複数の基準電圧のうち値が隣り合った
２つの基準電圧間の電位差を分割して複数の参照電圧を
発生する複数の参照電圧発生手段と、複数の信号線と、
上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生手段のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給手段と、アナログ信号出力端と、上記第１の
期間では上記特定の信号線の電圧を上記アナログ信号出
力端に供給し、上記第２の期間では上記特定の信号線を
除く上記複数の信号線の電圧を下位桁のディジタル信号
に基づき選択して上記アナログ信号出力端に供給する第
２の選択供給手段とを具備したことを特徴とする。
【０００９】第２の発明のＤ／Ａ変換回路は、複数の基
準電圧を発生する基準電圧発生手段と、それぞれ上記複
数の基準電圧のうち値が隣り合った２つの基準電圧間の
電位差を分割して複数の参照電圧を発生する複数の参照
電圧発生手段と、複数の信号線と、アナログ信号出力端
と、上位桁のディジタル信号に基づき上記複数の信号線
を選択して上記アナログ信号出力端に接続制御する接続
制御手段と、上記接続制御手段で上記複数の信号線のう
ちの１つが上記アナログ信号出力端に接続されている期
間に上記複数の参照電圧発生手段のうちの１つで発生さ
れる複数の参照電圧を下位桁のディジタル信号に基づき
選択して上記複数の信号線のうちの１つに供給する選択
供給手段とを具備したことを特徴とする。
準電圧を発生する基準電圧発生手段と、それぞれ上記複
数の基準電圧のうち値が隣り合った２つの基準電圧間の
電位差を分割して複数の参照電圧を発生する複数の参照
電圧発生手段と、複数の信号線と、アナログ信号出力端
と、上位桁のディジタル信号に基づき上記複数の信号線
を選択して上記アナログ信号出力端に接続制御する接続
制御手段と、上記接続制御手段で上記複数の信号線のう
ちの１つが上記アナログ信号出力端に接続されている期
間に上記複数の参照電圧発生手段のうちの１つで発生さ
れる複数の参照電圧を下位桁のディジタル信号に基づき
選択して上記複数の信号線のうちの１つに供給する選択
供給手段とを具備したことを特徴とする。
【００１０】
【作用】第１の発明によれば、上位桁のディジタル信号
に基づいて複数の基準電圧のうちの１つを選択する第１
の期間では、特定の信号線のみに基準電圧が供給され、
この信号線の基準電圧がアナログ信号出力端に供給され
る。
に基づいて複数の基準電圧のうちの１つを選択する第１
の期間では、特定の信号線のみに基準電圧が供給され、
この信号線の基準電圧がアナログ信号出力端に供給され
る。
【００１１】第２の発明によれば、上位桁のディジタル
信号に基づいて複数の信号線のうちの１つが選択されア
ナログ信号出力端に接続され、信号線の１つがアナログ
信号出力端に接続されている期間に複数の参照電圧が下
位桁のディジタル信号に基づいて選択されこの信号線に
供給される。
信号に基づいて複数の信号線のうちの１つが選択されア
ナログ信号出力端に接続され、信号線の１つがアナログ
信号出力端に接続されている期間に複数の参照電圧が下
位桁のディジタル信号に基づいて選択されこの信号線に
供給される。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は前記図５に示すような逐次比較型Ａ
／Ｄ変換器で用いられる抵抗分圧型Ｄ／Ａ変換回路の構
成を示している。なお、このＤ／Ａ変換回路の場合にも
前記図６に示す従来回路と同様に、前記ロジック回路13
で発生される制御信号が10ビットのディジタル信号の場
合である。この10ビットのディジタル信号のうち上位５
ビットのディジタル信号は上位デコーダ31に供給され、
下位５ビットのディジタル信号は下位デコーダ32にそれ
ぞれ供給される。上記上位デコーダ31及び下位デコーダ
32はそれぞれ複数の部分デコーダから構成されている。
また、一定電圧VREFのノードとアナロググランドAGNDの
ノードとの間には、複数の基準電圧を得るために複数個
の抵抗Ｒ１が直列に接続されている。さらに、この実施
例回路の場合にも２10個の抵抗Ｒ２が設けられており、
これらの抵抗は２5 個（32個）毎に２5 個の抵抗セクシ
ョンに分割されている。そして、各抵抗セクション内に
設けられた２5 個の抵抗Ｒ２は、上記各抵抗Ｒ１の両端
間に発生する電位差を分割するために各抵抗Ｒ１の両端
間に直列接続されている。また、従来と同様に２5 本の
信号線Ｌ１〜Ｌ32が設けられている。
り説明する。図１は前記図５に示すような逐次比較型Ａ
／Ｄ変換器で用いられる抵抗分圧型Ｄ／Ａ変換回路の構
成を示している。なお、このＤ／Ａ変換回路の場合にも
前記図６に示す従来回路と同様に、前記ロジック回路13
で発生される制御信号が10ビットのディジタル信号の場
合である。この10ビットのディジタル信号のうち上位５
ビットのディジタル信号は上位デコーダ31に供給され、
下位５ビットのディジタル信号は下位デコーダ32にそれ
ぞれ供給される。上記上位デコーダ31及び下位デコーダ
32はそれぞれ複数の部分デコーダから構成されている。
また、一定電圧VREFのノードとアナロググランドAGNDの
ノードとの間には、複数の基準電圧を得るために複数個
の抵抗Ｒ１が直列に接続されている。さらに、この実施
例回路の場合にも２10個の抵抗Ｒ２が設けられており、
これらの抵抗は２5 個（32個）毎に２5 個の抵抗セクシ
ョンに分割されている。そして、各抵抗セクション内に
設けられた２5 個の抵抗Ｒ２は、上記各抵抗Ｒ１の両端
間に発生する電位差を分割するために各抵抗Ｒ１の両端
間に直列接続されている。また、従来と同様に２5 本の
信号線Ｌ１〜Ｌ32が設けられている。
【００１３】上記各抵抗セクション内には２5 −１個の
スイッチSUがそれぞれ設けられていると共に、各抵抗セ
クション毎に各１個のスイッチSHｉ（ｉ＝１〜32）がそ
れぞれ設けられている。上記各スイッチSHｉは、各抵抗
セクション内において各抵抗Ｒ１の両端のうち低電位側
の一端、すなわち、２5 個の抵抗Ｒ２によって形成され
る32通りの値を持つ電圧のうちで最も低い電圧が得られ
るノードと上記２5 本の信号線Ｌ１〜Ｌ32のうちの特定
の信号線Ｌ１との間に並列に接続されている。さらに各
抵抗セクション内において、上記２5 −１個のスイッチ
SUは上記の最も低い電圧を除く残り31通りの値を持つ電
圧の各ノードと上記特定の信号線Ｌ１を除く残りの各信
号線Ｌ２〜Ｌ32との間に接続されている。上記２5 −１
個のスイッチSU及び32個のスイッチSHｉは上位デコーダ
31のデコード出力で導通制御される。上記２5 本の信号
線Ｌ１〜Ｌ32それぞれと参照電圧（VDAC）の出力端との
間には２5 個のスイッチSD１〜SD32が接続されており、
これらのスイッチSD１〜SD32は上記下位デコーダ32のデ
コード出力で導通制御される。なお、上記各スイッチと
して半導体スイッチ、例えばＣＭＯＳスイッチが使用さ
れるが、この他にもＮチャネルもしくはＰチャネルＭＯ
Ｓトランジスタ単独の半導体スイッチ等が使用できる。
スイッチSUがそれぞれ設けられていると共に、各抵抗セ
クション毎に各１個のスイッチSHｉ（ｉ＝１〜32）がそ
れぞれ設けられている。上記各スイッチSHｉは、各抵抗
セクション内において各抵抗Ｒ１の両端のうち低電位側
の一端、すなわち、２5 個の抵抗Ｒ２によって形成され
る32通りの値を持つ電圧のうちで最も低い電圧が得られ
るノードと上記２5 本の信号線Ｌ１〜Ｌ32のうちの特定
の信号線Ｌ１との間に並列に接続されている。さらに各
抵抗セクション内において、上記２5 −１個のスイッチ
SUは上記の最も低い電圧を除く残り31通りの値を持つ電
圧の各ノードと上記特定の信号線Ｌ１を除く残りの各信
号線Ｌ２〜Ｌ32との間に接続されている。上記２5 −１
個のスイッチSU及び32個のスイッチSHｉは上位デコーダ
31のデコード出力で導通制御される。上記２5 本の信号
線Ｌ１〜Ｌ32それぞれと参照電圧（VDAC）の出力端との
間には２5 個のスイッチSD１〜SD32が接続されており、
これらのスイッチSD１〜SD32は上記下位デコーダ32のデ
コード出力で導通制御される。なお、上記各スイッチと
して半導体スイッチ、例えばＣＭＯＳスイッチが使用さ
れるが、この他にもＮチャネルもしくはＰチャネルＭＯ
Ｓトランジスタ単独の半導体スイッチ等が使用できる。
【００１４】次に、上記図１に示すようなＤ／Ａ変換回
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
（上位ビット）からレベルが順次変化していく。すなわ
ち、Ａ／Ｄ変換の開始直後では、図１のＤ／Ａ変換回路
において上位デコーダ31からのデコード出力によりスイ
ッチSH１〜SH32が選択的に導通制御され、他の２5 −１
個のスイッチSUは非導通状態のままにされる。このと
き、下位デコーダ32からのデコード出力によりスイッチ
SD１が選択的に導通制御される。この結果、抵抗Ｒ１に
よって得られる複数の基準電圧がスイッチSH１〜SH32に
より選択されて信号線Ｌ１に供給され、さらにスイッチ
SD１を介して参照電圧VDACとして出力される。ここで、
上位５ビットのディジタル信号のレベルのみが変化する
上位比較時では、上位デコーダ31のデコード信号によっ
て32個のスイッチSH１〜SH32のいずれか１つが導通し、
基準電圧は特定の１つの信号線Ｌ１に接続されるだけで
ある。このため、従来と比べ、基準電圧によって充放電
を行う寄生容量の値が小さなものとなり、信号線Ｌ１の
電位設定に要する時間を短縮することができる。すなわ
ち、従来に比べて、高速動作時に参照電圧VDACの値の変
化が大きな上位比較時に、所定の比較時間内に所定の電
圧値までに精度範囲内で到達させることが容易になる。
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
（上位ビット）からレベルが順次変化していく。すなわ
ち、Ａ／Ｄ変換の開始直後では、図１のＤ／Ａ変換回路
において上位デコーダ31からのデコード出力によりスイ
ッチSH１〜SH32が選択的に導通制御され、他の２5 −１
個のスイッチSUは非導通状態のままにされる。このと
き、下位デコーダ32からのデコード出力によりスイッチ
SD１が選択的に導通制御される。この結果、抵抗Ｒ１に
よって得られる複数の基準電圧がスイッチSH１〜SH32に
より選択されて信号線Ｌ１に供給され、さらにスイッチ
SD１を介して参照電圧VDACとして出力される。ここで、
上位５ビットのディジタル信号のレベルのみが変化する
上位比較時では、上位デコーダ31のデコード信号によっ
て32個のスイッチSH１〜SH32のいずれか１つが導通し、
基準電圧は特定の１つの信号線Ｌ１に接続されるだけで
ある。このため、従来と比べ、基準電圧によって充放電
を行う寄生容量の値が小さなものとなり、信号線Ｌ１の
電位設定に要する時間を短縮することができる。すなわ
ち、従来に比べて、高速動作時に参照電圧VDACの値の変
化が大きな上位比較時に、所定の比較時間内に所定の電
圧値までに精度範囲内で到達させることが容易になる。
【００１５】上位５ビットのディジタル信号のレベルが
全て決定された後は、上位デコーダ31からのデコード出
力によりスイッチSH１〜SH32が全て非導通状態となるよ
うに制御され、かつレベルが決定された上位５ビットの
ディジタル信号に対応したいずれか１つの抵抗セクショ
ン内の２5 −１個のスイッチSUが全て導通状態となるよ
うに制御される。この状態で前記ロジック回路13から出
力される下位５ビットのディジタル信号に応じた下位デ
コーダ32のデコード出力に応じて２5 個のスイッチSD１
〜SD32のうちスイッチSD１を除く残りのスイッチSD２〜
SD32が選択的に導通状態にされ、いずれか１つのスイッ
チSDｊ（ｊ＝２〜32）を介して、抵抗Ｒ２によって分割
された31通りの電圧のうちの１つが参照電圧VDACとして
順次選択的に出力される。
全て決定された後は、上位デコーダ31からのデコード出
力によりスイッチSH１〜SH32が全て非導通状態となるよ
うに制御され、かつレベルが決定された上位５ビットの
ディジタル信号に対応したいずれか１つの抵抗セクショ
ン内の２5 −１個のスイッチSUが全て導通状態となるよ
うに制御される。この状態で前記ロジック回路13から出
力される下位５ビットのディジタル信号に応じた下位デ
コーダ32のデコード出力に応じて２5 個のスイッチSD１
〜SD32のうちスイッチSD１を除く残りのスイッチSD２〜
SD32が選択的に導通状態にされ、いずれか１つのスイッ
チSDｊ（ｊ＝２〜32）を介して、抵抗Ｒ２によって分割
された31通りの電圧のうちの１つが参照電圧VDACとして
順次選択的に出力される。
【００１６】なお、前記比較器12として正及び負の入力
端を持つ演算増幅器及びこの演算増幅器の正の入力端に
各一端が接続されそれぞれ他端にアナログ信号、参照電
圧がそれぞれ供給される２個のキャパシタを有するスイ
ッチトキャパシタ方式のものを使用した場合、Ａ／Ｄ変
換の開始に先立ち参照電圧が供給される方のキャパシタ
の他端を予めアナログ信号レベルにプリチャージしてお
くことにより、上位比較時におけるセトリング時間をさ
らに短縮することが可能になる。
端を持つ演算増幅器及びこの演算増幅器の正の入力端に
各一端が接続されそれぞれ他端にアナログ信号、参照電
圧がそれぞれ供給される２個のキャパシタを有するスイ
ッチトキャパシタ方式のものを使用した場合、Ａ／Ｄ変
換の開始に先立ち参照電圧が供給される方のキャパシタ
の他端を予めアナログ信号レベルにプリチャージしてお
くことにより、上位比較時におけるセトリング時間をさ
らに短縮することが可能になる。
【００１７】前記のように図１中の上位デコーダ31は前
記抵抗セクションに対応した数の部分デコーダ33で構成
されており、図２はこのうちの１つの部分デコーダ33ｉ
とそれに対応した抵抗セクションとを示している。これ
らの部分デコーダ33ｉには前記ロジック回路13で発生さ
れる上位５ビットのディジタル信号と２種類の制御信号
DAU 、DAL が供給される。そして、上記部分デコーダ33
ｉは、図３のタイミングチャートに示すように制御信号
DAU が“１”レベル、制御信号DAL が“０”レベルの期
間にはディジタル信号に応じてスイッチSHｉを選択的に
導通制御するようなデコード出力を発生し、制御信号DA
U が“０”レベル、制御信号DAL が“１”レベルの期間
にはディジタル信号に応じて１つの抵抗セクション内の
スイッチSUを同時に導通制御するようなデコード出力を
発生する。
記抵抗セクションに対応した数の部分デコーダ33で構成
されており、図２はこのうちの１つの部分デコーダ33ｉ
とそれに対応した抵抗セクションとを示している。これ
らの部分デコーダ33ｉには前記ロジック回路13で発生さ
れる上位５ビットのディジタル信号と２種類の制御信号
DAU 、DAL が供給される。そして、上記部分デコーダ33
ｉは、図３のタイミングチャートに示すように制御信号
DAU が“１”レベル、制御信号DAL が“０”レベルの期
間にはディジタル信号に応じてスイッチSHｉを選択的に
導通制御するようなデコード出力を発生し、制御信号DA
U が“０”レベル、制御信号DAL が“１”レベルの期間
にはディジタル信号に応じて１つの抵抗セクション内の
スイッチSUを同時に導通制御するようなデコード出力を
発生する。
【００１８】上記実施例によれば、高速動作時に参照電
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
【００１９】図４は前記図５に示すような逐次比較型Ａ
／Ｄ変換器で用いられる上記図１の実施例とは異なる抵
抗分圧型Ｄ／Ａ変換回路の構成を示している。なお、こ
のＤ／Ａ変換回路の場合にも制御信号として10ビットの
ディジタル信号が供給され、このうち上位５ビットのデ
ィジタル信号は上位デコーダ41に供給され、下位５ビッ
トのディジタル信号は下位デコーダ42にそれぞれ供給さ
れる。この実施例の場合にも、一定電圧VREFのノードと
アナロググランドAGNDのノードとの間には、複数の基準
電圧を得るために複数個の抵抗Ｒ１が直列に接続されて
いる。さらに、上記実施例と同様に２10個の抵抗Ｒ２が
設けられており、これらの抵抗は２5 個（32個）毎に２
5 個の抵抗セクションに分割されている。そして、各抵
抗セクション内に設けられた２5 個の抵抗Ｒ２は、上記
各抵抗Ｒ１の両端間に発生する電位差を分割するために
各抵抗Ｒ１の両端間に直列接続されている。また、２5
本の信号線Ｌ１〜Ｌ32が設けられている。上記各抵抗セ
クション内には２5 個のスイッチＳｋ（ｋ＝１〜32）が
それぞれ設けられている。これら各２5 個のスイッチＳ
ｋは上記下位デコーダ42のデコード出力に応じて導通制
御されるようになっている。また、上記２5 本の信号線
Ｌ１〜Ｌ32と参照電圧出力端との間には２5個のスイッ
チＵ１〜Ｕ32が接続されており、これら２5 個のスイッ
チＵ１〜Ｕ32は上記上位デコーダ41のデコード出力に応
じて導通制御されるようになっている。なお、上記各ス
イッチとして半導体スイッチ、例えばＣＭＯＳスイッチ
が使用されるが、この他にもＮチャネルもしくはＰチャ
ネルＭＯＳトランジスタ単独の半導体スイッチ等が使用
できる。
／Ｄ変換器で用いられる上記図１の実施例とは異なる抵
抗分圧型Ｄ／Ａ変換回路の構成を示している。なお、こ
のＤ／Ａ変換回路の場合にも制御信号として10ビットの
ディジタル信号が供給され、このうち上位５ビットのデ
ィジタル信号は上位デコーダ41に供給され、下位５ビッ
トのディジタル信号は下位デコーダ42にそれぞれ供給さ
れる。この実施例の場合にも、一定電圧VREFのノードと
アナロググランドAGNDのノードとの間には、複数の基準
電圧を得るために複数個の抵抗Ｒ１が直列に接続されて
いる。さらに、上記実施例と同様に２10個の抵抗Ｒ２が
設けられており、これらの抵抗は２5 個（32個）毎に２
5 個の抵抗セクションに分割されている。そして、各抵
抗セクション内に設けられた２5 個の抵抗Ｒ２は、上記
各抵抗Ｒ１の両端間に発生する電位差を分割するために
各抵抗Ｒ１の両端間に直列接続されている。また、２5
本の信号線Ｌ１〜Ｌ32が設けられている。上記各抵抗セ
クション内には２5 個のスイッチＳｋ（ｋ＝１〜32）が
それぞれ設けられている。これら各２5 個のスイッチＳ
ｋは上記下位デコーダ42のデコード出力に応じて導通制
御されるようになっている。また、上記２5 本の信号線
Ｌ１〜Ｌ32と参照電圧出力端との間には２5個のスイッ
チＵ１〜Ｕ32が接続されており、これら２5 個のスイッ
チＵ１〜Ｕ32は上記上位デコーダ41のデコード出力に応
じて導通制御されるようになっている。なお、上記各ス
イッチとして半導体スイッチ、例えばＣＭＯＳスイッチ
が使用されるが、この他にもＮチャネルもしくはＰチャ
ネルＭＯＳトランジスタ単独の半導体スイッチ等が使用
できる。
【００２０】次に、上記図４に示すようなＤ／Ａ変換回
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
からレベルが順次変化していく。このとき、下位５ビッ
トのディジタル信号は例えば全て“０”レベルとなるよ
うに設定される。すなわち、Ａ／Ｄ変換の開始直後で
は、図４のＤ／Ａ変換回路において上位デコーダ41から
のデコード出力によりスイッチＵ１〜Ｕ32が選択的に導
通制御される。このとき、下位デコーダ42からのデコー
ド出力により、各抵抗セクションでは下位５ビットのデ
ィジタル信号が全て“０”レベルに対応した同じ位置の
１つのスイッチＳ１〜Ｓ32が選択的に導通状態となるよ
うに制御されている。この場合、上位比較時では、各抵
抗セクションにおいていずれか１つのスイッチＳ１〜Ｓ
32が導通しており、各信号線Ｌ１〜Ｌ32は予め所定電圧
にプリチャージされている。ここで、上記各信号線Ｌ１
〜Ｌ32に比べて参照電圧出力端に存在している寄生容量
の値は十分に小さいので、スイッチＵ１〜Ｕ32を切り替
える際に参照電圧は短時間で所定値に達する。すなわ
ち、この実施例の場合にも、高速動作時に参照電圧VDAC
の値の変化が大きな上位比較時に、所定の比較時間内に
所定の電圧値までに精度範囲内で到達させることが容易
になる。
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
からレベルが順次変化していく。このとき、下位５ビッ
トのディジタル信号は例えば全て“０”レベルとなるよ
うに設定される。すなわち、Ａ／Ｄ変換の開始直後で
は、図４のＤ／Ａ変換回路において上位デコーダ41から
のデコード出力によりスイッチＵ１〜Ｕ32が選択的に導
通制御される。このとき、下位デコーダ42からのデコー
ド出力により、各抵抗セクションでは下位５ビットのデ
ィジタル信号が全て“０”レベルに対応した同じ位置の
１つのスイッチＳ１〜Ｓ32が選択的に導通状態となるよ
うに制御されている。この場合、上位比較時では、各抵
抗セクションにおいていずれか１つのスイッチＳ１〜Ｓ
32が導通しており、各信号線Ｌ１〜Ｌ32は予め所定電圧
にプリチャージされている。ここで、上記各信号線Ｌ１
〜Ｌ32に比べて参照電圧出力端に存在している寄生容量
の値は十分に小さいので、スイッチＵ１〜Ｕ32を切り替
える際に参照電圧は短時間で所定値に達する。すなわ
ち、この実施例の場合にも、高速動作時に参照電圧VDAC
の値の変化が大きな上位比較時に、所定の比較時間内に
所定の電圧値までに精度範囲内で到達させることが容易
になる。
【００２１】上位５ビットのディジタル信号のレベルが
全て決定された後は、ロジック回路13から出力される下
位５ビットのディジタル信号に応じた下位デコーダ42の
デコード出力に応じて各抵抗セクション内のそれぞれ２
5 個のスイッチＳ１〜Ｓ32のうちのいずれか１つが選択
的に導通状態にされ、それぞれ抵抗Ｒ２によって分割さ
れた電圧のうちの１つが参照電圧VDACとして順次出力さ
れる。
全て決定された後は、ロジック回路13から出力される下
位５ビットのディジタル信号に応じた下位デコーダ42の
デコード出力に応じて各抵抗セクション内のそれぞれ２
5 個のスイッチＳ１〜Ｓ32のうちのいずれか１つが選択
的に導通状態にされ、それぞれ抵抗Ｒ２によって分割さ
れた電圧のうちの１つが参照電圧VDACとして順次出力さ
れる。
【００２２】上記実施例によれば、高速動作時に参照電
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
【００２３】なお、この発明は上記した実施例に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、上記各実施例では入力制御信号であ
るディジタル信号が10ビットである場合について説明し
たが、これに限らず10ビット以上あるいは以下であって
も良く、ディジタル信号のビット数に応じて前記抵抗Ｒ
１、Ｒ２や各スイッチの数を設定することができる。ま
た、上記図１の実施例では、各スイッチSHｉが各抵抗Ｒ
１の両端のうち低電位側の一端、すなわち、２5 個の抵
抗Ｒ２によって形成される32通りの値を持つ電圧のうち
で最も低い電圧が得られるノードと信号線Ｌ１との間に
並列に接続する場合について説明したが、これは各抵抗
Ｒ１の両端のうち高低電位側の一端と信号線Ｌ１との間
に並列に接続するように変更してもよい。さらに、上記
各実施例ではデコーダを上位と下位の２つに分けてアナ
ログ変換を上位と下位の２段階で行う場合を説明した
が、これはデコーダを３つ以上に分けてアナログ変換を
３段階以上で行う場合にも実施が可能であることはいう
までもない。
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、上記各実施例では入力制御信号であ
るディジタル信号が10ビットである場合について説明し
たが、これに限らず10ビット以上あるいは以下であって
も良く、ディジタル信号のビット数に応じて前記抵抗Ｒ
１、Ｒ２や各スイッチの数を設定することができる。ま
た、上記図１の実施例では、各スイッチSHｉが各抵抗Ｒ
１の両端のうち低電位側の一端、すなわち、２5 個の抵
抗Ｒ２によって形成される32通りの値を持つ電圧のうち
で最も低い電圧が得られるノードと信号線Ｌ１との間に
並列に接続する場合について説明したが、これは各抵抗
Ｒ１の両端のうち高低電位側の一端と信号線Ｌ１との間
に並列に接続するように変更してもよい。さらに、上記
各実施例ではデコーダを上位と下位の２つに分けてアナ
ログ変換を上位と下位の２段階で行う場合を説明した
が、これはデコーダを３つ以上に分けてアナログ変換を
３段階以上で行う場合にも実施が可能であることはいう
までもない。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
セトリング時間の短縮を図ることができ、もって逐次比
較型Ａ／Ｄ変換器に組み込んだ場合にＡ／Ｄ変換の高速
化を実現できるＤ／Ａ変換回路を提供することができ
る。
セトリング時間の短縮を図ることができ、もって逐次比
較型Ａ／Ｄ変換器に組み込んだ場合にＡ／Ｄ変換の高速
化を実現できるＤ／Ａ変換回路を提供することができ
る。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る抵抗分圧型Ｄ／
Ａ変換回路の回路図。
Ａ変換回路の回路図。
【図２】図１の実施例回路の一部の回路図。
【図３】図２の回路のタイミングチャートを示す図。
【図４】この発明の第２の実施例に係る抵抗分圧型Ｄ／
Ａ変換回路の回路図。
Ａ変換回路の回路図。
【図５】逐次比較型Ａ／Ｄ変換器のブロック図。
【図６】従来の抵抗分圧型Ｄ／Ａ変換回路の回路図。
【図７】図６のＤ／Ａ変換回路における参照電圧値の変
化を示す図。
化を示す図。
【図８】図６のＤ／Ａ変換回路における参照電圧値の変
化の状態の一例を示す図。
化の状態の一例を示す図。
31，41…上位デコーダ、32，42…下位デコーダ、33ｉ…
部分デコーダ、SU，SD１〜SD32，SH1 〜SH32，Ｓ１〜Ｓ
32．Ｕ１〜Ｕ32…スイッチ、Ｒ１，Ｒ２…抵抗、Ｌ１〜
Ｌ32…信号線。
部分デコーダ、SU，SD１〜SD32，SH1 〜SH32，Ｓ１〜Ｓ
32．Ｕ１〜Ｕ32…スイッチ、Ｒ１，Ｒ２…抵抗、Ｌ１〜
Ｌ32…信号線。
Claims (4)
- 【請求項１】 複数の基準電圧を発生する基準電圧発生
手段と、 それぞれ上記複数の基準電圧のうち値が隣り合った２つ
の基準電圧間の電位差を分割して複数の参照電圧を発生
する複数の参照電圧発生手段と、 複数の信号線と、 上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生手段のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給手段と、 アナログ信号出力端と、 上記第１の期間では上記特定の信号線の電圧を上記アナ
ログ信号出力端に供給し、上記第２の期間では上記特定
の信号線を除く上記複数の信号線の電圧を下位桁のディ
ジタル信号に基づき選択して上記アナログ信号出力端に
供給する第２の選択供給手段とを具備したことを特徴と
するＤ／Ａ変換回路。 - 【請求項２】 前記第１の選択供給手段が、 上位桁のディジタル信号が供給される上位デコーダと、 前記複数の基準電圧が得られる各ノードと前記特定の信
号線との間に挿入され上記上位デコーダのデコード信号
に基づいて選択的に導通制御される複数の第１スイッチ
手段と、 前記複数の参照電圧発生手段で発生される複数の参照電
圧の各ノードと前記複数の信号線のうちの前記特定の信
号線を除く複数の信号線との間にそれぞれ挿入され上記
上位デコーダのデコード信号に基づいて同時に導通制御
される複数の第２スイッチ手段とから構成され、 前記第２の選択供給手段が、 下位桁のディジタル信号が供給される下位デコーダと、 前記特定の信号線と前記アナログ信号出力端との間に接
続され上記下位デコーダのデコード信号に基づいて導通
制御される第１スイッチ手段と、 前記特定の信号線を除く前記複数の信号線と前記アナロ
グ信号出力端との間に接続され上記下位デコーダのデコ
ード信号に基づいて選択的に導通制御される複数の第２
スイッチ手段とから構成されることを特徴とする請求項
１に記載のＤ／Ａ変換回路。 - 【請求項３】 複数の基準電圧を発生する基準電圧発生
手段と、 それぞれ上記複数の基準電圧のうち値が隣り合った２つ
の基準電圧間の電位差を分割して複数の参照電圧を発生
する複数の参照電圧発生手段と、 複数の信号線と、 アナログ信号出力端と、 上位桁のディジタル信号に基づき上記複数の信号線を選
択して上記アナログ信号出力端に接続制御する接続制御
手段と、 上記接続制御手段で上記複数の信号線のうちの１つが上
記アナログ信号出力端に接続されている期間に上記複数
の参照電圧発生手段のうちの１つで発生される複数の参
照電圧を下位桁のディジタル信号に基づき選択して上記
複数の信号線のうちの１つに供給する選択供給手段とを
具備したことを特徴とするＤ／Ａ変換回路。 - 【請求項４】 前記接続制御手段が、 上位桁のディジタル信号が供給される上位デコーダと、 前記複数の信号線と前記アナログ信号出力端との間に接
続され上記上位デコーダのデコード信号に基づいて選択
的に導通制御される複数の第１スイッチ手段とから構成
され、 前記選択供給手段が、 下位桁のディジタル信号が供給される下位デコーダと、 前記複数の参照電圧発生手段で発生される複数の参照電
圧の各ノードと前記複数の信号線のうちの１つとの間に
並列に接続され上記下位デコーダのデコード信号に基づ
いて選択的に導通制御される複数の第２スイッチ手段と
から構成されることを特徴とする請求項３に記載のＤ／
Ａ変換回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09114794A JP3162571B2 (ja) | 1994-04-28 | 1994-04-28 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
| DE69521452T DE69521452T2 (de) | 1994-04-28 | 1995-04-27 | Schaltung zur Digital-/Analogumsetzung und die Schaltung benutzender A/D-Wandler |
| EP95302882A EP0681372B1 (en) | 1994-04-28 | 1995-04-27 | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit |
| EP99305650A EP0952672A3 (en) | 1994-04-28 | 1995-04-27 | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit |
| US08/429,794 US5673045A (en) | 1994-04-28 | 1995-04-27 | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit |
| KR1019950010279A KR0172206B1 (ko) | 1994-04-28 | 1995-04-28 | D/a 변환 회로 |
| CN95105216A CN1111958C (zh) | 1994-04-28 | 1995-04-28 | 数字－模拟转换电路及使用这种电路的模拟－数字转换电路 |
| TW088207325U TW465874U (en) | 1994-04-28 | 1995-05-19 | Digital/analog conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09114794A JP3162571B2 (ja) | 1994-04-28 | 1994-04-28 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297724A true JPH07297724A (ja) | 1995-11-10 |
| JP3162571B2 JP3162571B2 (ja) | 2001-05-08 |
Family
ID=14018421
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09114794A Expired - Fee Related JP3162571B2 (ja) | 1994-04-28 | 1994-04-28 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5673045A (ja) |
| EP (2) | EP0681372B1 (ja) |
| JP (1) | JP3162571B2 (ja) |
| KR (1) | KR0172206B1 (ja) |
| CN (1) | CN1111958C (ja) |
| DE (1) | DE69521452T2 (ja) |
| TW (1) | TW465874U (ja) |
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| US6388599B2 (en) | 1998-06-16 | 2002-05-14 | Fujitsu Limited | Reference voltage generator circuit using pairs of fine and rough resistor banks |
| JP2009251183A (ja) * | 2008-04-03 | 2009-10-29 | Casio Comput Co Ltd | 表示駆動装置、表示装置、及び表示駆動方法 |
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|---|---|---|---|---|
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| JP4742401B2 (ja) * | 2000-03-31 | 2011-08-10 | ソニー株式会社 | デジタルアナログ変換回路およびこれを搭載した表示装置 |
| US6222474B1 (en) * | 1999-08-31 | 2001-04-24 | Texas Instruments Incorporated | Resistor string digital-to-analog converter with boosted control based on differential input between successively received input words |
| US6433717B1 (en) * | 2000-05-31 | 2002-08-13 | Cygnal Integrated Products, Inc. | D/A resistor strings with cross coupling switches |
| JP2003029687A (ja) * | 2001-07-16 | 2003-01-31 | Sony Corp | Ｄａ変換回路、これを用いた表示装置および当該表示装置を搭載した携帯端末 |
| US7109904B2 (en) * | 2004-12-21 | 2006-09-19 | Exar Corporation | High speed differential resistive voltage digital-to-analog converter |
| CN101547000B (zh) * | 2009-05-08 | 2011-05-04 | 炬力集成电路设计有限公司 | 一种信号转换电路、数模转换装置和音频输出设备 |
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|---|---|---|---|---|
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| DE3276991D1 (en) * | 1982-12-28 | 1987-09-17 | Ibm | Analog-digital converter |
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