JPH04329025A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH04329025A JPH04329025A JP3099317A JP9931791A JPH04329025A JP H04329025 A JPH04329025 A JP H04329025A JP 3099317 A JP3099317 A JP 3099317A JP 9931791 A JP9931791 A JP 9931791A JP H04329025 A JPH04329025 A JP H04329025A
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- circuit
- signal
- switch
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- analog
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は動作の安定化、高速化
が要求されるディジタル信号をアナログ信号に変換する
Ｄ／Ａコンバータに関する。
が要求されるディジタル信号をアナログ信号に変換する
Ｄ／Ａコンバータに関する。
【０００２】
【従来の技術】図１５はＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯ
Ｌ．ＳＣ−２１．ＮＯ．６，ＤＥＣＥＭＢＥＲ１９８６
”Ａｎ ８０−ＭＨｚ ８−ｂｉｔ ＣＭＯＳ Ｄ／
Ａ Ｃｏｎｖｅｒｔｅｒ”に記載された回路構成を模式
的に表した８ｂｉｔＤ／Ａコンバ−タを示す回路図であ
る。ディジタルデータＤａｔａ がデコーダ６１とデコ
ーダ６２に入力され、その出力（ＰＸ１〜ＰＸ４，ＰＹ
１〜ＰＹ４）がラッチ回路６３，６４にそれぞれ入力さ
れる。ラッチ回路６３はクロック信号ＣＫに同期してラ
ッチ出力Ｘ１〜Ｘ４を、ラッチ回路６４はクロック信号
ＣＫに同期してラッチ出力Ｙ１〜Ｙ４をそれぞれマトリ
ックス状に配置された各スイッチ制御回路６５に供給す
る。各スイッチ制御回路６５によって各スイッチ６６は
スイッチング制御される。この各スイッチ６６により、
アナログ値を持つ電流源もしくは抵抗で構成される各ア
ナログ信号源６７と出力端６８とが接続されるか否かの
状態になる。この一連の処理により、Ｄａｔａ に応じ
たアナログ信号ＯＵＴが出力端６８から得られる。
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯ
Ｌ．ＳＣ−２１．ＮＯ．６，ＤＥＣＥＭＢＥＲ１９８６
”Ａｎ ８０−ＭＨｚ ８−ｂｉｔ ＣＭＯＳ Ｄ／
Ａ Ｃｏｎｖｅｒｔｅｒ”に記載された回路構成を模式
的に表した８ｂｉｔＤ／Ａコンバ−タを示す回路図であ
る。ディジタルデータＤａｔａ がデコーダ６１とデコ
ーダ６２に入力され、その出力（ＰＸ１〜ＰＸ４，ＰＹ
１〜ＰＹ４）がラッチ回路６３，６４にそれぞれ入力さ
れる。ラッチ回路６３はクロック信号ＣＫに同期してラ
ッチ出力Ｘ１〜Ｘ４を、ラッチ回路６４はクロック信号
ＣＫに同期してラッチ出力Ｙ１〜Ｙ４をそれぞれマトリ
ックス状に配置された各スイッチ制御回路６５に供給す
る。各スイッチ制御回路６５によって各スイッチ６６は
スイッチング制御される。この各スイッチ６６により、
アナログ値を持つ電流源もしくは抵抗で構成される各ア
ナログ信号源６７と出力端６８とが接続されるか否かの
状態になる。この一連の処理により、Ｄａｔａ に応じ
たアナログ信号ＯＵＴが出力端６８から得られる。
【０００３】図１６は上記図１５の回路の動作における
ディジタルデータＤａｔａ からアナログ信号への流れ
図、図１７は図１５の回路動作を示すタイミングチャ−
トである。
ディジタルデータＤａｔａ からアナログ信号への流れ
図、図１７は図１５の回路動作を示すタイミングチャ−
トである。
【０００４】図１６、図１７において、Ｔ１１はＤａｔ
ａ がデコーダ６１，６２に伝達され、ＰＸ１〜ＰＸ４
，ＰＹ１〜ＰＹ４が出力されるまでの遅延時間、Ｔ１２
はラッチ回路６３，６４からＸ１〜Ｘ４，Ｙ１〜Ｙ４が
各スイッチ制御回路６５に供給され、各スイッチ制御回
路６５から各スイッチ６６に制御信号が出力されるまで
の遅延時間、Ｔ１３は各スイッチ６６により各アナログ
信号源６７と出力端６８が所定数だけ接続され所望のア
ナログ信号に到達するまでの遅延時間である。この処理
時間Ｔ１２＋Ｔ１３がクロック信号ＣＫの周期ＴＳを限
定しており、Ｄ／Ａ変換速度向上の妨げとなっている。
ａ がデコーダ６１，６２に伝達され、ＰＸ１〜ＰＸ４
，ＰＹ１〜ＰＹ４が出力されるまでの遅延時間、Ｔ１２
はラッチ回路６３，６４からＸ１〜Ｘ４，Ｙ１〜Ｙ４が
各スイッチ制御回路６５に供給され、各スイッチ制御回
路６５から各スイッチ６６に制御信号が出力されるまで
の遅延時間、Ｔ１３は各スイッチ６６により各アナログ
信号源６７と出力端６８が所定数だけ接続され所望のア
ナログ信号に到達するまでの遅延時間である。この処理
時間Ｔ１２＋Ｔ１３がクロック信号ＣＫの周期ＴＳを限
定しており、Ｄ／Ａ変換速度向上の妨げとなっている。
【０００５】図１８は図１５の８ｂｉｔＤ／Ａコンバ−
タを４ｂｉｔＤ／Ａコンバ−タに簡略した具体的構成の
回路図である。
タを４ｂｉｔＤ／Ａコンバ−タに簡略した具体的構成の
回路図である。
【０００６】図１８において、デコ−ダ６１，６２にそ
れぞれ入力されるＤａｔａ （Ｄ０〜Ｄ３）とそれに応
じてデコ−ダ６１，６２からそれぞれ出力されるＰＸ１
〜ＰＸ３，ＰＹ１〜ＰＹ３の関係が図１９の真理値通り
になるように構成されている。ラッチ回路６３，６４は
例えばそれぞれ２段のクロックドインバ−タ−で構成さ
れ、クロック信号ＣＫの立ち上がりでＸ１〜Ｘ３，Ｙ１
〜Ｙ３を出力する。
れぞれ入力されるＤａｔａ （Ｄ０〜Ｄ３）とそれに応
じてデコ−ダ６１，６２からそれぞれ出力されるＰＸ１
〜ＰＸ３，ＰＹ１〜ＰＹ３の関係が図１９の真理値通り
になるように構成されている。ラッチ回路６３，６４は
例えばそれぞれ２段のクロックドインバ−タ−で構成さ
れ、クロック信号ＣＫの立ち上がりでＸ１〜Ｘ３，Ｙ１
〜Ｙ３を出力する。
【０００７】図１５におけるスイッチ制御回路６５，ス
イッチ６６，アナログ信号源６７からなるユニットセル
７１は１５個存在する。この各ユニットセル７１では単
調増加性を実現するため図２０のようなＮＡＮＤ・ＯＲ
回路７２が構成されている。ＮＡＮＤ・ＯＲ回路７２の
所定の入力端にＸ１〜Ｘ３，Ｙ１〜Ｙ３が入力されるこ
とにより、各々のスイッチ７３，７４が制御される。Ａ
ＮＤ・ＯＲ回路７１の出力Ｓが“１”、インバータ７５
を介した´Ｓが“０”（´ＳはＳの反転信号を意味する
）のときＳ側のスイッチ７３がオンとなり（´Ｓ側のス
イッチ７４はオフ）出力端６８にアナログ電流源Ｉが接
続される。また、出力Ｓが“０”のとき（´Ｓ＝１）Ｓ
側のスイッチ７３がオフとなり（´Ｓ側のスイッチ７４
はオン）このユニットセル７１では出力端６８と接続さ
れない。
イッチ６６，アナログ信号源６７からなるユニットセル
７１は１５個存在する。この各ユニットセル７１では単
調増加性を実現するため図２０のようなＮＡＮＤ・ＯＲ
回路７２が構成されている。ＮＡＮＤ・ＯＲ回路７２の
所定の入力端にＸ１〜Ｘ３，Ｙ１〜Ｙ３が入力されるこ
とにより、各々のスイッチ７３，７４が制御される。Ａ
ＮＤ・ＯＲ回路７１の出力Ｓが“１”、インバータ７５
を介した´Ｓが“０”（´ＳはＳの反転信号を意味する
）のときＳ側のスイッチ７３がオンとなり（´Ｓ側のス
イッチ７４はオフ）出力端６８にアナログ電流源Ｉが接
続される。また、出力Ｓが“０”のとき（´Ｓ＝１）Ｓ
側のスイッチ７３がオフとなり（´Ｓ側のスイッチ７４
はオン）このユニットセル７１では出力端６８と接続さ
れない。
【０００８】図１８において、Ｄａｔａ が“１１００
”から“１０１１”へ切換えられる場合を考える。図２
１はＤａｔａ が“１１００”から“１０１１”へ切換
えられるタイミングチャート、図２２（ａ），（ｂ）は
そのときのユニットセル７１のマトリクスのスイッチイ
メージを示す状態図である。“１１００”（Ｔ２１の時
間帯）ではマトリクスのスイッチイメ−ジは図２２（ａ
）のようになる。すなわち、ユニットセル７１では１５
個中３個だけ´Ｓ側のスイッチ７４がオン、１２個だけ
Ｓ側のスイッチ７３がオンとなっている。その後、“１
０１１”（Ｔ２２の時間帯）ではマトリクスのスイッチ
イメ−ジは図２２（ｂ）のようになる。すなわち、各ユ
ニットセル７１では１５個中４個だけ´Ｓ側のスイッチ
７４がオン、１１個だけＳ側のスイッチ７３がオンとな
る。
”から“１０１１”へ切換えられる場合を考える。図２
１はＤａｔａ が“１１００”から“１０１１”へ切換
えられるタイミングチャート、図２２（ａ），（ｂ）は
そのときのユニットセル７１のマトリクスのスイッチイ
メージを示す状態図である。“１１００”（Ｔ２１の時
間帯）ではマトリクスのスイッチイメ−ジは図２２（ａ
）のようになる。すなわち、ユニットセル７１では１５
個中３個だけ´Ｓ側のスイッチ７４がオン、１２個だけ
Ｓ側のスイッチ７３がオンとなっている。その後、“１
０１１”（Ｔ２２の時間帯）ではマトリクスのスイッチ
イメ−ジは図２２（ｂ）のようになる。すなわち、各ユ
ニットセル７１では１５個中４個だけ´Ｓ側のスイッチ
７４がオン、１１個だけＳ側のスイッチ７３がオンとな
る。
【０００９】上述したように、クロック信号ＣＫの立上
がりでＤａｔａ が“１１００”から“１０１１”へ変
移するが、これはＹ１〜Ｙ３が“１”から“０”へ、Ｘ
１が“０”から“１”に変化することである。この変化
時にＹ１〜Ｙ３とＸ１の配線容量の差や実際に接続され
るユニットセル７１のゲ−ト数の違いにより、図２３の
タイミングチャートに示されるように、Ｔ２３の期間で
Ｙ１〜Ｙ３とＸ１とに位相差が生じ、Ｘ１が“０”から
“１”に変化するよりも速くＹ１〜Ｙ３が“１”から“
０”に変化することがある。そのときのマトリクスのス
イッチイメ−ジは図２４となりユニットセル１５個全部
Ｓ側のスイッチがオンとなってしまう。この結果、“１
１００”から“１０１１”へ切換わる場合の出力端６８
のアナログ信号ＯＵＴと時間ｔとの関係は、図２５に示
されるように、出力端６８において接続されるアナログ
電流源Ｉの数が１２×Ｉから１１×Ｉへ変異するまでに
瞬間的に１５×Ｉとなる。このため、出力端６８には、
所望のアナログ電流源Ｉの接続数（１１×Ｉ）に到達す
るまでに遅延時間が大きく、その間ノイズとなって現れ
るという欠点がある。
がりでＤａｔａ が“１１００”から“１０１１”へ変
移するが、これはＹ１〜Ｙ３が“１”から“０”へ、Ｘ
１が“０”から“１”に変化することである。この変化
時にＹ１〜Ｙ３とＸ１の配線容量の差や実際に接続され
るユニットセル７１のゲ−ト数の違いにより、図２３の
タイミングチャートに示されるように、Ｔ２３の期間で
Ｙ１〜Ｙ３とＸ１とに位相差が生じ、Ｘ１が“０”から
“１”に変化するよりも速くＹ１〜Ｙ３が“１”から“
０”に変化することがある。そのときのマトリクスのス
イッチイメ−ジは図２４となりユニットセル１５個全部
Ｓ側のスイッチがオンとなってしまう。この結果、“１
１００”から“１０１１”へ切換わる場合の出力端６８
のアナログ信号ＯＵＴと時間ｔとの関係は、図２５に示
されるように、出力端６８において接続されるアナログ
電流源Ｉの数が１２×Ｉから１１×Ｉへ変異するまでに
瞬間的に１５×Ｉとなる。このため、出力端６８には、
所望のアナログ電流源Ｉの接続数（１１×Ｉ）に到達す
るまでに遅延時間が大きく、その間ノイズとなって現れ
るという欠点がある。
【００１０】
【発明が解決しようとする課題】このように、従来では
実際のアナログ値に達するまでの遅延時間が大きく、そ
の間ノイズが現れるという欠点がある。
実際のアナログ値に達するまでの遅延時間が大きく、そ
の間ノイズが現れるという欠点がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ディジタルデータが切
換わる場合に生じる所望の変化分を超えたスイッチング
を防止し、ノイズをなくすと共にアナログ変換速度の短
縮を実現するＤ／Ａコンバータを提供することにある。
されたものであり、その目的は、ディジタルデータが切
換わる場合に生じる所望の変化分を超えたスイッチング
を防止し、ノイズをなくすと共にアナログ変換速度の短
縮を実現するＤ／Ａコンバータを提供することにある。
【００１２】
【課題を解決するための手段】この発明のＤ／Ａコンバ
ータは、ディジタル信号が入力されるＸ方向及びＹ方向
のデコ−ダと、前記Ｘ方向とＹ方向の二次元平面上でマ
トリクス状に配置された所定のアナログ値を有する信号
源と、前記信号源それぞれとこの信号源各々に接続経路
を有するアナログ出力端との間に各々挿入されたスイッ
チ手段と、前記スイッチ手段と隣接するように前記信号
源と同等数マトリクス状に配置され前記Ｘ方向及びＹ方
向のデコ−ダの出力信号を取り込み、このデコ−ダの出
力信号に応じて前記各々のスイッチ手段を制御する制御
信号が生成されるスイッチ制御回路と、前記スイッチ制
御回路それぞれに付加され、前記スイッチ制御回路から
の制御信号をラッチし、所定の同期信号によって前記ス
イッチ制御回路からの制御信号が前記スイッチ手段それ
ぞれに伝達されるラッチ回路とを具備したことを特徴と
している。
ータは、ディジタル信号が入力されるＸ方向及びＹ方向
のデコ−ダと、前記Ｘ方向とＹ方向の二次元平面上でマ
トリクス状に配置された所定のアナログ値を有する信号
源と、前記信号源それぞれとこの信号源各々に接続経路
を有するアナログ出力端との間に各々挿入されたスイッ
チ手段と、前記スイッチ手段と隣接するように前記信号
源と同等数マトリクス状に配置され前記Ｘ方向及びＹ方
向のデコ−ダの出力信号を取り込み、このデコ−ダの出
力信号に応じて前記各々のスイッチ手段を制御する制御
信号が生成されるスイッチ制御回路と、前記スイッチ制
御回路それぞれに付加され、前記スイッチ制御回路から
の制御信号をラッチし、所定の同期信号によって前記ス
イッチ制御回路からの制御信号が前記スイッチ手段それ
ぞれに伝達されるラッチ回路とを具備したことを特徴と
している。
【００１３】
【作用】この発明では、スイッチ手段を制御するスイッ
チ制御回路にそれぞれラッチ回路を設けることにより、
Ｄ／Ａ変換速度を限定するクロック信号の周期が短縮化
される。また、このラッチ回路により、スイッチ制御回
路からの出力信号を同じタイミングでスイッチ手段に伝
達することにより、ディジタル信号が切換わる場合、所
望の変化分のみに抑えられ、出力端ではグリッジ等スイ
ッチングノイズが防止される。
チ制御回路にそれぞれラッチ回路を設けることにより、
Ｄ／Ａ変換速度を限定するクロック信号の周期が短縮化
される。また、このラッチ回路により、スイッチ制御回
路からの出力信号を同じタイミングでスイッチ手段に伝
達することにより、ディジタル信号が切換わる場合、所
望の変化分のみに抑えられ、出力端ではグリッジ等スイ
ッチングノイズが防止される。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１５】図１はこの発明の第１の実施例による８ｂ
ｉｔＤ／Ａコンバ−タの構成を示す回路図である。ディ
ジタルデータＤａｔａ がデコーダ１１とデコーダ１２
にそれぞれ入力され、その出力（ＰＸ１〜ＰＸ４，ＰＹ
１〜ＰＹ４）がラッチ回路１３，１４にそれぞれ入力さ
れる。ラッチ回路１３はクロック信号ＣＫに同期してラ
ッチ出力Ｘ１〜Ｘ４を、ラッチ回路１４はクロック信号
ＣＫに同期してラッチ出力Ｙ１〜Ｙ４をそれぞれマトリ
ックス状に配置された各スイッチ制御回路１５に供給す
る。各スイッチ制御回路１５からの出力は各々設けられ
たラッチ回路１６に供給される。ラッチ回路１６の出力
は上記クロック信号ＣＫに同期して各スイッチ１７をス
イッチング制御するようになっている。各スイッチ１７
によりアナログ値を持つ電流源もしくは抵抗で構成され
る各アナログ信号源１８と出力端１９とが接続されるか
否かでＤａｔａに応じたアナログ信号が出力端１９から
得られるようになっている。
ｉｔＤ／Ａコンバ−タの構成を示す回路図である。ディ
ジタルデータＤａｔａ がデコーダ１１とデコーダ１２
にそれぞれ入力され、その出力（ＰＸ１〜ＰＸ４，ＰＹ
１〜ＰＹ４）がラッチ回路１３，１４にそれぞれ入力さ
れる。ラッチ回路１３はクロック信号ＣＫに同期してラ
ッチ出力Ｘ１〜Ｘ４を、ラッチ回路１４はクロック信号
ＣＫに同期してラッチ出力Ｙ１〜Ｙ４をそれぞれマトリ
ックス状に配置された各スイッチ制御回路１５に供給す
る。各スイッチ制御回路１５からの出力は各々設けられ
たラッチ回路１６に供給される。ラッチ回路１６の出力
は上記クロック信号ＣＫに同期して各スイッチ１７をス
イッチング制御するようになっている。各スイッチ１７
によりアナログ値を持つ電流源もしくは抵抗で構成され
る各アナログ信号源１８と出力端１９とが接続されるか
否かでＤａｔａに応じたアナログ信号が出力端１９から
得られるようになっている。
【００１６】図２は上記図１の回路の動作におけるディ
ジタルデータＤａｔａからアナログ信号が出力されるま
での流れ図、図３は図１の回路動作を示すタイミングチ
ャ−トである。
ジタルデータＤａｔａからアナログ信号が出力されるま
での流れ図、図３は図１の回路動作を示すタイミングチ
ャ−トである。
【００１７】図２、図３において、Ｔ１ はＤａｔａ
がデコーダ１１，１２に伝達され、ＰＸ１〜ＰＸ４，Ｐ
Ｙ１〜ＰＹ４が出力されるまでの遅延時間、Ｔ２ はラ
ッチ回路１３，１４からＸ１〜Ｘ４，Ｙ１〜Ｙ４が各ス
イッチ制御回路１５に供給され、各スイッチ制御回路１
５から各ラッチ回路１６に制御信号が出力されるまでの
遅延時間、Ｔ３ は各ラッチ回路１６から出力された制
御信号によりスイッチ１７が動作し、各アナログ信号源
１８と出力端１９が所定数だけ接続され所望のアナログ
信号に到達するまでの遅延時間である。
がデコーダ１１，１２に伝達され、ＰＸ１〜ＰＸ４，Ｐ
Ｙ１〜ＰＹ４が出力されるまでの遅延時間、Ｔ２ はラ
ッチ回路１３，１４からＸ１〜Ｘ４，Ｙ１〜Ｙ４が各ス
イッチ制御回路１５に供給され、各スイッチ制御回路１
５から各ラッチ回路１６に制御信号が出力されるまでの
遅延時間、Ｔ３ は各ラッチ回路１６から出力された制
御信号によりスイッチ１７が動作し、各アナログ信号源
１８と出力端１９が所定数だけ接続され所望のアナログ
信号に到達するまでの遅延時間である。
【００１８】上記出力端１９の動作波形をみると、クロ
ック信号ＣＫと同時にスイッチングが行われて所望のア
ナログ信号に到達する。これにより、クロック信号ＣＫ
の周期ＴＳを限定する処理時間はＴ３ だけになり、ク
ロック信号ＣＫの周期ＴＳが短縮される。これにより、
Ｄ／Ａ変換速度の改善がなされる。
ック信号ＣＫと同時にスイッチングが行われて所望のア
ナログ信号に到達する。これにより、クロック信号ＣＫ
の周期ＴＳを限定する処理時間はＴ３ だけになり、ク
ロック信号ＣＫの周期ＴＳが短縮される。これにより、
Ｄ／Ａ変換速度の改善がなされる。
【００１９】図４は上記実施例の８ｂｉｔＤ／Ａコンバ
−タを４ｂｉｔＤ／Ａコンバ−タに簡略した具体的構成
の回路図である。図１と同一の箇所には同一の符号を付
した。
−タを４ｂｉｔＤ／Ａコンバ−タに簡略した具体的構成
の回路図である。図１と同一の箇所には同一の符号を付
した。
【００２０】図４において、デコ−ダ１１，１２にそれ
ぞれ入力されるＤａｔａ （Ｄ０〜Ｄ３）とそれに応じ
てデコ−ダ１１，１２からそれぞれ出力されるＰＸ１〜
ＰＸ３，ＰＹ１〜ＰＹ３の関係が前記した図１９の真理
値通りになるように構成されている。デコ−ダ１１はＤ
ａｔａ のＤ２，Ｄ３を入力するＮＡＮＤゲート１１−
１、Ｄ２を入力するインバータ１１−２、Ｄ２，Ｄ３を
入力するＮＯＲゲート１１−３からなる。デコ−ダ１２
はＤａｔａ のＤ０，Ｄ１を入力するＮＡＮＤゲート１
２−１、Ｄ１を入力するインバータ１２−２、Ｄ０，Ｄ
１を入力するＮＯＲゲート１２−３からなる。
ぞれ入力されるＤａｔａ （Ｄ０〜Ｄ３）とそれに応じ
てデコ−ダ１１，１２からそれぞれ出力されるＰＸ１〜
ＰＸ３，ＰＹ１〜ＰＹ３の関係が前記した図１９の真理
値通りになるように構成されている。デコ−ダ１１はＤ
ａｔａ のＤ２，Ｄ３を入力するＮＡＮＤゲート１１−
１、Ｄ２を入力するインバータ１１−２、Ｄ２，Ｄ３を
入力するＮＯＲゲート１１−３からなる。デコ−ダ１２
はＤａｔａ のＤ０，Ｄ１を入力するＮＡＮＤゲート１
２−１、Ｄ１を入力するインバータ１２−２、Ｄ０，Ｄ
１を入力するＮＯＲゲート１２−３からなる。
【００２１】ラッチ回路１３，１４は例えばそれぞれ２
段のクロックドインバ−タ−１３−１〜１３−３，１４
−１〜１４−３で構成され、クロック信号ＣＫの立ち上
がりでＸ１〜Ｘ３，Ｙ１〜Ｙ３を出力する。
段のクロックドインバ−タ−１３−１〜１３−３，１４
−１〜１４−３で構成され、クロック信号ＣＫの立ち上
がりでＸ１〜Ｘ３，Ｙ１〜Ｙ３を出力する。
【００２２】図１におけるスイッチ制御回路１５，ラッ
チ回路１６，スイッチ１７，アナログ信号源１８から構
成されるユニットセル２１（Ｕ１ 〜Ｕ１５）は各々１
５個存在する。
チ回路１６，スイッチ１７，アナログ信号源１８から構
成されるユニットセル２１（Ｕ１ 〜Ｕ１５）は各々１
５個存在する。
【００２３】図５は各ユニットセル２１の構成の一例を
示す回路図である。ＯＲ回路２２とＮＡＮＤ回路２３で
なるＮＡＮＤ・ＯＲ回路２４では所定の入力端子に各信
号が入力されるようになっている。ＯＲ回路２２の一方
入力端子にはラッチ回路１４からの各出力信号または接
地電圧ＧＮＤが入力される。ＯＲ回路２２の他方入力端
子にはラッチ回路１４からの各出力信号または接地電圧
ＧＮＤが入力される。ＮＡＮＤ回路２３の一方入力端子
にはラッチ回路１３からの各出力信号または電源電圧Ｖ
ｃｃが入力される。ＮＡＮＤ回路２３の他方入力端子に
は上記ＯＲ回路２２からの出力端子が接続される。
示す回路図である。ＯＲ回路２２とＮＡＮＤ回路２３で
なるＮＡＮＤ・ＯＲ回路２４では所定の入力端子に各信
号が入力されるようになっている。ＯＲ回路２２の一方
入力端子にはラッチ回路１４からの各出力信号または接
地電圧ＧＮＤが入力される。ＯＲ回路２２の他方入力端
子にはラッチ回路１４からの各出力信号または接地電圧
ＧＮＤが入力される。ＮＡＮＤ回路２３の一方入力端子
にはラッチ回路１３からの各出力信号または電源電圧Ｖ
ｃｃが入力される。ＮＡＮＤ回路２３の他方入力端子に
は上記ＯＲ回路２２からの出力端子が接続される。
【００２４】ＮＡＮＤ・ＯＲ回路２４の出力端にはクロ
ック信号ＣＫに相当する信号φ，´φ（´φはφの反転
信号を意味する）で制御される２個のクロックドインバ
ータ２５，２６が直列に接続されている。クロックドイ
ンバータ２６の出力端は信号´Ｓ及びインバータ２７を
介しての信号Ｓをそれぞれのスイッチ２８，２９に供給
するようになっている。信号´Ｓ側のスイッチ２８は電
源Ｖｃｃとアナログ電流源Ｉの間に挿入されている。信
号Ｓ側のスイッチ２９はアナログ信号の出力端１９とア
ナログ電流源Ｉの間に挿入されている。
ック信号ＣＫに相当する信号φ，´φ（´φはφの反転
信号を意味する）で制御される２個のクロックドインバ
ータ２５，２６が直列に接続されている。クロックドイ
ンバータ２６の出力端は信号´Ｓ及びインバータ２７を
介しての信号Ｓをそれぞれのスイッチ２８，２９に供給
するようになっている。信号´Ｓ側のスイッチ２８は電
源Ｖｃｃとアナログ電流源Ｉの間に挿入されている。信
号Ｓ側のスイッチ２９はアナログ信号の出力端１９とア
ナログ電流源Ｉの間に挿入されている。
【００２５】ＮＡＮＤ・ＯＲ回路２４の所定の入力端に
Ｘ１〜Ｘ３，Ｙ１〜Ｙ３が入力されることにより、各々
のスイッチ２８，２９が制御される。ＮＡＮＤ・ＯＲ回
路２４、クロックドインバータ２５，２６を介して出力
される信号´Ｓ（´Ｓは出力Ｓの反転信号を意味する）
が“０”、インバータ２７を介した信号Ｓが“１”のと
きＳ側のスイッチ２９がオンとなり（´Ｓ側のスイッチ
２８はオフ）出力端１９にアナログ電流源Ｉが接続され
る。また、信号Ｓが“０”のとき（´Ｓが“１”）Ｓ側
のスイッチ２９がオフとなり（´Ｓ側のスイッチ２８は
オン）このユニットセル２１では出力端１９と接続され
ない。
Ｘ１〜Ｘ３，Ｙ１〜Ｙ３が入力されることにより、各々
のスイッチ２８，２９が制御される。ＮＡＮＤ・ＯＲ回
路２４、クロックドインバータ２５，２６を介して出力
される信号´Ｓ（´Ｓは出力Ｓの反転信号を意味する）
が“０”、インバータ２７を介した信号Ｓが“１”のと
きＳ側のスイッチ２９がオンとなり（´Ｓ側のスイッチ
２８はオフ）出力端１９にアナログ電流源Ｉが接続され
る。また、信号Ｓが“０”のとき（´Ｓが“１”）Ｓ側
のスイッチ２９がオフとなり（´Ｓ側のスイッチ２８は
オン）このユニットセル２１では出力端１９と接続され
ない。
【００２６】図４において、Ｄａｔａ が“１１００”
から“１０１１”へ切換えられる場合を考える。
から“１０１１”へ切換えられる場合を考える。
【００２７】図６はＤａｔａ が“１１００”から“１
０１１”へ切換えられる各信号の変化を示すタイミング
チャート、図７（ａ），（ｂ）はそのときのユニットセ
ル２１のマトリクスのスイッチイメージを示す状態図で
ある。
０１１”へ切換えられる各信号の変化を示すタイミング
チャート、図７（ａ），（ｂ）はそのときのユニットセ
ル２１のマトリクスのスイッチイメージを示す状態図で
ある。
【００２８】Ｄａｔａ が“１１００”から“１０１１
”へ切換わる場合、Ｙ１〜Ｙ３は“１”から“０”，Ｘ
１は“１”から“０”に変化する。この発明では、図７
に示されるようにＹ１〜Ｙ３とＸ１に位相差が生じても
、Ｙ１〜Ｙ３とＸ１とが完全に切り換った信号（Ｙ１〜
Ｙ３は“０”，Ｘ１は“１”）が図５に示されるクロッ
クドインバータ２５，２６でラッチされ、次のクロック
信号ＣＫの立ち上がりでスイッチ２８，２９を制御する
。その結果、全ユニットセル２１（Ｕ１〜Ｕ１５）のう
ちＳ，´Ｓの信号が変化するのはＵ１３だけであり、出
力端１９には所望のアナログ信号が出力される。
”へ切換わる場合、Ｙ１〜Ｙ３は“１”から“０”，Ｘ
１は“１”から“０”に変化する。この発明では、図７
に示されるようにＹ１〜Ｙ３とＸ１に位相差が生じても
、Ｙ１〜Ｙ３とＸ１とが完全に切り換った信号（Ｙ１〜
Ｙ３は“０”，Ｘ１は“１”）が図５に示されるクロッ
クドインバータ２５，２６でラッチされ、次のクロック
信号ＣＫの立ち上がりでスイッチ２８，２９を制御する
。その結果、全ユニットセル２１（Ｕ１〜Ｕ１５）のう
ちＳ，´Ｓの信号が変化するのはＵ１３だけであり、出
力端１９には所望のアナログ信号が出力される。
【００２９】このように、例えばＤａｔａ が“１１０
０”から“１０１１”へ切換わる場合、図７（ａ）から
図７（ｂ）に至るように、出力端１９とアナログ電流源
Ｉが接続される個数が１２×Ｉから１１×Ｉになるだけ
ある。 従って、出力端１９では所望の変化分（１２×Ｉから１
１×Ｉ）を超えることはありえない。よって、従来のよ
うに出力が安定する間にノイズが現れたりすることもな
く、より高速にアナログ出力を得ることができる。
０”から“１０１１”へ切換わる場合、図７（ａ）から
図７（ｂ）に至るように、出力端１９とアナログ電流源
Ｉが接続される個数が１２×Ｉから１１×Ｉになるだけ
ある。 従って、出力端１９では所望の変化分（１２×Ｉから１
１×Ｉ）を超えることはありえない。よって、従来のよ
うに出力が安定する間にノイズが現れたりすることもな
く、より高速にアナログ出力を得ることができる。
【００３０】上記実施例の図５に示されたユニットセル
２１は種々の変形例があり、以下にその構成を示す。
２１は種々の変形例があり、以下にその構成を示す。
【００３１】図８（ａ）〜（ｅ）は、基本となる論理回
路が図６と同様のＮＡＮＤ・ＯＲ回路が用いられている
。しかし、それぞれクロック信号の与えられ方が異なっ
ている。
路が図６と同様のＮＡＮＤ・ＯＲ回路が用いられている
。しかし、それぞれクロック信号の与えられ方が異なっ
ている。
【００３２】図８（ａ）は図５におけるＮＡＮＤ回路２
３をクロックドＮＡＮＤ回路３１におき換え、クロック
信号φもしくは´φが与えられる構成である。クロック
ドＮＡＮＤ回路３１の出力は信号´Ｓ及びインバータ２
７を介した信号Ｓであり、これらの信号でそれぞれのス
イッチ２８，２９が制御される。
３をクロックドＮＡＮＤ回路３１におき換え、クロック
信号φもしくは´φが与えられる構成である。クロック
ドＮＡＮＤ回路３１の出力は信号´Ｓ及びインバータ２
７を介した信号Ｓであり、これらの信号でそれぞれのス
イッチ２８，２９が制御される。
【００３３】図８（ｂ）は、図８（ａ）におけるクロッ
クドＮＡＮＤ回路３１の出力をインバータ３３，３４を
直列に介して信号´Ｓが出力され、さらに上記インバー
タ２７を介して信号Ｓが出力される構成であり、これら
の信号でそれぞれのスイッチ２８，２９が制御される。
クドＮＡＮＤ回路３１の出力をインバータ３３，３４を
直列に介して信号´Ｓが出力され、さらに上記インバー
タ２７を介して信号Ｓが出力される構成であり、これら
の信号でそれぞれのスイッチ２８，２９が制御される。
【００３４】図８（ｃ）は、図８（ａ）における´φが
与えられるクロックドＮＡＮＤ回路３１の出力をクロッ
クドインバータ３５に入力し、クロックドインバータ３
５に与えられるφのタイミングで信号Ｓが出力され、さ
らに上記インバータ２７を介して信号´Ｓが出力される
構成であり、これらの信号でそれぞれのスイッチ２８，
２９が制御される。
与えられるクロックドＮＡＮＤ回路３１の出力をクロッ
クドインバータ３５に入力し、クロックドインバータ３
５に与えられるφのタイミングで信号Ｓが出力され、さ
らに上記インバータ２７を介して信号´Ｓが出力される
構成であり、これらの信号でそれぞれのスイッチ２８，
２９が制御される。
【００３５】図８（ｄ）は、図５において、クロックド
インバータ２５をインバータ３６におき換えた構成であ
り、クロックドインバータ２６にはφもしくは´φが与
えられ、クロックドインバータ２６から信号´Ｓが出力
され、さらにインバータ２７を介して信号Ｓが出力され
る。これらの信号でそれぞれのスイッチ２８，２９が制
御される。
インバータ２５をインバータ３６におき換えた構成であ
り、クロックドインバータ２６にはφもしくは´φが与
えられ、クロックドインバータ２６から信号´Ｓが出力
され、さらにインバータ２７を介して信号Ｓが出力され
る。これらの信号でそれぞれのスイッチ２８，２９が制
御される。
【００３６】図８（ｅ）は、図５において、クロックド
インバータ２５，２６の直列接続間にインバータ３７が
挿入されている。また、インバータ２７の代りにクロッ
クドインバータ３８が設けられ、その入力端はインバー
タ２５の出力端に接続されている。クロックドインバー
タ３８はクロックドインバータ２６と同時に制御される
ようφが与えられる。クロックドインバータ２６の出力
が信号Ｓ、クロックドインバータ３８の出力が信号´Ｓ
となり、これらの信号でそれぞれのスイッチ２８，２９
が制御される。
インバータ２５，２６の直列接続間にインバータ３７が
挿入されている。また、インバータ２７の代りにクロッ
クドインバータ３８が設けられ、その入力端はインバー
タ２５の出力端に接続されている。クロックドインバー
タ３８はクロックドインバータ２６と同時に制御される
ようφが与えられる。クロックドインバータ２６の出力
が信号Ｓ、クロックドインバータ３８の出力が信号´Ｓ
となり、これらの信号でそれぞれのスイッチ２８，２９
が制御される。
【００３７】図９（ａ）〜（ｆ）は、基本となる論理回
路が図５のＯＲ回路２２とＮＡＮＤ回路２３でなるＮＡ
ＮＤ・ＯＲ回路２４の代りにＡＮＤ回路４１とＮＯＲ回
路４２でなるＮＯＲ・ＡＮＤ回路４３の構成になってい
る。図９（ａ）は図５に相当する回路構成、図９（ｂ）
〜（ｆ）はそれぞれ図８（ａ）〜（ｅ）に各々相当する
回路構成になっている。
路が図５のＯＲ回路２２とＮＡＮＤ回路２３でなるＮＡ
ＮＤ・ＯＲ回路２４の代りにＡＮＤ回路４１とＮＯＲ回
路４２でなるＮＯＲ・ＡＮＤ回路４３の構成になってい
る。図９（ａ）は図５に相当する回路構成、図９（ｂ）
〜（ｆ）はそれぞれ図８（ａ）〜（ｅ）に各々相当する
回路構成になっている。
【００３８】図１０（ａ）〜（ｄ）それぞれは、基本と
なる論理回路が図５のＮＡＮＤ・ＯＲ回路２４と同様で
出力信号を１個にし、アナログ信号源と接続されるスイ
ッチ１個にした構成である。
なる論理回路が図５のＮＡＮＤ・ＯＲ回路２４と同様で
出力信号を１個にし、アナログ信号源と接続されるスイ
ッチ１個にした構成である。
【００３９】図１１（ａ）〜（ｄ）それぞれは、基本と
なる論理回路が図９のＮＯＲ・ＡＮＤ回路４３と同様で
出力信号を１個にし、スイッチを１個にした構成である
。
なる論理回路が図９のＮＯＲ・ＡＮＤ回路４３と同様で
出力信号を１個にし、スイッチを１個にした構成である
。
【００４０】図１２はこの発明の第２の実施例を示す構
成の回路図である。図１に比べてデコーダ１１とデコー
ダ１２の出力（ＰＸ１〜ＰＸ４，ＰＹ１〜ＰＹ４）がラ
ッチされるラッチ回路１３，１４が省略された構成であ
る。図１に比べラッチ回路１３，１４がない分高速動作
が可能である。
成の回路図である。図１に比べてデコーダ１１とデコー
ダ１２の出力（ＰＸ１〜ＰＸ４，ＰＹ１〜ＰＹ４）がラ
ッチされるラッチ回路１３，１４が省略された構成であ
る。図１に比べラッチ回路１３，１４がない分高速動作
が可能である。
【００４１】図１３はこの発明の第３の実施例を示す構
成の回路図である。Ｒ−セグメント型の４ｂｉｔＤ／Ａ
コンバ−タにこの発明を適用している。デコ−ダ６１，
６２にそれぞれ入力されるＤａｔａ （Ｄ０〜Ｄ３）と
それに応じてデコ−ダ６１，６２からそれぞれ出力され
るＸ０〜Ｘ３，Ｙ０〜Ｙ３の関係が図１４の真理値通り
になるように構成されている。
成の回路図である。Ｒ−セグメント型の４ｂｉｔＤ／Ａ
コンバ−タにこの発明を適用している。デコ−ダ６１，
６２にそれぞれ入力されるＤａｔａ （Ｄ０〜Ｄ３）と
それに応じてデコ−ダ６１，６２からそれぞれ出力され
るＸ０〜Ｘ３，Ｙ０〜Ｙ３の関係が図１４の真理値通り
になるように構成されている。
【００４２】デコーダ６１からの出力Ｘ０〜Ｘ３、デコ
ーダ６１からの出力Ｙ０〜Ｙ３はマトリクス内の所定の
各ＡＮＤ回路６３の入力端に供給される。各ＡＮＤ回路
６３の出力端にはそれぞれラッチ回路６４が設けられて
いる。各ＡＮＤ回路６３の出力はクロック信号ＣＫに同
期したラッチ回路６４によってラッチされる。スイッチ
６５はこのラッチ回路６４の出力信号により制御される
。各スイッチ６５がオン，オフ制御されることにより各
抵抗６６が所定のアナログ値を有するように出力端６８
と接続される。
ーダ６１からの出力Ｙ０〜Ｙ３はマトリクス内の所定の
各ＡＮＤ回路６３の入力端に供給される。各ＡＮＤ回路
６３の出力端にはそれぞれラッチ回路６４が設けられて
いる。各ＡＮＤ回路６３の出力はクロック信号ＣＫに同
期したラッチ回路６４によってラッチされる。スイッチ
６５はこのラッチ回路６４の出力信号により制御される
。各スイッチ６５がオン，オフ制御されることにより各
抵抗６６が所定のアナログ値を有するように出力端６８
と接続される。
【００４３】
【発明の効果】以上説明したようにこの発明によれば、
マトリクスにそれぞれ設けられたラッチ回路により、ク
ロック信号の立上がりと同時に所望のアナログ値に収束
することが可能であり、しかも、ディジタル信号が切換
わる場合、アナログ値は所望の変化分のみに抑えられ、
グリッジ等スイッチングノイズが防止される。これによ
りＤ／Ａ変換の安定化、高速化されたＤ／Ａコンバータ
を提供することができる。
マトリクスにそれぞれ設けられたラッチ回路により、ク
ロック信号の立上がりと同時に所望のアナログ値に収束
することが可能であり、しかも、ディジタル信号が切換
わる場合、アナログ値は所望の変化分のみに抑えられ、
グリッジ等スイッチングノイズが防止される。これによ
りＤ／Ａ変換の安定化、高速化されたＤ／Ａコンバータ
を提供することができる。
【図１】 この発明の第１の実施例による構成を示す
回路図。
回路図。
【図２】 図１の回路の動作におけるディジタルデー
タからアナログ信号が出力されるまでの流れ図。
タからアナログ信号が出力されるまでの流れ図。
【図３】 図１の回路動作を示すタイミングチャ−ト
。
。
【図４】 図１を簡略化したこの発明の具体的構成を
示す回路図。
示す回路図。
【図５】 図４のユニットセルの具体的構成の一例を
示す回路図。
示す回路図。
【図６】 図４の回路動作を示すタイミングチャート
。
。
【図７】 図４のユニットセルのマトリクスにおける
スイッチイメージを示す状態図。
スイッチイメージを示す状態図。
【図８】 図４のユニットセルの第１の変形例群を示
す回路図。
す回路図。
【図９】 図４のユニットセルの第２の変形例群を示
す回路図。
す回路図。
【図１０】 図４のユニットセルの第３の変形例群を
示す回路図。
示す回路図。
【図１１】 図４のユニットセルの第４の変形例群を
示す回路図。
示す回路図。
【図１２】 この発明の第２の実施例を示す構成の回
路図。
路図。
【図１３】 この発明の第３の実施例を示す構成の回
路図。
路図。
【図１４】 図１３の一部の回路動作を示す真理値を
示す図。
示す図。
【図１５】 従来のＤ／Ａコンバータの構成を示す回
路図。
路図。
【図１６】 図１５の回路の動作におけるディジタル
データからアナログ信号が出力されるまでの流れ図。
データからアナログ信号が出力されるまでの流れ図。
【図１７】 図１５の回路動作を示すタイミングチャ
−ト。
−ト。
【図１８】 図１５を簡略化したこの発明の具体的構
成を示す回路図。
成を示す回路図。
【図１９】 図１８の一部の回路動作の真理値を示す
図。
図。
【図２０】 図１８のユニットセルの具体的構成の一
例を示す回路図。
例を示す回路図。
【図２１】 図１８の回路動作を示すタイミングチャ
ート。
ート。
【図２２】 図１８のユニットセルのマトリクスにお
けるスイッチイメージを示す状態図。
けるスイッチイメージを示す状態図。
【図２３】 図１８の回路動作の問題点を示すタイミ
ングチャート。
ングチャート。
【図２４】 図２３中の問題点における図１８のユニ
ットセルのマトリクスにおけるスイッチイメージを示す
状態図。
ットセルのマトリクスにおけるスイッチイメージを示す
状態図。
【図２５】 図１８の回路動作の問題点を示す時間に
対する出力端の変化を示す特性図。
対する出力端の変化を示す特性図。
Claims (1)
- 【請求項１】 ディジタル信号が入力されるＸ方向及
びＹ方向のデコ−ダと、前記Ｘ方向とＹ方向の二次元平
面上でマトリクス状に配置された所定のアナログ値を有
する信号源と、前記信号源それぞれとこの信号源各々に
接続経路を有するアナログ出力端との間に各々挿入され
たスイッチ手段と、前記スイッチ手段と隣接するように
前記信号源と同等数マトリクス状に配置され前記Ｘ方向
及びＹ方向のデコ−ダの出力信号を取り込み、このデコ
−ダの出力信号に応じて前記各々のスイッチ手段を制御
する制御信号が生成されるスイッチ制御回路と、前記ス
イッチ制御回路それぞれに付加され、前記スイッチ制御
回路からの制御信号をラッチし、所定の同期信号によっ
て前記スイッチ制御回路からの制御信号が前記スイッチ
手段それぞれに伝達されるラッチ回路とを具備したこと
を特徴とするＤ／Ａコンバータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099317A JPH04329025A (ja) | 1991-04-30 | 1991-04-30 | Ｄ／ａコンバータ |
| KR1019920006749A KR920020862A (ko) | 1991-04-30 | 1992-04-22 | 디지탈/아날로그 변환기 |
| US07/875,646 US5181034A (en) | 1991-04-30 | 1992-04-29 | Digital to analog converter |
| EP92107290A EP0511642A2 (en) | 1991-04-30 | 1992-04-29 | Digital to analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099317A JPH04329025A (ja) | 1991-04-30 | 1991-04-30 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329025A true JPH04329025A (ja) | 1992-11-17 |
Family
ID=14244265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3099317A Pending JPH04329025A (ja) | 1991-04-30 | 1991-04-30 | Ｄ／ａコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5181034A (ja) |
| EP (1) | EP0511642A2 (ja) |
| JP (1) | JPH04329025A (ja) |
| KR (1) | KR920020862A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191290A (ja) * | 1991-10-07 | 1993-07-30 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| JPH07212234A (ja) * | 1994-01-25 | 1995-08-11 | Hitachi Ltd | Ｄａ変換器およびそれを用いた周波数シンセサイザ |
| JP3162571B2 (ja) * | 1994-04-28 | 2001-05-08 | 株式会社東芝 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
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| AU2003211094A1 (en) * | 2002-02-15 | 2003-09-09 | Quellan, Inc. | Multi-level signal clock recovery technique |
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| AU2003223687A1 (en) * | 2002-04-23 | 2003-11-10 | Quellan, Inc. | Combined ask/dpsk modulation system |
| JP2004013681A (ja) * | 2002-06-10 | 2004-01-15 | Bosu & K Consulting Kk | 名刺情報管理システム |
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| ATE488068T1 (de) | 2003-11-17 | 2010-11-15 | Quellan Inc | Verfahren und system zur löschung von antennenstörungen |
| US7616700B2 (en) * | 2003-12-22 | 2009-11-10 | Quellan, Inc. | Method and system for slicing a communication signal |
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| KR101372361B1 (ko) * | 2006-04-26 | 2014-03-12 | 인터실 아메리카스 엘엘씨 | 통신 채널로부터 복사성 방출을 감소시키기 위한 방법 및 시스템 |
| US20100225565A1 (en) * | 2009-03-06 | 2010-09-09 | Freitas Oscar W | Mipi analog switch for efficient selection of multiple displays |
| CN114978152B (zh) * | 2022-05-10 | 2024-06-21 | 上海韬润半导体有限公司 | 锁存电路及包括其的数字模拟转换器 |
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| EP0135274A3 (en) * | 1983-08-12 | 1987-12-16 | Trw Inc. | Digital-to-analog converter |
| JPS6188619A (ja) * | 1984-09-28 | 1986-05-06 | シーメンス、アクチエンゲゼルシヤフト | Ｄ‐ａ変換器 |
| US4875046A (en) * | 1986-07-11 | 1989-10-17 | Brooktree Corporation | Centroiding algorithm for networks used in A/D and D/A converters |
| JPS63224415A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | デイジタル−アナログ変換器 |
| JPH01164125A (ja) * | 1987-12-21 | 1989-06-28 | Nissan Motor Co Ltd | Ｄ／ａ変換回路 |
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-
1991
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1992
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| Publication number | Publication date |
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