JPH0729920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0729920A JPH0729920A JP19390393A JP19390393A JPH0729920A JP H0729920 A JPH0729920 A JP H0729920A JP 19390393 A JP19390393 A JP 19390393A JP 19390393 A JP19390393 A JP 19390393A JP H0729920 A JPH0729920 A JP H0729920A
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- Japan
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Abstract
(57)【要約】 （修正有）
【目的】リセス領域形成時のエッチング量がばらついて
もＦＥＴの特性がばらつくことのないＦＥＴの製造方法
を提供する。 【構成】実質的に絶縁性の半導体上に高濃度不純物層２
を形成し、該高濃度層の所定領域をエッチングにより堀
込むことにより前記半導体が露出したリセス領域３を形
成し、該リセス領域に不純物をイオン注入し、該リセス
領域上にショットキーゲート電極６を形成し、前記高濃
度不純物層上にソース電極７およびドレイン電極８を形
成するものである。 【効果】高濃度不純物層に近接したリセス領域の活性層
の厚さがエッチング量に依存せず再現性の高いＦＥＴ特
性が得られる。
もＦＥＴの特性がばらつくことのないＦＥＴの製造方法
を提供する。 【構成】実質的に絶縁性の半導体上に高濃度不純物層２
を形成し、該高濃度層の所定領域をエッチングにより堀
込むことにより前記半導体が露出したリセス領域３を形
成し、該リセス領域に不純物をイオン注入し、該リセス
領域上にショットキーゲート電極６を形成し、前記高濃
度不純物層上にソース電極７およびドレイン電極８を形
成するものである。 【効果】高濃度不純物層に近接したリセス領域の活性層
の厚さがエッチング量に依存せず再現性の高いＦＥＴ特
性が得られる。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特にリセス構造を有するショットキー接合型電界効果ト
ランジスタの製造方法に関する。
特にリセス構造を有するショットキー接合型電界効果ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを半導体材料とするショットキ
ー接合型電界効果トランジスタ（以下、ＦＥＴという）
は、マイクロ波帯域等の能動素子として多数用いられて
いる。これらのＦＥＴでは、ゲート長を短くして遮断周
波数等の高周波特性を向上させ、ソース抵抗（ゲート・
ソース電極間の寄生抵抗）を減少させ、伝達コンダクタ
ンスｇｍを増大させ、しかもゲート耐圧を確保すること
が必要とされる。このためＦＥＴは、種々の微細加工技
術を駆使して製造されている。
ー接合型電界効果トランジスタ（以下、ＦＥＴという）
は、マイクロ波帯域等の能動素子として多数用いられて
いる。これらのＦＥＴでは、ゲート長を短くして遮断周
波数等の高周波特性を向上させ、ソース抵抗（ゲート・
ソース電極間の寄生抵抗）を減少させ、伝達コンダクタ
ンスｇｍを増大させ、しかもゲート耐圧を確保すること
が必要とされる。このためＦＥＴは、種々の微細加工技
術を駆使して製造されている。
【０００３】ゲート耐圧の確保とソース抵抗の低減を両
立させる構造として、ドレイン・ソース電極間の半導体
部分を堀込み、そこにゲート電極を設けたリセス構造が
有効である。
立させる構造として、ドレイン・ソース電極間の半導体
部分を堀込み、そこにゲート電極を設けたリセス構造が
有効である。
【０００４】このようなリセス構造を有するＦＥＴの製
造工程は、半導体基板上にエピタキシャル成長法もし
くはイオン注入法により活性層および高濃度不純物層を
形成する。リセス領域に相当した開口を有するマスク
を用いて高濃度不純物層をエッチング除去してリセス領
域を形成する。同じマスクを用いてゲート電極をリフ
トオフ法により形成する。以上の工程により、高濃度不
純物層に近接した微細なゲート電極を再現性よく得るこ
とができる。
造工程は、半導体基板上にエピタキシャル成長法もし
くはイオン注入法により活性層および高濃度不純物層を
形成する。リセス領域に相当した開口を有するマスク
を用いて高濃度不純物層をエッチング除去してリセス領
域を形成する。同じマスクを用いてゲート電極をリフ
トオフ法により形成する。以上の工程により、高濃度不
純物層に近接した微細なゲート電極を再現性よく得るこ
とができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
製造工程によるＦＥＴは飽和ドレイン電流などの特性の
ばらつきが大きい。特に高濃度不純物層が１μｍ以上と
厚く、またリセス領域下に残す活性層の厚さが薄い
（０．３μｍ程度以下の）場合に、リセス領域形成時の
エッチング量がばらつくため、活性層の厚さが大きく変
化してＦＥＴの特性がばらついてしまう。
製造工程によるＦＥＴは飽和ドレイン電流などの特性の
ばらつきが大きい。特に高濃度不純物層が１μｍ以上と
厚く、またリセス領域下に残す活性層の厚さが薄い
（０．３μｍ程度以下の）場合に、リセス領域形成時の
エッチング量がばらつくため、活性層の厚さが大きく変
化してＦＥＴの特性がばらついてしまう。
【０００６】本発明は、このような課題を解決したもの
で、その目的はリセス領域形成時のエッチング量がばら
ついてもＦＥＴの特性がばらつくことのないＦＥＴの製
造方法を提供するものである。
で、その目的はリセス領域形成時のエッチング量がばら
ついてもＦＥＴの特性がばらつくことのないＦＥＴの製
造方法を提供するものである。
【０００７】
【課題を解決するための手段及び作用】本発明による半
導体装置の製造方法は、実質的に絶縁性の半導体上に高
濃度不純物層を形成し、該高濃度層の所定領域をエッチ
ングにより堀込むことにより前記半導体が露出したリセ
ス領域を形成し、該リセス領域に不純物をイオン注入
し、該リセス領域上にショットキーゲート電極を形成
し、前記高濃度不純物層上にソース電極およびドレイン
電極を形成するものである。
導体装置の製造方法は、実質的に絶縁性の半導体上に高
濃度不純物層を形成し、該高濃度層の所定領域をエッチ
ングにより堀込むことにより前記半導体が露出したリセ
ス領域を形成し、該リセス領域に不純物をイオン注入
し、該リセス領域上にショットキーゲート電極を形成
し、前記高濃度不純物層上にソース電極およびドレイン
電極を形成するものである。
【０００８】本発明によれば、エッチングによりリセス
領域を形成した後にイオン注入により活性層を形成する
ものであるので、高濃度不純物層に近接したリセス領域
の活性層の厚さがエッチング量に依存せず再現性の高い
ＦＥＴ特性が得られる。
領域を形成した後にイオン注入により活性層を形成する
ものであるので、高濃度不純物層に近接したリセス領域
の活性層の厚さがエッチング量に依存せず再現性の高い
ＦＥＴ特性が得られる。
【０００９】
【実施例】本発明の一実施例であるＦＥＴの製造工程を
図１（ａ）〜（ｃ）を用いて以下に説明する。
図１（ａ）〜（ｃ）を用いて以下に説明する。
【００１０】図１（ａ）に示すように、半絶縁性のＧa
Ａs半導体からなる半導体基板１の表面上にＳｉを１０
18/cm3を含む厚さ０．５μｍの高濃度不純物層２をエピ
タキシャル成長する。その高濃度不純物層２上にゲート
電極に対応した開口を有するマスクを用いて高濃度不純
物層２および半導体基板１の一部分をりん酸系エッチン
グ液でウエットエッチングしてリセス部３を形成する。
Ａs半導体からなる半導体基板１の表面上にＳｉを１０
18/cm3を含む厚さ０．５μｍの高濃度不純物層２をエピ
タキシャル成長する。その高濃度不純物層２上にゲート
電極に対応した開口を有するマスクを用いて高濃度不純
物層２および半導体基板１の一部分をりん酸系エッチン
グ液でウエットエッチングしてリセス部３を形成する。
【００１１】次に図１（ｂ）に示すように、マスクを除
去した後、全面にプラズマＣＶＤ法により窒化シリコン
膜４を設ける。この窒化シリコン膜４上から29Ｓｉを注
入エネルギー１４０ＫｅＶ、注入量４×１０12/cm2の条
件でイオン注入する。そしてリセス部３底部分が活性化
アニールの後、活性層５となる。窒化シリコン膜４など
の絶縁膜上からイオン注入することで、イオン注入され
た不純物の深さ方向の分布のピークをリセス部３底部の
界面近傍とすることができ、活性層５の不純物分布を最
適化できる。
去した後、全面にプラズマＣＶＤ法により窒化シリコン
膜４を設ける。この窒化シリコン膜４上から29Ｓｉを注
入エネルギー１４０ＫｅＶ、注入量４×１０12/cm2の条
件でイオン注入する。そしてリセス部３底部分が活性化
アニールの後、活性層５となる。窒化シリコン膜４など
の絶縁膜上からイオン注入することで、イオン注入され
た不純物の深さ方向の分布のピークをリセス部３底部の
界面近傍とすることができ、活性層５の不純物分布を最
適化できる。
【００１２】その後、図１（ｃ）に示すように、リセス
部３底部にＴｉ／Ａｌ金属層からなるゲート電極６、お
よびリセス部３の両端に隣接してＡｕＧｅ／Ｎｉオーミ
ック電極からなるソース電極７、ドレイン電極８を周知
のリソグラフィ技術を用いて形成する。
部３底部にＴｉ／Ａｌ金属層からなるゲート電極６、お
よびリセス部３の両端に隣接してＡｕＧｅ／Ｎｉオーミ
ック電極からなるソース電極７、ドレイン電極８を周知
のリソグラフィ技術を用いて形成する。
【００１３】以上の工程により作成したＦＥＴは均一性
の高い特性を示した。例えば、ドレイン飽和電流は平均
２５０ｍＡ／ｍｍであり、その標準偏差は２５ｍＡ／ｍ
ｍであった。なお、以上の実施例において、エピタキシ
ャル成長による高濃度不純物層２を用いているが、イオ
ン注入などにより形成してもよい。ウエットエッチング
によりリセス部３を形成しているが、電解エッチングな
どを用いてもよい。また、ゲート電極６、およびソース
電極７、ドレイン電極８を構成する電極材料は、適宜変
更しうる。また、ゲート電極６を形成する以前にソース
電極７およびドレイン電極８を形成してもよい。
の高い特性を示した。例えば、ドレイン飽和電流は平均
２５０ｍＡ／ｍｍであり、その標準偏差は２５ｍＡ／ｍ
ｍであった。なお、以上の実施例において、エピタキシ
ャル成長による高濃度不純物層２を用いているが、イオ
ン注入などにより形成してもよい。ウエットエッチング
によりリセス部３を形成しているが、電解エッチングな
どを用いてもよい。また、ゲート電極６、およびソース
電極７、ドレイン電極８を構成する電極材料は、適宜変
更しうる。また、ゲート電極６を形成する以前にソース
電極７およびドレイン電極８を形成してもよい。
【００１４】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、実質的に絶縁性の半導体上に高濃
度不純物層を形成し、該高濃度層の所定領域をエッチン
グにより堀込むことにより前記半導体が露出したリセス
領域を形成し、該リセス領域に不純物をイオン注入し、
該リセス領域上にショットキーゲート電極を形成し、前
記高濃度不純物層上にソース電極およびドレイン電極を
形成するものである。
体装置の製造方法は、実質的に絶縁性の半導体上に高濃
度不純物層を形成し、該高濃度層の所定領域をエッチン
グにより堀込むことにより前記半導体が露出したリセス
領域を形成し、該リセス領域に不純物をイオン注入し、
該リセス領域上にショットキーゲート電極を形成し、前
記高濃度不純物層上にソース電極およびドレイン電極を
形成するものである。
【００１５】したがって、エッチングによりリセス領域
を形成した後にイオン注入により活性層を形成するもの
であるので、高濃度不純物層に近接したリセス領域の活
性層の厚さがエッチング量に依存せず再現性の高いＦＥ
Ｔ特性が得られる。
を形成した後にイオン注入により活性層を形成するもの
であるので、高濃度不純物層に近接したリセス領域の活
性層の厚さがエッチング量に依存せず再現性の高いＦＥ
Ｔ特性が得られる。
【図１】本発明による電界効果トランジスタの製造工程
を説明するための概念図である。
を説明するための概念図である。
１ 半導体基板 ２ 高濃度不純物層 ３ リセス部 ４ 窒化シリコン膜 ５ 活性層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極
Claims (1)
- 【請求項１】 実質的に絶縁性の半導体上に高濃度不純
物層を形成し、該高濃度層の所定領域をエッチングによ
り堀込むことにより前記半導体が露出したリセス領域を
形成し、該リセス領域に不純物をイオン注入し、該リセ
ス領域上にショットキーゲート電極を形成し、前記高濃
度不純物層上にソース電極およびドレイン電極を形成す
ることを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19390393A JPH0729920A (ja) | 1993-07-12 | 1993-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19390393A JPH0729920A (ja) | 1993-07-12 | 1993-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729920A true JPH0729920A (ja) | 1995-01-31 |
Family
ID=16315663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19390393A Pending JPH0729920A (ja) | 1993-07-12 | 1993-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729920A (ja) |
-
1993
- 1993-07-12 JP JP19390393A patent/JPH0729920A/ja active Pending
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