JPS60136264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60136264A JPS60136264A JP58243318A JP24331883A JPS60136264A JP S60136264 A JPS60136264 A JP S60136264A JP 58243318 A JP58243318 A JP 58243318A JP 24331883 A JP24331883 A JP 24331883A JP S60136264 A JPS60136264 A JP S60136264A
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- JP
- Japan
- Prior art keywords
- gate
- source
- drain
- carrier concentration
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に化合物半導体を用いたショッ
トキーゲート電界効果トランジスタ（ＦＥＴ）の製造方
法に関するものである。
トキーゲート電界効果トランジスタ（ＦＥＴ）の製造方
法に関するものである。
従来、ＧａＡｓ ＭＥＳ ＦＥＴの製造方法としては、
半絶縁性基板上にキャリア濃度１×１０１７ｃｒｆＬ−
３程度の活性層をエピタキシャル成長法を用いてつくり
、この活性１−上にＡ［＃を蒸着してショットキーメタ
ルゲートを形成し、その後、Ａｕ−Ｇｅ等のオーミック
メタルを蒸着してソース１ドレイン領域を形成するもの
である。この方法の場合、ＦＥＴのしきい値電圧は活性
層のキャリア濃度と厚さで決定されるため、ゲート電極
形成前に活性層厚を調整することで所望のしきい値電圧
が得られ、またウェハー内の均一化も容易でろる。しか
しオーミックコンタクトを形成するソース・ドレイン領
域の酸度が低く、良好なオーミックコンタクトを形成す
るには不利であり、ＦＥＴ１性としても好ましいもので
はない。
半絶縁性基板上にキャリア濃度１×１０１７ｃｒｆＬ−
３程度の活性層をエピタキシャル成長法を用いてつくり
、この活性１−上にＡ［＃を蒸着してショットキーメタ
ルゲートを形成し、その後、Ａｕ−Ｇｅ等のオーミック
メタルを蒸着してソース１ドレイン領域を形成するもの
である。この方法の場合、ＦＥＴのしきい値電圧は活性
層のキャリア濃度と厚さで決定されるため、ゲート電極
形成前に活性層厚を調整することで所望のしきい値電圧
が得られ、またウェハー内の均一化も容易でろる。しか
しオーミックコンタクトを形成するソース・ドレイン領
域の酸度が低く、良好なオーミックコンタクトを形成す
るには不利であり、ＦＥＴ１性としても好ましいもので
はない。
良好なオーミックコンタクトを得る方法として、前記の
活性層上に、よシ高キャリア線度（１〜３ＸＩＯ”ｃｍ
−りの層をエピタキシャル成長する方法がある。この場
合には、ソース−ドレイン領域のみ高キヤリア濃度コン
タクト層を残して活性Ｉ−が現われるまで、この高キャ
リア濃度層を除去し、そして現われた活性層上にショッ
トキーゲートを形成し、さらにソース・ドレイン領域に
オーミック電極を形成するものである。この方法では、
コンタクト１−が高磯就であるため、オーミックコンタ
クトは非常に良好なものが可能でるる。しがし、ＦＥＴ
のしきい値電圧の点でみると、制御性よくコンタクト層
および活性層の一部をエツチング除去してやらねばなら
ない。また、ウェハー内のしきい値電圧の均一性からす
れば、エツチング量の均一性に加えて、コンタクト層の
厚さ、活性層の厚さとキャリア濃度の均一性が要求され
る。さらに、コンタクト層を除いた四部にゲートを形成
するため、目合せ等の加工において困難性を生じ、ゲー
トとンースードレイン間隔を／Ｊ’ｓさくすることは難
かしい。
活性層上に、よシ高キャリア線度（１〜３ＸＩＯ”ｃｍ
−りの層をエピタキシャル成長する方法がある。この場
合には、ソース−ドレイン領域のみ高キヤリア濃度コン
タクト層を残して活性Ｉ−が現われるまで、この高キャ
リア濃度層を除去し、そして現われた活性層上にショッ
トキーゲートを形成し、さらにソース・ドレイン領域に
オーミック電極を形成するものである。この方法では、
コンタクト１−が高磯就であるため、オーミックコンタ
クトは非常に良好なものが可能でるる。しがし、ＦＥＴ
のしきい値電圧の点でみると、制御性よくコンタクト層
および活性層の一部をエツチング除去してやらねばなら
ない。また、ウェハー内のしきい値電圧の均一性からす
れば、エツチング量の均一性に加えて、コンタクト層の
厚さ、活性層の厚さとキャリア濃度の均一性が要求され
る。さらに、コンタクト層を除いた四部にゲートを形成
するため、目合せ等の加工において困難性を生じ、ゲー
トとンースードレイン間隔を／Ｊ’ｓさくすることは難
かしい。
さらに、半絶縁性基板にイオン注入法を用いて、活性層
、：コンタクト層を形成する方法もある。特に、コンタ
クト層形成時のイオン注入を、ゲートメタルをマスクと
して行なわれる方法が簡便でめる。しかし、注入イオン
の横方向の拡がりを考える必要があり、ゲートと、ソー
スドレイン間の耐圧の減少を招くおそれがある。
、：コンタクト層を形成する方法もある。特に、コンタ
クト層形成時のイオン注入を、ゲートメタルをマスクと
して行なわれる方法が簡便でめる。しかし、注入イオン
の横方向の拡がりを考える必要があり、ゲートと、ソー
スドレイン間の耐圧の減少を招くおそれがある。
本発明は、ソース、ドレインに良好なオーミックコンタ
クトが形成でき、しきい値電圧の制御性、およびウェハ
内の均一性がよく、電極間電圧の制御性のよいＧａＡｓ
ＭＢ２ ＦＥＴの製造方法を提供することにるる。
クトが形成でき、しきい値電圧の制御性、およびウェハ
内の均一性がよく、電極間電圧の制御性のよいＧａＡｓ
ＭＢ２ ＦＥＴの製造方法を提供することにるる。
本発明は活性層上にゲート電極を形成し、この後、ノー
ス。ドレインのコンタクトのための高キャリア濃度層を
エピタキシャル成長に形成することを特徴とし、このエ
ピタキシャル成長に選択エピタキシャル法を用いるのが
好ましい。
ス。ドレインのコンタクトのための高キャリア濃度層を
エピタキシャル成長に形成することを特徴とし、このエ
ピタキシャル成長に選択エピタキシャル法を用いるのが
好ましい。
以下、図面を参照しながら、本発明の実施例を詳細に説
明する。まず、第１図に示すようにキャリア濃度１ ｘ
１０ ’？ｃｌｒＬ−１程度の活性層３を高抵抗バッ
ファ層２ｔ−有する半絶縁性基板ｌ上にエピタキシャル
成長法で形成する。そして、新規のしきい値電圧が得ら
れるように活性層３をエツチング除去することで調整し
、シ習ットキーメタルゲート４を形成する。ゲートメタ
ル４としてはＴｉ−Ｗ。
明する。まず、第１図に示すようにキャリア濃度１ ｘ
１０ ’？ｃｌｒＬ−１程度の活性層３を高抵抗バッ
ファ層２ｔ−有する半絶縁性基板ｌ上にエピタキシャル
成長法で形成する。そして、新規のしきい値電圧が得ら
れるように活性層３をエツチング除去することで調整し
、シ習ットキーメタルゲート４を形成する。ゲートメタ
ル４としてはＴｉ−Ｗ。
Ｗ−８ｔ等のように７００℃６０分間程度の熱処理をう
けてもショットキー接合に劣化を生じない耐熱性金属を
用いる。次に、ゲート部等、高キヤリア濃度コンタクト
層が形成されるノース。ドレイン領域を除いて５ｉ０１
膜５でカバーする。この際、ゲートンース間、ゲートー
ドレイン間は、所望の耐圧が得られるようにゲート周辺
部の８ｉ０２（第１図５の横方向）の大きさを調整する
。
けてもショットキー接合に劣化を生じない耐熱性金属を
用いる。次に、ゲート部等、高キヤリア濃度コンタクト
層が形成されるノース。ドレイン領域を除いて５ｉ０１
膜５でカバーする。この際、ゲートンース間、ゲートー
ドレイン間は、所望の耐圧が得られるようにゲート周辺
部の８ｉ０２（第１図５の横方向）の大きさを調整する
。
その後、キャリア濃度２〜４ ｘ １０１’ｆｆ１−３
、厚さ０．２〜０３μｍ程度のコンタクト層６の選択
エピタキシャル成長を行なう。選択エピタキシャル成長
の方法は、有機金属（トリメチルカリウムまたはトリエ
チルガリウム）とアルシンの熱分解法（通常、ＭＯ−Ｃ
ＶＤ法）を用いる。ただし、Ｇ ａ Ａ ｓの蕗出部分
にのみ選択的にエピタキシャル成長を行なうために成長
時に塩化水素（ＨＣｌ）を導入する。有機金属と塩化水
素の導入量を調整することで、ソース。ドレイン電極形
成領域にのみ選択的に高キヤリア濃度エピタキシャル層
が得られる。
、厚さ０．２〜０３μｍ程度のコンタクト層６の選択
エピタキシャル成長を行なう。選択エピタキシャル成長
の方法は、有機金属（トリメチルカリウムまたはトリエ
チルガリウム）とアルシンの熱分解法（通常、ＭＯ−Ｃ
ＶＤ法）を用いる。ただし、Ｇ ａ Ａ ｓの蕗出部分
にのみ選択的にエピタキシャル成長を行なうために成長
時に塩化水素（ＨＣｌ）を導入する。有機金属と塩化水
素の導入量を調整することで、ソース。ドレイン電極形
成領域にのみ選択的に高キヤリア濃度エピタキシャル層
が得られる。
最後に、第２図のように、ソース、ドレイン領域にＡｕ
Ｇｅの蒸着によりオーミック電極７を形成する。また
、ゲート部の８３０２膜５ｔ−除去し、ゲートメタル４
上１ｃ Ａ ｕ等の電極を形成する。
Ｇｅの蒸着によりオーミック電極７を形成する。また
、ゲート部の８３０２膜５ｔ−除去し、ゲートメタル４
上１ｃ Ａ ｕ等の電極を形成する。
ＭＯ−ＣＶＤ法を用いることで６５０〜７００℃程度比
較的低温で選択エピタキシャル成長が可能である。この
ためコンタクト層形成前後においてもそのショットキー
特性に大きな差は認められない。
較的低温で選択エピタキシャル成長が可能である。この
ためコンタクト層形成前後においてもそのショットキー
特性に大きな差は認められない。
なお、本発明は例としてエピタキシャル成長によって形
成された活性層３を用いた方法を示したが、その活性層
３をイオン注入法で形成する場合にも適用でき、さらに
はＩＣ等への応用も考えられる。
成された活性層３を用いた方法を示したが、その活性層
３をイオン注入法で形成する場合にも適用でき、さらに
はＩＣ等への応用も考えられる。
第１図および第２図は本発明の一実施例による製造工程
を示す断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・高抵抗バッファエピタキシャル層、３・・・・・
・活性層、４・・・・・・耐熱性ゲートメタル、５・・
団・５１０ｇ１ｌ（，６・・印・選択性コンタクトエビ
タ千シャル層、７・・川・オーミックコンタクト用メタ
ル、８・・・・・・ゲート電極メタル。
を示す断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・高抵抗バッファエピタキシャル層、３・・・・・
・活性層、４・・・・・・耐熱性ゲートメタル、５・・
団・５１０ｇ１ｌ（，６・・印・選択性コンタクトエビ
タ千シャル層、７・・川・オーミックコンタクト用メタ
ル、８・・・・・・ゲート電極メタル。
Claims (2)
- （１）活性層上にショットキー電極を形成した後に高キ
ャリア濃度のエピタキシャル層を形成し、ソース・ドレ
インのオーミック電極を形成することを特徴とする半導
体装置の製造方法。 - （２）上記高キャリア濃度層を選択エピタキシャル成長
技術により形成することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243318A JPS60136264A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243318A JPS60136264A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136264A true JPS60136264A (ja) | 1985-07-19 |
| JPH0216008B2 JPH0216008B2 (ja) | 1990-04-13 |
Family
ID=17102047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243318A Granted JPS60136264A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025437A (ja) * | 1988-06-23 | 1990-01-10 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS5898982A (ja) * | 1981-12-07 | 1983-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 砒化ガリウムｍｅｓｆｅｔ素子の製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
-
1983
- 1983-12-23 JP JP58243318A patent/JPS60136264A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS5898982A (ja) * | 1981-12-07 | 1983-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 砒化ガリウムｍｅｓｆｅｔ素子の製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025437A (ja) * | 1988-06-23 | 1990-01-10 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216008B2 (ja) | 1990-04-13 |
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