JPH0729990A - 半導体装置 - Google Patents

半導体装置

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JPH0729990A
JPH0729990A JP5173489A JP17348993A JPH0729990A JP H0729990 A JPH0729990 A JP H0729990A JP 5173489 A JP5173489 A JP 5173489A JP 17348993 A JP17348993 A JP 17348993A JP H0729990 A JPH0729990 A JP H0729990A
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gate
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misfet
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Hirotaka Takatsuka
弘隆 高塚
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 ＭＩＳＦＥＴのドレイン領域から導出される
出力配線が次段のＭＩＳＦＥＴのゲート電極に接続され
る構成を含み、且つゲート保護素子を備えたＭＩＳ型の
半導体装置に関し、集積度の向上を目的とする。 【構成】 前記半導体装置において、少なくとも前記前
段のＭＩＳＦＥＴ(Tr1)のドレイン領域8DA の一部に、
該ＭＩＳＦＥＴが形成される反対導電型半導体基体2Aよ
りも高不純物濃度を有し、且つ該半導体基体2Aに直に接
する反対導電型ゲート保護領域9Aが設けられ、該出力配
線13D が該ゲート保護領域9Aから離間して該ドレイン領
域上8DA に接続されているように、更にまた少なくとも
前記前段のＭＩＳＦＥＴのドレイン領域の表面が前記ゲ
ート保護領域から離間した金属シリサイド層で覆われ、
該金属シリサイド層上に前記出力配線が接続されている
ように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特に前段の
ＭＩＳＦＥＴのドレイン領域から導出される出力配線が
次段のＭＩＳＦＥＴのゲート電極に接続される構成を含
み、且つゲート保護素子を備えたＭＩＳ型の半導体装置
に関する。
【０００２】前段のＭＩＳＦＥＴ例えばＭＯＳＦＥＴの
ドレイン領域から導出される出力配線が次段のＭＩＳＦ
ＥＴ例えばＭＯＳＦＥＴのゲート電極に接続される構成
を含んだ半導体装置においては、製造の過程における例
えば配線をパターニングする際のプラズマエッチング
や、配線パターン上に絶縁膜を形成する際のプラズマＣ
ＶＤ等のプラズマを用いる工程において、プラズマによ
り発生する電荷がゲート電極に接続する配線及びゲート
電極を経てゲート酸化膜に印加され、ゲート酸化膜にダ
メージを与えるという問題があり、この問題を回避する
ために前記出力配線にゲート保護素子を付帯せしめたＭ
ＯＳ型半導体装置が提案されているが、ゲート保護素子
を設けることによる集積度の低下が生じており、改善が
望まれている。
【０００３】
【従来の技術】図５はゲート保護素子を有する従来のＭ
ＯＳ型半導体装置の要部を示す模式断面図である。
【０００４】図において、Tr1 は前段のＭＯＳＦＥＴ、
Tr2 は次段のＭＯＳＦＥＴ、GPD はゲート保護素子（ダ
イオード）、51はｎ型シリコン基板、52A 、52B 、52C
は第１、第２、第３のｐ型ウエル、53はフィールド酸化
膜、54A 、54B はゲート酸化膜、55A 、55B は例えばポ
リシリコンよりなる第１、第２のゲート電極、 56SA、
56SB は第１、第２のｎ型低濃度ソース領域、 56DA 、
56DB は第１、第２のｎ型低濃度ドレイン領域、57は酸
化シリコン(SiO2)サイドウォール、 58SA 、 58SB は第
１、第２のｎ+ 型高濃度ソース領域、 58DA 、 58DB は
第１、第２のｎ + 型高濃度ドレイン領域、59はゲート保
護素子(GPD）のｐ+ 型領域、60は GPDのｎ+ 型領域、61
は層間絶縁膜、62A 、62B 、62C 、62D 、62E はコンタ
クトホール、63S はアルミニウム合金等よりなる前段の
ＭＯＳＦＥＴ(Tr1) のソース配線、63D は同じくドレイ
ン配線（出力配線）、64は次段のＭＯＳＦＥＴ(Tr2) の
ドレイン配線（出力配線）を示す。
【０００５】この図に示すように従来の例えばｎチャネ
ル型のＭＯＳ型半導体装置においては、前段のＭＯＳＦ
ＥＴ(Tr1) のドレイン領域 58DA と次段のＭＯＳＦＥＴ
(Tr2) のゲート電極 56SB を接続する出力配線63D の途
中の下部に当たる領域にＭＯＳＦＥＴ(Tr1)(Tr2)の形成
領域と分離された独立のｐ型の第３のウエル52C を形成
し、このウエル52C 内にｎ+ 型領域60とそれを包含する
ｐ+ 型領域59とにより構成されるダイオードよりなる保
護素子(GPD) を形成しておき、上記出力配線63D をその
途中でコンタクトホール62C を介し上記保護素子(GPD)
（詳しくはGPDのｎ+ 型領域60）に接続することによ
り、前記プラズマ処理に際しての次段のＭＯＳＦＥＴ(T
r2) のゲート酸化膜54B の保護がなされていた。
【０００６】
【発明が解決しようとする課題】しかし、このように形
成される従来のＭＯＳ型半導体装置においては、前記の
ようにＭＯＳＦＥＴ(Tr1)(Tr2)等の形成領域例えば前記
ウエル52A 、52B 等と分離された領域例えば前記ウエル
52C 内に保護素子(GPD) が形成されるので、この保護素
子(GPD) を分離する領域及び保護素子の専有する面積に
相当する分だけＭＯＳＦＥＴを形成する領域の面積が減
少し、ＭＯＳＦＥＴを用いて構成される回路が集積され
る半導体装置の回路の集積度が低下するという問題があ
った。
【０００７】そこで本発明は、半導体回路の集積度を低
下させずにゲート絶縁膜を保護することが可能なＭＯＳ
ＦＥＴの構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は、前段
のＭＩＳＦＥＴの一導電型ドレイン領域から導出される
出力配線が次段のＭＩＳＦＥＴのゲート電極に接続され
る構成を含んだ半導体装置において、少なくとも前記前
段のＭＩＳＦＥＴのドレイン領域の一部に、該ＭＩＳＦ
ＥＴが形成される反対導電型半導体基体よりも高不純物
濃度を有し且つ該半導体基体に直に接する反対導電型ゲ
ート保護領域が設けられ、該出力配線が該ゲート保護領
域から離間して該ドレイン領域上に接続されている本発
明による半導体装置、若しくは上記半導体装置におい
て、少なくとも前記前段のＭＩＳＦＥＴのドレイン領域
の表面が前記ゲート保護領域から離間した金属シリサイ
ド層で覆われ、該金属シリサイド層上に前記出力配線が
接続されている本発明による半導体装置によって達成さ
れる。
【０００９】
【作用】図１は本発明の原理を、ＬＤＤ構造のｎチャネ
ルＭＯＳＦＥＴを用いた構成について示す原理説明図で
ある。
【００１０】同図において、Tr1 は前段のＭＯＳＦＥ
Ｔ、Tr2 は次段のＭＯＳＦＥＴ、GPDはゲート保護素子
（ダイオード）、１は例えばｎ型シリコン基板、2A、2B
はｐ型ウエル、３はフィールド酸化膜、4A、4Bはゲート
酸化膜、5A、5Bはゲート電極、6SA 、6SB はｎ型低濃度
ソース領域、6DA 、6DB はｎ型低濃度ドレイン領域、７
はSiO2サイドウォール、8SA 、8SB はｎ+ 型高濃度ソー
ス領域、8DA 、8DB はｎ + 型高濃度ドレイン領域、9A、
9Bはｐ+ 型ゲート保護領域、11は層間絶縁膜、12A 〜12
G はコンタクトホール、13S はTr1 のソース配線（コン
タクトホール12EでTr1 の形成されるウエル2Aにも接続
される）、13D はTr1 のドレイン配線（前段の出力配
線）、14S はTr2 のソース配線（コンタクトホール12G
でTr2 の形成されるウエル2Bにも接続される）、14D は
Tr2 のドレイン配線（次段の出力配線）を示す。
【００１１】この図に示されるように、前段のＭＯＳＦ
ＥＴ(Tr1) のドレイン領域から導出される前段の出力配
線（ドレイン配線）13D が次段のＭＯＳＦＥＴ(Tr2) の
ゲート電極5Bに接続される回路構成を有し本発明に係る
半導体装置においては、少なくとも前段のＭＯＳＦＥＴ
(Tr1) のｎ+ 型高濃度ドレイン領域8DA の一部に、この
ドレイン領域8DA と反対導電型のｐ型を有し、このＦＥ
Ｔが形成される基体であるｐ型ウエル2Aよりも高濃度で
あって、且つｐ型ウエル2Aに直に接するｐ+ 型ゲート保
護領域9Aが設けられる。このｐ+ 型ゲート保護領域9Aの
不純物濃度は、この領域9Aとｎ+ 型高濃度ドレイン領域
8DA の間に形成される接合のプレークダウン電圧が、Ｆ
ＥＴの動作電圧よりも高く、且つ次段のＭＯＳＦＥＴ(T
r2) のゲート酸化膜4Bの破壊電圧よりも低い値になるよ
うな濃度に選ばれる。
【００１２】このようにすることにより、次段のゲート
電極5Bに接続する配線13D のパターニングに際してのプ
ラズマエッチングや、上記配線パターン13D 上への絶縁
膜のプラズマＣＶＤに際して上記配線13D 中に蓄積され
た電荷は、前記ゲート保護領域9Aとドレイン領域13D 間
の接合のブレークダウン電圧に達すると、この接合を通
して前段のＦＥＴ(Tr1) の形成されている半導体基体即
ちｐ型ウエル2A内に放電され、次段のＭＯＳＦＥＴ(Tr
2) のゲート酸化膜4Bの破壊は防止される。
【００１３】本発明の構造においては、図示のように、
上記ゲート保護領域9Aが高濃度ドレイン領域8DA 内に設
けられるので、ゲート保護領域を形成するための特別な
スペースは必要なくなり、その分、半導体素子や半導体
回路の集積度の向上が図れる。なお、ｐチャネル型ＭＯ
ＳＦＥＴを用いて構成する回路においても、ゲート保護
領域の導電型を逆転することで同様の作用を生ぜしめる
ことができる。
【００１４】また本発明の他の構成においては、図４に
示すように、ゲート保護領域GPD を除くドレイン領域8D
A の表面に、ゲート保護領域GPD と接しないように金属
シリサイド層を形成し、ドレイン領域8DA のシート抵抗
やコンタクト抵抗を減少させ、ＦＥＴの高速化を図ると
同時にゲート保護の高信頼化が図られる。
【００１５】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図２はＣＭＯＳインバータを２段接続した回路
を有する半導体装置における本発明の一実施例の説明図
で、(a) は回路図、(b) は模式平面図を示しており、図
３はその製造方法の要部を示す工程平面図である。また
図４は本発明の他の実施例の説明図で、(a) は要部模式
平面図、(b) は要部模式断面図である。全図を通じ、同
一対象物は同一符号で示す。
【００１６】上記図２において、CMOS1 は１段目のＣＭ
ＯＳインバータ、CMOS2 は２段目のＣＭＯＳインバー
タ、Vss はソース電源、GND は接地電源、Vin は信号入
力端、Voutは信号出力端、pTr1、pTr2はｐチャネルＭＯ
ＳＦＥＴ、nTr1、nTr2はｎチャネルＭＯＳＦＥＴ、GPD
1、GPD11 はｐ型ゲート保護素子（ダイオード）、GPD
2、GPD12 はｎ型ゲート保護素子（ダイオード）、１は
ｎ型シリコン基板、2A、2Bはｐ型ウエル、5A、5Bはゲー
ト電極、8SP 、 18SP はｐ+ 型ソース領域、8DP 、18D
P はｐ+ 型ドレイン領域、8Sn 、 18Sn はｐ+ 型ソース
領域、8Dn 、 18Dn はｎ+ 型ドレイン領域、9p、19p は
ｐ+ 型ゲート保護領域、9n、19n はn + 型ゲート保護領
域、12A 〜12M はコンタクトホール、13A はpTr1とnTr1
のドレイン配線からなるCMOS1 の出力配線、13B はpTr2
とnTr2のドレイン配線からなるCMOS2 の出力配線、13
p1、13p2はVss 配線、13n1、13n2はGND 配線を示す。な
お、GND 配線13n1、13n2はコンタクトホール12D 及び12
K でそれぞれｐ型ウエル2A、2Bにも接続される。
【００１７】この実施例においては、１段目のＣＭＯＳ
インバータ(CMOS1) を構成するｐチャネルＭＯＳＦＥＴ
(pTr1)とｎチャネルＭＯＳＦＥＴ(nTr1)のドレイン領域
8DPと8Dn の中の一角部に、それぞれのドレイン領域と
反対導電型で少なくとも側面の一部がドレイン領域周囲
のｎ型基板１若しくはｐ型ウエル2Aに接するn + 型ゲー
ト保護領域9n若しくはｐ+ 型ゲート保護領域9pが形成さ
れ、それらゲート保護領域とｐ+ 型ドレイン領域8DP 若
しくはｎ+ 型ドレイン領域8Dn とで構成されるダイオー
ド（ゲート保護素子）GPD1とGPD2によって、前記ドレイ
ン領域8DP 及び8Dn から導出されるCMOS1 の出力配線13
A が接続される２段目のＣＭＯＳインバータ(CMOS2) の
ゲート酸化膜（ゲート電極5Bの下部に隠れるので図示さ
れない）の絶縁破壊の防止がなされる。
【００１８】この実施例において、ゲート酸化膜の厚さ
は80〜100 Åに制御されていて、その絶縁破壊電圧は８
〜10Ｖである。そして、この回路の動作電圧は 3.5Ｖで
ある。また、ｐ+ 型ドレイン領域8DP の不純物濃度は１
×1020cm-3、ｎ+ 型ドレイン領域8Dn の不純物濃度は１
×1020cm-3程度にそれぞれ制御されている。
【００１９】そこで、この実施例では、n + 型ゲート保
護領域9nの不純物濃度を２×1018cm -3程度に、またｐ+
型ゲート保護領域9p、の不純物濃度を２×1018cm-3程度
に設定した。
【００２０】これにより、ｎ型及びｐ型のゲート保護素
子GPD1のブレークダウン電圧は前記回路の動作電圧とゲ
ート酸化膜の絶縁破壊電圧の中間である５〜６Ｖ程度の
値になる。
【００２１】従って、この実施例の構成を有する半導体
装置においては、ゲート電極に接続する１段目のＣＭＯ
ＳインバータCMOS1 の出力配線13A をパターニングする
際のプラズマエッチングや、その配線パターン上に絶縁
膜を形成する際のプラズマＣＶＤ等のプラズマ処理にお
いて、プラズマ照射により上記配線13A に蓄積される電
圧は前記GPD1のブレークダウン電圧以下に抑えられ、２
段目のＣＭＯＳインバータ(CMOS2) を構成するＦＥＴ(p
Tr2 及びnTr2) のゲート電極5Bの下部のゲート酸化膜の
絶縁破壊は防止される。なお、上記ブレークダウン電圧
は回路の動作電圧を 1.5〜2.5 Ｖ程度上回っているの
で、上記ゲート保護素子が上記動作電圧でブレークダウ
ンを起こすことはなく、回路動作に支障は生じない。
【００２２】この実施例においては、上記のように前段
のＣＭＯＳインバータ(CMOS1) を構成するｐチャネルＭ
ＯＳＦＥＴ(pTr1)のｐ+ 型ドレイン領域8DP とｎチャネ
ルＭＯＳＦＥＴ(nTr1)のｎ+ 型ドレイン領域8Dn 内に後
段のＣＭＯＳインバータ(CMOS2) を構成するｐチャネル
ＭＯＳＦＥＴ(pTr2)及びｎチャネルＭＯＳＦＥＴ(nTr2)
のゲート酸化膜の絶縁破壊を防止するゲート保護素子GP
D1及びGPD2が形成される。従ってゲート保護素子を設け
ることによる素子の拡大及び集積度の低下を生じること
はない。
【００２３】この実施例の半導体装置の要部は、例えば
以下に図３の工程平面図を参照して示す製造方法により
形成される。 図３(a) 参照 即ち、通常通りフィールト酸化膜（図示せず）によっ
て、ＣＭＯＳを形成しようとする不純物濃度1016cm-3程
度のｐ型ウエル2Aと不純物濃度1014cm-3程度のｎ - 型シ
リコン基板１面が表出されている基板を用い、熱酸化に
より表出するウエル2A面とシリコン基板１面に厚さ80〜
100 Å程度のゲート酸化膜（図示せず）を形成した後、
この基板上に周知の手段により前記ウエル2A上からシリ
コン基板１上に延在する例えばポリシリコンからなるゲ
ート電極5Aを形成し、次いで先ず第１のマスク（図示せ
ず）の開孔を介し、ウエル2Aのｎ型ドレイン形成領域10
8nの一部となる所定の領域に、ｐ+ 型ゲート保護領域9p
を形成するための硼素を、例えば1014cm-2程度のドーズ
量でイオン注入する。109pはゲート保護素子用硼素注入
領域を示す。
【００２４】図３(b) 参照 次いで、第２のマスク（図示せず）の開孔を介し、シリ
コン基板１のｐ型ドレイン形成領域108pの一部となる所
定の領域にｎ+ 型ゲート保護領域9nを形成するための砒
素を例えば1014cm-2程度のドーズ量でイオン注入する。
109nはゲート保護素子用砒素注入領域を示す。
【００２５】図３(c) 参照 次いで、第３のマスク（図示せず）の開孔を介し且つゲ
ート電極5Aをマスクにして、ウエル2Aの前記ゲート保護
素子用硼素注入領域109pを除く所定の領域にｎ + 型ソー
ス／ドレイン領域形成用の砒素を、例えば1015cm-2程度
のドーズ量でイオン注入する。8nはソース／ドレイン用
砒素注入領域を示す。
【００２６】図３(d) 参照 次いで、第４のマスク（図示せず）の開孔を介し且つゲ
ート電極5Aをマスクにして、シリコン基板１の前記ゲー
ト保護素子用硼素注入領域109nを除く所定の領域にｐ+
型ソース／ドレイン領域形成用の硼素を例えば1016cm-2
程度のドーズ量でイオン注入する。8pはソース／ドレイ
ン用硼素注入領域を示す。
【００２７】図３(e) 参照 次いで、例えば 900℃程度の温度で所定時間熱処理を行
い、前記注入砒素及び注入硼素を活性化することによ
り、前記実施例に示したようにドレイン領域の１角部に
ドレイン領域と反対導電型のゲート保護領域を有するＣ
ＭＯＳＦＥＴが形成できる。なお、この図において、8D
n はｎ+ 型ドレイン領域、8Sn はｎ+ 型ソース領域、8D
p はｐ+ 型ドレイン領域、8Sp はｐ+ 型ソース領域、9p
はｐ+ 型ゲート保護領域、9nはｎ+ 型ゲート保護領域を
示す。
【００２８】図４は本発明の他の実施例を示した図であ
る。この図において、21はｐ- 型シリコン基板、３はフ
ィールド酸化膜、４はゲート酸化膜、５はゲート電極、
6Sn はｎ型低濃度ソース領域、6Dn はｎ型低濃度ドレイ
ン領域、７はSiO2サイドウォール、8Sn はｎ+ 型高濃度
ソース領域、8Dn はｎ+ 型高濃度ドレイン領域、9pはｐ
+ 型ゲート保護領域、11は層間絶縁膜、12A、12B はコ
ンタクトホール、13S はソース配線、13D は図示しない
次の段のゲート電極に接続するドレイン配線（出力配
線）、15はチタンシリサイド層を示す。
【００２９】この実施例においては、ソース領域8Sの全
面上と、ゲート保護領域9pの上部を除くドレイン領域13
D 上のゲート保護領域9pに接しない領域上にチタンシリ
サイド層15が形成されている。このチタンシリサイド層
15はゲート保護領域9p上を絶縁膜でマスクし、チタン層
を堆積し、熱処理を施してシリコン表出面にチタンシリ
サイド層15を形成し、しかる後、シリサイド化していな
い絶縁膜上のチタン層を選択的に溶解除去する方法によ
り形成される。
【００３０】このような構造にすると、低抵抗なチタン
シリサイド層の存在により、ソース領域8S及びドレイン
領域8Dのシート抵抗やコンタクト抵抗が減少できて、素
子動作の高速化が図れると同時に、前記次の段のゲート
電極に蓄積された電荷の放電が確実になって、ゲート保
護効果の信頼性が向上する。
【００３１】
【発明の効果】以上説明のように本発明によれば、前段
のＭＩＳＦＥＴのドレイン領域が後段のＭＩＳＦＥＴの
ゲート電極に接続される構成を有する半導体装置におい
て、素子領域の拡大や専用の領域を設けずに後段のＭＩ
ＳＦＥＴのゲート絶縁膜の絶縁破壊を防止することがで
きる。従って本発明は、半導体装置の集積度向上に寄与
するところが大きい。
【図面の簡単な説明】
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の説明図
【図３】 本発明の一実施例に対する製造方法の工程平
面図
【図４】 本発明の他の実施例の説明図
【図５】 従来のゲート保護素子を有するＭＯＳ型半導
体装置の要部模式断面図
【符号の説明】
Tr1 前段のＭＯＳＦＥＴ Tr2 次段のＭＯＳＦＥＴ GPD ゲート保護素子（ダイオード） １ ｎ型シリコン基板 2A、2B ｐ型ウエル ３ フィールド酸化膜 4A、4B ゲート酸化膜 5A、5B ゲート電極 6SA 、6SB ｎ型低濃度ソース領域 6DA 、6DB ｎ型低濃度ドレイン領域 ７ SiO2サイドウォール 8SA 、8SB ｎ+ 型高濃度ソース領域 8DA 、8DB ｎ+ 型高濃度ドレイン領域 9A、9B ｐ+ 型ゲート保護領域 11 層間絶縁膜 12A 〜12M コンタクトホール 13S Tr1 のソース配線 13D Tr1 のドレイン配線（前段の出力配線） 14S Tr2 のソース配線 14D Tr2 のドレイン配線（次段の出力配線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 前段のＭＩＳＦＥＴの一導電型ドレイン
    領域から導出される出力配線が次段のＭＩＳＦＥＴのゲ
    ート電極に接続される構成を含んだ半導体装置におい
    て、 少なくとも前記前段のＭＩＳＦＥＴのドレイン領域の一
    部に、該ＭＩＳＦＥＴが形成される反対導電型半導体基
    体よりも高不純物濃度を有し、且つ該半導体基体に直に
    接する反対導電型ゲート保護領域が設けられ、該出力配
    線が該ゲート保護領域から離間して該ドレイン領域上に
    接続されていることを特徴とする半導体装置。
  2. 【請求項２】 少なくとも前記前段のＭＩＳＦＥＴのド
    レイン領域の表面が前記ゲート保護領域から離間した金
    属シリサイド層で覆われ、該金属シリサイド層上に前記
    出力配線が接続されていることを特徴とする請求項１記
    載の半導体装置。
JP5173489A 1993-07-14 1993-07-14 半導体装置 Withdrawn JPH0729990A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2766186A1 (fr) * 1997-07-21 1999-01-22 Rhone Poulenc Rorer Sa Medicaments contenant des derives de polyhydroxyalkylpyrazine, les nouveaux derives de polyhydroxyalkylpyrazine et leur preparation
WO1999003839A1 (fr) * 1997-07-17 1999-01-28 Rhone-Poulenc Rorer S.A. Derives de polyhydroxyalkylpyrazines, leur preparation et les medicaments les contenant

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* Cited by examiner, † Cited by third party
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WO1999003839A1 (fr) * 1997-07-17 1999-01-28 Rhone-Poulenc Rorer S.A. Derives de polyhydroxyalkylpyrazines, leur preparation et les medicaments les contenant
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