JPH0729992A - ダイナミックｒａｍのメモリセル構造およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＳＯＩ構造を用いることにより接
合リーク特性の向上を図るとともに、深い溝形成を行わ
ないことで製造プロセスを簡単化を図る。 【構成】 絶縁層11の上面側に埋め込む状態にアクティ
ブ領域12を形成し、その側周の絶縁層11に溝13を形成
し、その内部のアクティブ領域12側にゲート絶縁膜14を
介してゲート電極15を形成し、またアクティブ領域12の
上層側にソース領域16を形成し、かつアクティブ領域12
の下層側にドレイン領域17を形成して、トランジスタ2
を構成し、さらにドレイン領域17の下部に接続するノー
ド電極21を設け、その表面にキャパシタ絶縁膜22を形成
し、それを覆う状態にプレート電極23を形成して、キャ
パシタ3 を構成し、さらにプレート電極23の下面に基板
31を貼り合わせたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックＲＡＭの
メモリセル構造およびその製造方法に関し、特には貼り
合わせ基板を用いて、トランジスタとキャパシタとを縦
構造に形成したダイナミックＲＡＭのメモリセル構造お
よびその製造方法に関する。

【０００２】

【従来の技術】従来の縦型トランジスタを有するメモリ
セルの一例を、図５の概略断面図により説明する。

【０００３】図に示すように、シリコン基板６１の上層
側には、上層よりｐ型拡散層６２とｐ⁺ 型拡散層６３と
が形成されている。上記ｐ型拡散層６２の上層には、複
数の素子形成領域６４の側周を囲む状態に素子分離領域
６５が形成されており、素子形成領域６４の中央部には
溝６６が形成されている。この溝６６の両側における上
記ｐ型拡散層６２の上層にはｎ⁺ 型拡散層６７が形成さ
れている。このｎ⁺ 型拡散層６７は、ビット線とトラン
ジスタのドレイン領域とを兼ねる。

【０００４】また上記ｐ⁺ 型拡散層６３とその上部のｐ
型拡散層６２の下層とにおける上記溝６６の内壁には、
キャパシタ絶縁膜６８が形成されている。さらに溝６６
の内部には、キャパシタ絶縁膜６８を介してｎ⁺ 型拡散
層６９が埋め込まれている。このｎ⁺ 型拡散層６９の上
部は、上記ｐ型拡散層６２に接続されていて、ｎ⁺ 型拡
散層６９の不純物の一部分がｐ型拡散層６２に拡散し
て、シリコン基板６１とのコンタクトを形成している。
また上記ｎ⁺ 型拡散層６９の上部は、トランジスタのソ
ース領域を兼ねる。

【０００５】上記の如くに、上記ｐ⁺ 型拡散層６３とキ
ャパシタ絶縁膜６８とｎ⁺ 型拡散層６９とによってキャ
パシタ７０が構成される。

【０００６】さらに上記溝６６の上部側の内壁と上記キ
ャパシタ７０の上面とにはゲート絶縁膜７１が形成され
ている。さらにｎ⁺ 型ポリシリコン層よりなるワード線
７２が形成されている。上記ｎ⁺ 型拡散層６７とｎ⁺ 型
拡散層６９との間における上記ワード線７２がゲート電
極７３になる。またチャネル領域は、上記ｎ⁺ 型拡散層
６７とｎ⁺ 型拡散層６９との間における上記ｐ型拡散層
６２に形成される。

【０００７】上記の如くに、上記ｎ⁺ 型拡散層６７とｎ
⁺ 型拡散層６９とゲート電極７３とによって、トランジ
スタ７４が構成される。したがって、ＤＲＡＭのメモリ
セル７５は、上記キャパシタ７０と上記トランジスタ７
４とによって構成される。

【０００８】上記構成のダイナミックＲＡＭ（以下ＤＲ
ＡＭと記す）のメモリセル７５の製造方法を、図６に示
す製造工程図により簡単に説明する。なお図５で説明し
たと同様の構成部品には同一符号を付す。

【０００９】図６の（１）に示すように、シリコン基板
６１には、ｐ型拡散層６２とその下層にｐ⁺ 型拡散層６
３とが形成されている。まずこのようなシリコン基板６
１のｐ型拡散層６２の上層に、例えばＬＯＣＯＳ法によ
って、素子形成領域６４を区分する素子分離領域６５を
形成する。さらにイオン注入法によって、ｐ型拡散層６
２の上層に、ビット線とトランジスタのドレイン領域と
を兼ねるｎ⁺ 型拡散層６７を形成する。さらにホトリソ
グラフィー技術とエッチングとによって、素子形成領域
６４の中央部における上記ｐ型拡散層６２を貫通してｐ
⁺ 型拡散層６３に達する溝６６を形成する。この溝６６
は、例えば８μｍ程度の深さに形成される。さらに熱酸
化法またはＣＶＤ法等によって、溝６６の内壁とともに
上記ｎ⁺ 型拡散層６７の上層とにキャパシタ絶縁膜６８
を形成する。

【００１０】次いで図６の（２）に示すように、例えば
ＣＶＤ法によって、例えばリンを含むポリシリコンを上
記溝６６の内部に埋め込む。そしてエッチバックによっ
て、溝６６の上部１μｍ〜２μｍ程度の深さのポリシリ
コンを除去して、溝６６の内部に上記ポリシリコンより
なるｎ⁺ 型拡散層６９を形成する。このｎ⁺ 型拡散層６
９はキャパシタ電極になる。さらにエッチングによっ
て、露出しているキャパシタ絶縁膜６８（２点鎖線で示
す部分）を除去する。このとき、上記ｎ⁺ 型拡散層６９
の上部側周側のキャパシタ絶縁膜６８も除去されて、ア
ンダーカット部７６を生じる。

【００１１】次いで図６の（３）に示すように、例えば
ＣＶＤ法によって、上記溝６６のアンダーカット部７６
を埋め込む状態にノンドープのポリシリコンを堆積した
後、エッチバックして、上記ｎ⁺ 型拡散層６９の上部に
ポリシリコン層７７を形成する。このポリシリコン層７
７には、ｎ⁺ 型拡散層６９より不純物が拡散され、ｎ⁺
型拡散層６９の一部分になり、さらに拡散した不純物の
一部分がｐ型拡散層６２に拡散して、シリコン基板６１
とのコンタクトを形成する。また上記ｎ⁺ 型拡散層６９
の上部はトランジスタのソース領域を兼ねる。上記の如
くに、上記ｐ⁺ 型拡散層６３とキャパシタ絶縁膜６８と
ｎ⁺ 型拡散層６９とによって、キャパシタ７０が構成さ
れる。

【００１２】その後図６の（４）に示すように、例えば
熱酸化法またはＣＶＤ法等によって、上記溝６６の内壁
にゲート絶縁膜７１を形成する。さらに上記ゲート絶縁
膜７１の表面にｎ⁺ 型ポリシリコン層７８を形成する。
そしてホトリソグラフィー技術とエッチングとによっ
て、パターニングし、ｎ⁺型ポリシリコン層（７８）で
ワード線７２を形成する。このワード線７２のうち、上
記ｎ⁺ 型拡散層６７とｎ⁺ 型拡散層６９との間における
当該ワード線７２がゲート電極７３になる。上記のよう
にして、ｎ⁺ 型拡散層６７とｎ⁺ 型拡散層６９とゲート
電極７３とにより、トランジスタ７４を構成する。また
チャネル（図示せず）は、上記ｎ⁺型拡散層６７とｎ⁺
型拡散層６９との間における上記ｐ型拡散層６２に形成
される。

【００１３】次にＳＯＩ構造を有するＤＲＡＭのメモリ
セル構造の一例を、図７の概略構成図により説明する。
図では、（１）に概略断面図を示し、（２）に一部分を
破断した概略斜視図を示す。

【００１４】図に示すように、ｐ型シリコン基板８１の
上層には、上層側よりｎ⁺ 型拡散層８２とｐ⁺ 型拡散層
８３とが形成されている。また上記ｎ⁺ 型拡散層８２を
通してｐ⁺ 型拡散層８３に達する溝８４が形成されてい
る。この溝８４の内壁には、キャパシタ絶縁膜８５が形
成されている。さらに溝８４の内部には、キャパシタ絶
縁膜８５を介してプレート電極８６が形成されている。
またプレート電極８６は、上記ｎ⁺ 型拡散層８２上に形
成された絶縁膜８７を介して、その上部側にも一部分が
形成されている。

【００１５】上記の如くに、上記ｎ⁺ 型拡散層８２とキ
ャパシタ絶縁膜８５とプレート電極８６とによって、キ
ャパシタ８８が構成される。

【００１６】さらに上記キャパシタ８８を覆う状態に絶
縁膜８９が形成されている。この絶縁膜８９は、例えば
酸化シリコンより形成されている。上記ｎ⁺ 型拡散層８
２上の上記絶縁膜８９にはコンタクトホール９０が形成
されている。さらに上記コンタクトホール９０の内部と
上記絶縁膜８９の上面には、ＣＶＤ法によって堆積した
アモルファスシリコン層を例えば固相成長法によって結
晶質のシリコン層に変えてなるアクティブ領域９１が形
成されている。このように、結晶質のシリコン層よりな
るアクティブ領域９１と絶縁膜８９とでＳＯＩ構造を形
成している。

【００１７】上記アクティブ領域９１上にはゲート絶縁
膜９２を介してワード線（９３）が形成されている。上
記ワード線（９３）の一部分はゲート電極９４になる。
またゲート電極９４の両側におけるアクティブ領域９１
には、ソース領域９５とドレイン領域９６とが形成され
ている。上記ソース領域９５は、上記コンタクトホール
９０を介して上記ｎ⁺ 型拡散層８２に接続される。上記
の如くに、トランジスタ９７が構成される。

【００１８】さらに上記トランジスタ９７を覆う状態に
層間絶縁膜９８が形成されている。この層間絶縁膜９８
の上面には、ドレイン領域９６上の当該層間絶縁膜９８
に形成したコンタクトホール９９を通して当該ドレイン
領域９６に接続するビット線１００が形成されている。
上記の如くに、ＤＲＡＭのメモリセル１０１が構成され
ている。

【００１９】

【発明が解決しようとする課題】しかしながら、上記図
５により説明したＤＲＡＭのメモリセル構造では、溝
（トレンチ）内にポリシリコンを制御性よく埋め込むこ
とが困難であり、またリフィルコンタクトの形成も難し
い。さらにトランジスタはバルクトランジスタで形成さ
れるので接合リークが大きい。また上記図７により説明
したＤＲＡＭのメモリセル構造では、ＳＯＩ構造のた
め、接合リークを抑えることはできるが、絶縁膜上に単
結晶シリコン層を形成する必要がある。単結晶シリコン
層を均一に製造することは非常に難しく、現状ではほと
んど不可能である。このため、通常は大きな結晶粒より
なる多結晶シリコン層を形成している。

【００２０】本発明は、ＳＯＩ構造を利用して、接合リ
ークを起こすことなく、かつ製造プロセスが簡単なＤＲ
ＡＭのメモリセル構造およびその製造方法を提供するこ
とを目的とする。

【００２１】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたダイナミックＲＡＭのメモリセル
構造およびその製造方法である。ダイナミックＲＡＭの
メモリセル構造としては、絶縁層の上面側にアクティブ
領域が埋め込まれる状態にして形成されている。このア
クティブ領域の側周の絶縁層には溝が形成されていて、
その内部のアクティブ領域の側周にはゲート絶縁膜を介
してゲート電極が形成されている。またゲート電極の一
方側でアクティブ領域の上層にはソース領域が形成され
ていて、ゲート電極の他方側でアクティブ領域の下層に
はドレイン領域が形成されている。このようにトランジ
スタは構成されている。またアクティブ領域の下方側に
はドレイン領域に接続するもので、表面にキャパシタ絶
縁膜を形成したノード電極が形成されていて、キャパシ
タ絶縁膜側を覆う状態に、下面側が平坦な状態のプレー
ト電極が形成されている。このようにキャパシタは構成
されている。さらにプレート電極の下面には基板が貼り
合わせされている。

【００２２】その製造方法は、まず第１工程で、半導体
基板の上面側に、当該半導体基板で島状のアクティブ領
域を形成する。次いで第２工程で、アクティブ領域を覆
う状態に絶縁層を形成した後、当該絶縁層を通して当該
アクティブ領域に接続するノード電極を形成し、次いで
当該ノード電極の表面にキャパシタ絶縁膜を形成した
後、当該キャパシタ絶縁膜を覆う状態にプレート電極を
形成するとともにその上面側を平坦な状態に形成する。
続いて第３工程で、プレート電極上に基板を貼り合わせ
た後、アクティブ領域を残して半導体基板を除去する。
さらに第４工程で、アクティブ領域の上層と下層とに導
電性の不純物を導入してソース領域とドレイン領域とを
形成する。その後第５工程で、アクティブ領域の側周に
おける絶縁層に溝を形成した後、少なくとも当該アクテ
ィブ領域の側周にゲート絶縁膜を形成し、さらに溝の内
部におけるゲート絶縁膜の側周にゲート電極を形成す
る。

【００２３】

【作用】上記構成のＤＲＡＭのメモリセル構造では、ソ
ース領域とドレイン領域とが形成されるアクティブ領域
は、例えば単結晶シリコンよりなる半導体基板で形成さ
れることにより、接合リークが低減される。

【００２４】上記製造方法では、半導体基板の上面側
に、当該半導体基板で島状のアクティブ領域を形成する
ことにより、アクティブ領域は、例えば単結晶シリコン
よりなる半導体基板で形成されることになる。そしてこ
のアクティブ領域はメモリセルのトランジスタとして形
成されるので、接合リークが低減される。またアクティ
ブ領域に接続するノード電極を形成し、次いで当該ノー
ド電極の表面にキャパシタ絶縁膜を形成した後、当該キ
ャパシタ絶縁膜を覆う状態にかつ上面側が平坦な状態に
プレート電極を形成し、さらに、プレート電極上に基板
を貼り合わせた後、アクティブ領域を残して半導体基板
を除去することにより、キャパシタを形成する。このた
め、キャパシタを形成するために深い溝（トレンチ）を
形成する必要がないので、キャパシタの形成が容易にな
る。

【００２５】

【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。図に示すように、絶縁層１１の上面側に
は、当該絶縁層に埋め込む状態にしてアクティブ領域１
２が形成されている。上記絶縁層１１は、例えば酸化シ
リコンよりなる。またアクティブ領域１２は、例えば単
結晶シリコンよりなる。

【００２６】上記アクティブ領域１２の側周の上記絶縁
層１１には溝１３が形成されていて、その溝１３の内部
でかつ当該アクティブ領域１２の側周には、ゲート絶縁
膜１４が形成されている。このゲート絶縁膜１４は、例
えば酸化シリコンよりなる。さらにゲート絶縁膜１４を
介して上記溝１３の内部を埋め込む状態にゲート電極１
５が形成されている。このゲート電極１５は、例えば多
結晶シリコンよりなる。

【００２７】上記ゲート電極１５の一方側で上記アクテ
ィブ領域１２の上層には、導電性の不純物を導入してな
るソース領域１６が形成されている。また当該ゲート電
極１５の他方側で当該アクティブ領域１２の下層には、
導電性の不純物を導入してなるドレイン領域１７が形成
されている。上記の如くに、ＤＲＡＭのメモリセル１を
構成するトランジスタ２が形成される。したがって、上
記トランジスタ２のアクティブ領域１２は、絶縁層１１
の上面に形成されているので、この部分がＳＯＩ構造に
なっている。

【００２８】また上記アクティブ領域１２の下面側に
は、上記ドレイン領域１７に接続するノード電極２１が
形成されている。このノード電極２１は、その断面形状
が略逆凹字形をなしていて、例えば多結晶シリコンより
なる。上記ノード電極２１の表面にはキャパシタ絶縁膜
２２が形成されている。このキャパシタ絶縁膜２２は、
例えば酸化シリコンよりなる。前記キャパシタ絶縁膜２
２を覆う状態にプレート電極２３が形成されている。こ
のプレート電極２３は、その下面側が平坦面に形成され
ていて、例えば多結晶シリコンよりなる。上記の如く
に、ＤＲＡＭのメモリセル１を構成するキャパシタ３が
形成される。

【００２９】さらに上記プレート電極２３の下面には、
基板３１が貼り合わされている。この基板３１は、例え
ば単結晶シリコンよりなる。なお基板３１は、プレート
電極２３の下面に貼り合わせることが可能な材料よりな
るものであれば、単結晶シリコンに限定されるものでは
ない。

【００３０】さらに上記アクティブ領域１２側を覆う状
態に、例えば酸化シリコンよりなる層間絶縁膜４１が形
成されている。上記アクティブ領域１２上の上記層間絶
縁膜４１にはコンタクトホール４２が形成されている。
そしてコンタクトホール４２を通してアクティブ領域１
２に形成したソース領域１６に接続するビット線４３
が、当該層間絶縁膜４１上に形成されている。このビッ
ト線４３は、導電性に優れた金属（例えばアルミニウム
系金属）で形成されている。

【００３１】上記の如くに、ダイナミックＲＡＭ（以下
ＤＲＡＭと記す）のメモリセル１は構成されている。

【００３２】上記構成のＤＲＡＭのメモリセル１の構造
では、ソース領域１６とドレイン領域１７とが形成され
るアクティブ領域１２は、例えば単結晶シリコンよりな
る半導体基板で形成されることにより、トランジスタ２
の接合リークが低減される。

【００３３】次に上記ＤＲＡＭのメモリセル構造の製造
方法を、図２，図３，図４の製造工程図（その１），
（その２），（その３）により説明する。なお、上記図
１で説明したと同様の構成部品には、同一符号を付す。

【００３４】図２の（１）に示すように、第１工程で
は、通常のレジスト塗布技術とホトリソグラフィー技術
とによって、半導体基板５１の上面側にエッチングマス
ク５２を形成する。続いて、通常のエッチング（例えば
反応性ドライエッチング）によって、当該半導体基板５
１の２点鎖線で示す部分を除去し、残した半導体基板
（５１）で島状のアクティブ領域１２を形成する。その
後、通常のアッシャー処理またはウェットエッチング等
によって、上記エッチングマスク５２を除去する。

【００３５】次いで図２の（２）に示す第２工程を行
う。この工程では、例えば通常の化学的気相成長法（以
下ＣＶＤ法と記す）によって、上記アクティブ領域１２
を覆う状態に絶縁層１１を形成する。

【００３６】続いて通常のホトリソグラフィー技術とエ
ッチングとによって、上記アクティブ領域１２上の上記
絶縁層１１にコンタクトホール２４を形成する。その後
アッシャー処理またはウェットエッチング等によって、
上記エッチングマスク（図示せず）を除去する。

【００３７】続いてＣＶＤ法によって、多結晶シリコン
よりなるノード電極形成膜２５を堆積する。さらにＣＶ
Ｄ法によって、酸化シリコンよりなる絶縁膜２６を形成
する。

【００３８】その後図２の（３）に示すように、通常の
ホトリソグラフィー技術とエッチングとによって、上記
ノード電極形成膜２５（１点鎖線で示す部分）と絶縁膜
２６（２点鎖線で示す部分）とを除去して、上記アクテ
ィブ領域１２上に上記ノード電極形成膜２５と絶縁膜２
６とを残す。

【００３９】さらに図２の（４）に示すように、通常の
膜形成とエッチバックによるサイドウォール形成技術に
よって、上記残したノード電極形成膜２５と絶縁膜２６
との側壁に、多結晶シリコンよりなるサイドウォール２
７を形成する。このようにして、残したノード電極形成
膜２５とサイドウォール２７とによって、上記コンタク
トホール２４を通してアクティブ領域１２に接続するノ
ード電極２１が形成される。

【００４０】その後図３の（５）に示すように、レジス
ト塗布技術によって、上記ノード電極２１を覆う状態に
レジスト膜２８を形成した後、ホトリソグラフィー技術
によって、当該ノード電極２１上の当該レジスト膜２８
（２点鎖線で示す部分）とともにその周囲のレジスト膜
２８の上層（２点鎖線で示す部分）を除去する。次いで
エッチングによって、上記残した絶縁膜２６を除去す
る。その後アッシャー処理またはウェットエッチング等
によって、上記レジスト膜２８を除去する。

【００４１】次いで図３の（６）に示すように、熱酸化
法またはＣＶＤ法によって、当該ノード電極２１の表面
にキャパシタ絶縁膜２２を形成する。

【００４２】さらにＣＶＤ法によって、当該キャパシタ
絶縁膜２２側を覆う状態に、例えば多結晶シリコンより
なるプレート電極２３を形成する。その後、精密研磨法
（例えばメカノケミカルポリシングまたはポリシング
等）によって、プレート電極２３の上面を平坦にする。
上記のようにして、ノード電極２１とキャパシタ絶縁膜
２２とプレート電極２３とによって、キャパシタ３が形
成される。

【００４３】続いて図３の（７）に示す第３工程を行
う。この工程では、通常のウエハの貼り合わせ技術によ
って、プレート電極２３の上面に、例えば単結晶シリコ
ンよりなる基板３１を貼り合わせる。さらに精密研磨法
（例えばメカノケミカルポリシングまたはポリシング
等）によって、アクティブ領域１２を残して半導体基板
５１（２点鎖線で示す部分）を除去する。

【００４４】次いで図３の（８）に示す第４工程を行
う。これ以降の図面は、図２の（１）より図３の（７）
までに示した各図面に対して、上下を逆にして示す。こ
の工程では、通常のイオン注入法によって、アクティブ
領域１２の上層と下層とに導電性の不純物を導入してソ
ース領域１６とドレイン領域１７とを形成する。なおド
レイン領域１７を形成するは，例えばノード電極２１中
に含まれる導電性の不純物を拡散してもよい。

【００４５】続いて図４の（９）に示すように、第５工
程で、通常のホトリソグラフィー技術とエッチングとに
よって、アクティブ領域１２の側周における絶縁層１１
に溝１３を形成する。上記溝１３は、図４の（１０）の
レイアウト図に示すように、メモリセルアレイを構成す
る複数のアクティブ領域１２列の側周を囲む状態に溝１
３ａを形成するとともに各溝１３ａをつなぐ状態に溝１
３ｂを形成する。このようにして、溝１３ａと溝１３ｂ
とによって、溝１３を形成する。溝１３は、上記アクテ
ィブ領域１２の底面よりも浅い状態に形成する。

【００４６】続いて図４の（１１）に示すように、熱酸
化法またはＣＶＤ法によって、少なくともアクティブ領
域１２の側周にゲート絶縁膜１４を形成する。

【００４７】さらにＣＶＤ法によって、上記溝１３を埋
め込む状態に、例えば多結晶シリコンよりなるゲート電
極形成膜５３を成膜する。その後、通常のエッチバック
技術によって、ゲート電極形成膜５３の２点鎖線で示す
部分を除去して、上記溝１３の内部に上記ゲート電極形
成膜（５３）を残してゲート電極１５を形成する。この
とき、ゲート電極１５の高さは、上記アクティブ領域１
２の高さよりも低い状態に形成される。上記のようにし
て、ゲート電極１５とゲート絶縁膜１４とソース領域１
６とドレイン領域１７とを有するトランジスタ２が形成
される。

【００４８】さらに図４の（１２）に示す第６工程を行
う。この工程では、例えばＣＶＤ法によって、ゲート電
極１５とゲート絶縁膜１４とソース領域１６とを覆う層
間絶縁膜４１を形成する。

【００４９】その後ホトリソグラフィー技術とエッチバ
ックとによって、ソース領域１６上の上記層間絶縁膜４
１にコンタクトホール４２を形成する。さらに通常の配
線形成技術によって、当該コンタクトホール４２を通し
てアクティブ領域１２のソース領域１６に接続するビッ
ト線４３を形成する。以上の如くに、ＤＲＡＭのメモリ
セル１が形成される。

【００５０】上記製造方法では、半導体基板５１の上面
側に、当該半導体基板５１で島状のアクティブ領域１２
を形成することにより、アクティブ領域１２は、例えば
単結晶シリコンよりなる半導体基板５１で形成されるこ
とになる。そしてこのアクティブ領域１２はメモリセル
のトランジスタ２のチャネルになるので、接合リークが
低減される。

【００５１】またアクティブ領域１２に接続するノード
電極２１を形成し、次いで当該ノード電極２１の表面に
キャパシタ絶縁膜２２を形成した後、当該キャパシタ絶
縁膜２２を覆う状態にかつ上面側が平坦な状態にプレー
ト電極２３を形成し、さらに、プレート電極２３上に基
板３１を貼り合わせた後、アクティブ領域１２を残して
半導体基板５１を除去することにより、キャパシタ３を
形成する。このため、キャパシタ３を形成するために深
い溝（トレンチ）を形成する必要がないので、キャパシ
タ３の形成が容易になる。

【００５２】

【発明の効果】以上、説明したように本発明によれば、
ソース領域，ドレイン領域を形成したアクティブ領域が
絶縁層上に形成されているので、アクティブ領域と絶縁
層とでＳＯＩ構造を成す。このため、接合リークを低減
することができるので、トランジスタの電気的特性の向
上が図れる。

【００５３】上記製造方法では、半導体基板で島状のア
クティブ領域を形成するので、単結晶シリコン基板で形
成することが可能になる。さらにアクティブ領域にソー
ス，ドレイン領域を形成するので、形成するトランジス
タの接合リークの低減が図れる。またアクティブ領域に
ノード電極を接続する状態に形成し、その表面にキャパ
シタ絶縁膜を形成した後、それを覆う状態にプレート電
極を形成してキャパシタを形成したので、製造が困難な
深い溝を形成する必要がない。このため、製造工程の簡
単化を図ることができる。

【図面の簡単な説明】

【図１】実施例の概略構成断面図である。

【図２】実施例の製造工程図（その１）である。

【図３】実施例の製造工程図（その２）である。

【図４】実施例の製造工程図（その３）である。

【図５】従来例の概略構成断面図である。

【図６】従来例の製造工程図である。

【図７】従来例の別の概略構成図である。

【符号の説明】

１ メモリセル ２ トランジスタ ３ キャパシタ １１ 絶縁層 １２ アクティブ領域 １３ 溝 １４ ゲート絶縁膜 １５ ゲート電極 １６ ソース領域 １７ ドレイン領域 ２１ ノード電極 ２２ キャパシタ絶縁膜 ２３ プレート電極 ３１ 基板 ５１ 半導体基板

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁層の上面側に埋め込む状態にして形
   成したアクティブ領域と、 前記アクティブ領域の側周の前記絶縁層に形成した溝
   と、 前記溝内における前記アクティブ領域の側周に形成した
   ゲート絶縁膜と、 前記溝内を埋め込む状態にして前記ゲート絶縁膜の側周
   に形成したゲート電極と、 前記ゲート電極の一方側で前記アクティブ領域の上層に
   形成したソース領域と、 前記ゲート電極の他方側で前記アクティブ領域の下層に
   形成したドレイン領域とよりなるトランジスタと、 前記ドレイン領域に接続するもので前記アクティブ領域
   の下方側に形成したノード電極と、 前記ノード電極の表面に形成したキャパシタ絶縁膜と、 前記キャパシタ絶縁膜側を覆う状態に形成したもので下
   面側を平坦な状態に形成したプレート電極とよりなるキ
   ャパシタと、 前記プレート電極の下面に貼り合わせた基板とを有する
   ことを特徴とするダイナミックＲＡＭのメモリセル構
   造。
2. 【請求項２】 請求項１記載のダイナミックＲＡＭのメ
   モリセル構造の製造方法であって、 半導体基板の上面側に、当該半導体基板で島状のアクテ
   ィブ領域を形成する第１工程と、 前記アクティブ領域を覆う状態に前記半導体基板上に絶
   縁層を形成した後、当該絶縁層を通して当該アクティブ
   領域に接続するノード電極を形成し、次いで当該ノード
   電極の表面にキャパシタ絶縁膜を形成した後、当該キャ
   パシタ絶縁膜を覆う状態にプレート電極を形成するとと
   もに当該プレート電極の上面側を平坦な状態に形成する
   第２工程と、 前記プレート電極上に基板を貼り合わせた後、前記アク
   ティブ領域を残して前記半導体基板を除去する第３工程
   と、 前記アクティブ領域の上層と下層とに導電性の不純物を
   導入してソース領域とドレイン領域とを形成する第４工
   程と、 前記アクティブ領域の側周における前記絶縁層に溝を形
   成した後、少なくとも当該アクティブ領域の側周にゲー
   ト絶縁膜を形成し、さらに当該ゲート絶縁膜の側周でか
   つ前記溝の内部にゲート電極を形成する第５工程とを行
   うことを特徴とするダイナミックＲＡＭのメモリセルの
   製造方法。