JPS63244884A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63244884A JPS63244884A JP7916287A JP7916287A JPS63244884A JP S63244884 A JPS63244884 A JP S63244884A JP 7916287 A JP7916287 A JP 7916287A JP 7916287 A JP7916287 A JP 7916287A JP S63244884 A JPS63244884 A JP S63244884A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置およびその製造方法に関するもので
、特にＬＤＤ構造を有する半導体装置の製造に使用され
るものである。
、特にＬＤＤ構造を有する半導体装置の製造に使用され
るものである。
（従来の技術）
近年の半導体装置の高密度化に伴い、微細トランジスタ
のホットエレクトロンなどに対する信頼性を向上させる
ために通常のドレインの他に浅く濃度の低いドレインを
有するＬＤＤ （Ｌ ｉ ｇｈ ｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のトランジスタが用いられること
が多くなっている。
のホットエレクトロンなどに対する信頼性を向上させる
ために通常のドレインの他に浅く濃度の低いドレインを
有するＬＤＤ （Ｌ ｉ ｇｈ ｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のトランジスタが用いられること
が多くなっている。
このようなＬＤＤ構造のトランジスタを素子断面図であ
る第２図を参照して説明する。
る第２図を参照して説明する。
半導体基板１の表面にゲート酸化膜２が形成され、その
上にリンやヒ素がドープされたポリシリコン膜３が堆積
されており、このポリシリコン膜３は所望のゲートパタ
ーンにエツチングされている。このバターニングされた
ポリシリコン膜３をマスクとして半導体基板１中にヒ素
を浅くイオン注入し、ｎ−領域４が形成されている。ま
た、ポリシリコン膜３の側壁には略扇形のスペーサ５が
形成されている。このスペーサは全面にポリシリコンを
堆積してリンやヒ素をドープし、その後ＣＶＤ法で酸化
膜を全面堆積してＲＩＥ技術で前記酸化膜をエッチバッ
クすることにより形成することができる。さらに、スペ
ーサ５の外側の半導体基板１中にはスペーサをマスクと
してヒ素を高濃度で深くイオン注入して得られたｎ 領
域を有している。
上にリンやヒ素がドープされたポリシリコン膜３が堆積
されており、このポリシリコン膜３は所望のゲートパタ
ーンにエツチングされている。このバターニングされた
ポリシリコン膜３をマスクとして半導体基板１中にヒ素
を浅くイオン注入し、ｎ−領域４が形成されている。ま
た、ポリシリコン膜３の側壁には略扇形のスペーサ５が
形成されている。このスペーサは全面にポリシリコンを
堆積してリンやヒ素をドープし、その後ＣＶＤ法で酸化
膜を全面堆積してＲＩＥ技術で前記酸化膜をエッチバッ
クすることにより形成することができる。さらに、スペ
ーサ５の外側の半導体基板１中にはスペーサをマスクと
してヒ素を高濃度で深くイオン注入して得られたｎ 領
域を有している。
しかしながら、従来のＬＤＤ構造のトランジスタはｎ″
″領域４上に酸化膜で作られたスペーサが存在しており
、ゲート電極は特に設けられていないため、トランジス
タの長期信頼性テストを行うとトランジスタ特性の変化
を招きやすい。
″領域４上に酸化膜で作られたスペーサが存在しており
、ゲート電極は特に設けられていないため、トランジス
タの長期信頼性テストを行うとトランジスタ特性の変化
を招きやすい。
（発明が解決しようとする問題点）
このように従来のＬＤＤ構造の半導体装置では、浅いド
レインの１ｔｌａｌができないため、トランジスタの特
性を長期に亙って維持することは困難であるという開運
がある。
レインの１ｔｌａｌができないため、トランジスタの特
性を長期に亙って維持することは困難であるという開運
がある。
本発明はこのような問題を解決するためなされたもので
、特性を安定的に維持することが可能なＬＤＤ構造の半
導体装置およびその製造方法を提供することを目的とす
る。
、特性を安定的に維持することが可能なＬＤＤ構造の半
導体装置およびその製造方法を提供することを目的とす
る。
（問題点を解決するための手段）
本発明にかかる半導体装置によれば、半導体基板上の所
定領域に絶縁膜を介して形成さ幻た第１のゲート電極と
、この第１のゲート電極の側方の半導体基板内に形成さ
れた浅くかつ濃度の低い第１の不純物拡散領域と、第１
のゲート電極の上面および側壁に選択的に設けられた第
２のゲート電極と、この第２のゲート電極の側方の半導
体基板内に形成された深くかつ濃度の高い第２の不純物
拡散領域とを備えたことを特徴としている。
定領域に絶縁膜を介して形成さ幻た第１のゲート電極と
、この第１のゲート電極の側方の半導体基板内に形成さ
れた浅くかつ濃度の低い第１の不純物拡散領域と、第１
のゲート電極の上面および側壁に選択的に設けられた第
２のゲート電極と、この第２のゲート電極の側方の半導
体基板内に形成された深くかつ濃度の高い第２の不純物
拡散領域とを備えたことを特徴としている。
また、本発明にかかる半導体装置の製造方法によれば、
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上
にポリシリコン膜を堆積する工程と、このポリシリコン
膜に不純物をドープし、これを所望のゲートパターンに
エツチングする工程と、ポリシリコンパターンをマスク
に半導体基板内に低濃度で浅くイオン注入をする工程と
、ポリシリコンパターンの上面および側面に高融点金属
膜を選択的に堆積させる工程と、この高融点金属膜をマ
スクに半導体基板内に高濃度で深くイオン注入をする工
程と、高融点金属膜の表面の耐酸化性を増加させる工程
と、酸化を行ってゲート絶縁膜のエツジ領域の厚みを増
加させる工程を備えたことを特徴とし、ている。
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上
にポリシリコン膜を堆積する工程と、このポリシリコン
膜に不純物をドープし、これを所望のゲートパターンに
エツチングする工程と、ポリシリコンパターンをマスク
に半導体基板内に低濃度で浅くイオン注入をする工程と
、ポリシリコンパターンの上面および側面に高融点金属
膜を選択的に堆積させる工程と、この高融点金属膜をマ
スクに半導体基板内に高濃度で深くイオン注入をする工
程と、高融点金属膜の表面の耐酸化性を増加させる工程
と、酸化を行ってゲート絶縁膜のエツジ領域の厚みを増
加させる工程を備えたことを特徴とし、ている。
（作 用）
このようにして形成された本発明にかかる半導体装置で
は浅く濃度の低い不純物拡散領域上に電極が形成されて
いるのでこの領域についても電流制御が可能となるので
長期に亙って安定した特性を維持できる。
は浅く濃度の低い不純物拡散領域上に電極が形成されて
いるのでこの領域についても電流制御が可能となるので
長期に亙って安定した特性を維持できる。
また、本発明にかかる半導体装置の製造方法によればポ
リシリコンのゲート電極の上面および側面に高融点金属
膜を選択的に堆積させているので、上記半導体装置を安
定的に製造することが可能となる。
リシリコンのゲート電極の上面および側面に高融点金属
膜を選択的に堆積させているので、上記半導体装置を安
定的に製造することが可能となる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明にかかる半導体装置の製造工程を示す工
程別素子断面図である。
程別素子断面図である。
第１図（ｃ）または第１図（ｄ）は本発明にかかる半導
体装置を示すもので、半導体基板１１の上面に形成され
たゲート電極１３の側方の半導体基板１１内に形成され
た浅く濃度の低い第１の不純物拡散領域１４と、ゲート
電極１３の上面および側壁に形成されたタングステンで
なる第２のゲートｆｆ電極１５の側方の半導体基板１１
内に形成された深く濃度の高い第２の不純物拡散領域１
６とを冑する構成となっている。
体装置を示すもので、半導体基板１１の上面に形成され
たゲート電極１３の側方の半導体基板１１内に形成され
た浅く濃度の低い第１の不純物拡散領域１４と、ゲート
電極１３の上面および側壁に形成されたタングステンで
なる第２のゲートｆｆ電極１５の側方の半導体基板１１
内に形成された深く濃度の高い第２の不純物拡散領域１
６とを冑する構成となっている。
したがって、浅く濃度の低い第１の不純物拡散領域上に
もゲート電極が存在しているためこの領域における電流
制御が可能となり、より安定した特性を有する半導体装
置を得ることができる。
もゲート電極が存在しているためこの領域における電流
制御が可能となり、より安定した特性を有する半導体装
置を得ることができる。
次に、第１図を参照して本発明にかかる半導体装置の製
造方法を説明する。
造方法を説明する。
まず、ｐ型シリコン基板１１の表面を熱酸化して厚さ１
５０Ａのゲート酸化膜１２を形成し、その酸化膜上にポ
リシリコン膜を１５０ＯＡの厚さで減圧ＣＶＤ法により
堆積する。このポリシリコンにはヒ素をドープして低抵
抗化する。しかる後に所定のゲートパターンにしたがっ
てフォトレジ、ストをパターニングし、これをマスクと
してポリシリコン膜をエツチングする。次にフォトレジ
ストパターンとともにエツチングされたポリシリコン膜
１３をマスクにしてヒ素をイオン注入し、ｎ−領域１４
を形成する。このとき、ｎ″″領 域１４」二のゲート
酸化膜１７はエツチングや洗浄の過程で薄くなっている
（第１図（ａ））。
５０Ａのゲート酸化膜１２を形成し、その酸化膜上にポ
リシリコン膜を１５０ＯＡの厚さで減圧ＣＶＤ法により
堆積する。このポリシリコンにはヒ素をドープして低抵
抗化する。しかる後に所定のゲートパターンにしたがっ
てフォトレジ、ストをパターニングし、これをマスクと
してポリシリコン膜をエツチングする。次にフォトレジ
ストパターンとともにエツチングされたポリシリコン膜
１３をマスクにしてヒ素をイオン注入し、ｎ−領域１４
を形成する。このとき、ｎ″″領 域１４」二のゲート
酸化膜１７はエツチングや洗浄の過程で薄くなっている
（第１図（ａ））。
次に、フッ化タングステン（ＷＦ６）と水素（Ｈ２）の
混合ガス（混合比率 ＷＦ６／Ｈ２−１／６０）を用い
、０．２Ｔｏｒｒの減圧下で基板温度５５０℃でタング
ステン膜を約２０００Ａの厚さで堆積させる。このとき
、ポリシリコン上にのみ堆積がおこり、酸化膜上には堆
積しないいわゆる選択ＣＶＤとなり、ポリシリコン膜１
３のの上面と側面にのみタングステン１５が堆積する。
混合ガス（混合比率 ＷＦ６／Ｈ２−１／６０）を用い
、０．２Ｔｏｒｒの減圧下で基板温度５５０℃でタング
ステン膜を約２０００Ａの厚さで堆積させる。このとき
、ポリシリコン上にのみ堆積がおこり、酸化膜上には堆
積しないいわゆる選択ＣＶＤとなり、ポリシリコン膜１
３のの上面と側面にのみタングステン１５が堆積する。
このタングステンｌ１ｉ１５をマスクにヒ素を再度イオ
ン注入するとｎ 領域１６が形成される。このときのイ
オン注入は不純物拡散領域１４を形成するときよりも高
エネルギー、高ドーズ量で行われるので、ｎ＋領域１６
はｎ−領域１４よりも高濃度で深くなっている（第１図
（ｂ））。
ン注入するとｎ 領域１６が形成される。このときのイ
オン注入は不純物拡散領域１４を形成するときよりも高
エネルギー、高ドーズ量で行われるので、ｎ＋領域１６
はｎ−領域１４よりも高濃度で深くなっている（第１図
（ｂ））。
これでＬＤＤ構造のトランジスタは基本的にはできだの
であるが、このままでは前述したようにゲート酸化膜１
７が薄くなっており、特にエツジ部で電気的耐圧が劣化
し破壊することがある。これを防止するため酸化工程を
追加してエツジ部の酸化膜厚を厚くすることが有効であ
る。しがし、タングステンは酸化性雰囲気にさらすと異
常酸化を起こしたりはがれたりするため、まずタングス
テン膜１５の表面を８００℃の窒素雰囲気中にさらすこ
とにより窒化タングステン膜１８を形成する（第１図（
Ｃ））。
であるが、このままでは前述したようにゲート酸化膜１
７が薄くなっており、特にエツジ部で電気的耐圧が劣化
し破壊することがある。これを防止するため酸化工程を
追加してエツジ部の酸化膜厚を厚くすることが有効であ
る。しがし、タングステンは酸化性雰囲気にさらすと異
常酸化を起こしたりはがれたりするため、まずタングス
テン膜１５の表面を８００℃の窒素雰囲気中にさらすこ
とにより窒化タングステン膜１８を形成する（第１図（
Ｃ））。
次に９００℃の酸化性雰囲気で酸化を行い、ｎ および
ｎ−領域上に厚いゲート酸化膜１９を形成し、ゲート絶
縁膜のエツジ領域の酸化膜厚も厚くする。（第１図（ｄ
））。
ｎ−領域上に厚いゲート酸化膜１９を形成し、ゲート絶
縁膜のエツジ領域の酸化膜厚も厚くする。（第１図（ｄ
））。
その後、層間絶縁膜の堆積、コンタクトホールの形成、
配線の形成、保護膜の堆積等を行って半導体装置が完成
する。
配線の形成、保護膜の堆積等を行って半導体装置が完成
する。
このようにして得られた半導体装置では二重のゲート電
極により安定した特性を長く維持することができるとと
もに、能動領域での半導体基板表面の絶縁膜が十分に厚
くなっているので、ゲート電極のエツジ部で耐圧劣化等
が起こりにくい。
極により安定した特性を長く維持することができるとと
もに、能動領域での半導体基板表面の絶縁膜が十分に厚
くなっているので、ゲート電極のエツジ部で耐圧劣化等
が起こりにくい。
以上の実施例ではタングステンの耐酸化性を向上させる
のに窒化を行ったが炭化でも同様の効果を発揮すること
ができる。
のに窒化を行ったが炭化でも同様の効果を発揮すること
ができる。
また、これら窒化または炭化処理時に窒素または炭素の
プラズマを用いて処理温度や処理時間を軽減させること
も可能である。
プラズマを用いて処理温度や処理時間を軽減させること
も可能である。
さらに、上記実施例ではポリシリコンゲート電極の周囲
に形成される第２のゲート電極材料としてタングステン
を使用しているが、選択ＣＶＤ法が可能な他の高融点金
属であってもよい。
に形成される第２のゲート電極材料としてタングステン
を使用しているが、選択ＣＶＤ法が可能な他の高融点金
属であってもよい。
以上のように本発明にかかる半導体装置によれば、浅く
濃度の低い第１の不純物拡散領域上にもゲート電極がイ
ｊ在しているためこの領域における電流制御が可能とな
り、安定した特性を得ることができる。また、不純物拡
散領域上のゲート酸化膜を厚くしているのでトランジス
タの信頼性が大幅に向上させることができる。
濃度の低い第１の不純物拡散領域上にもゲート電極がイ
ｊ在しているためこの領域における電流制御が可能とな
り、安定した特性を得ることができる。また、不純物拡
散領域上のゲート酸化膜を厚くしているのでトランジス
タの信頼性が大幅に向上させることができる。
また本発明にかかる半導体装置の製造方法によれば、こ
のような優れた特徴を有する半導体装置をきわめて安定
に製造することができる。
のような優れた特徴を有する半導体装置をきわめて安定
に製造することができる。
第１図は本発明にかかる半導体装置およびその製造方法
を示す工程別素子断面図、第２図は従来のＬＤＤ構造の
半導体装置を示す素子断面図である。 １．１１・・・半導体基板、２．１２・・・ゲート酸化
膜、３，１３・・・ポリシリコン、４，１４・・・ｎ−
領域、５・・・スペーサ、６，１６・・・ｎ 領域、１
５・・・タングステン膜、１７・・・薄くなったゲート
酸化膜、１８・・・耐酸化性膜、１９・・・酸化膜。 出願人代理人 佐 藤 −雄 躬 １ 図
を示す工程別素子断面図、第２図は従来のＬＤＤ構造の
半導体装置を示す素子断面図である。 １．１１・・・半導体基板、２．１２・・・ゲート酸化
膜、３，１３・・・ポリシリコン、４，１４・・・ｎ−
領域、５・・・スペーサ、６，１６・・・ｎ 領域、１
５・・・タングステン膜、１７・・・薄くなったゲート
酸化膜、１８・・・耐酸化性膜、１９・・・酸化膜。 出願人代理人 佐 藤 −雄 躬 １ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の所定領域に絶縁膜を介して形成され
た第１のゲート電極と、 この第１のゲート電極の側方の前記半導体基板内に形成
された浅くかつ濃度の低い第１の不純物拡散領域と、 前記第１のゲート電極の上面および側壁に選択的に設け
られた第２のゲート電極と、 この第２のゲート電極の側方の前記半導体基板内に形成
された深くかつ濃度の高い第２の不純物拡散領域とを備
えた半導体装置。 ２、第２のゲート電極の表面が耐酸化性被膜で覆われて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ３、第１のゲート電極が不純物をドープしたポリシリコ
ンであり、第２のゲート電極がポリシリコン表面に選択
的に堆積可能な高融点金属である特許請求の範囲第１項
または第２項記載の半導体装置。 ４、半導体基板上にゲート絶縁膜を形成する工程と、こ
の絶縁膜上にポリシリコン膜を堆積する工程と、 前記ポリシリコン膜に不純物をドープし、これを所望の
ゲートパターンにエッチングする工程と、前記ポリシリ
コンパターンをマスクに前記半導体基板内に低濃度で浅
くイオン注入をする工程と、前記ポリシリコンパターン
の上面および側面に高融点金属膜を選択的に堆積させる
工程と、前記高融点金属膜をマスクに前記半導体基板内
に高濃度で深くイオン注入をする工程と、 前記高融点金属膜の表面の耐酸化性を増加させる工程と
、 酸化を行って前記ゲート絶縁膜のエッジ領域の厚みを増
加させる工程を備えた半導体装置の製造方法。 ５、高融点金属膜の表面の耐酸化性を増加させる工程が
窒化または炭化である特許請求の範囲第４項記載の半導
体装置の製造方法。 ６、高融点金属がタングステンである特許請求の範囲第
４項または第５項記載の半導体装置の製造方法。 ７、高融点金属膜を選択的に堆積させる工程が選択ＣＶ
Ｄ法である特許請求の範囲第４項ないし第６項のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7916287A JPS63244884A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7916287A JPS63244884A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244884A true JPS63244884A (ja) | 1988-10-12 |
Family
ID=13682259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7916287A Pending JPS63244884A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177442A (ja) * | 1988-12-28 | 1990-07-10 | Ricoh Co Ltd | 半導体装置の製造方法 |
| WO1991002379A1 (fr) * | 1989-07-27 | 1991-02-21 | Seiko Instruments Inc. | Transistor a effet de champ mis et procede de production d'un tel transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113472A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60147163A (ja) * | 1984-01-11 | 1985-08-03 | Seiko Epson Corp | 半導体装置 |
| JPS60158669A (ja) * | 1984-01-28 | 1985-08-20 | Sharp Corp | 半導体装置 |
-
1987
- 1987-03-31 JP JP7916287A patent/JPS63244884A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113472A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60147163A (ja) * | 1984-01-11 | 1985-08-03 | Seiko Epson Corp | 半導体装置 |
| JPS60158669A (ja) * | 1984-01-28 | 1985-08-20 | Sharp Corp | 半導体装置 |
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| WO1991002379A1 (fr) * | 1989-07-27 | 1991-02-21 | Seiko Instruments Inc. | Transistor a effet de champ mis et procede de production d'un tel transistor |
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